KR102378342B1 - 고품질 계면을 위한 대체 채널 에칭 - Google Patents

고품질 계면을 위한 대체 채널 에칭 Download PDF

Info

Publication number
KR102378342B1
KR102378342B1 KR1020187002118A KR20187002118A KR102378342B1 KR 102378342 B1 KR102378342 B1 KR 102378342B1 KR 1020187002118 A KR1020187002118 A KR 1020187002118A KR 20187002118 A KR20187002118 A KR 20187002118A KR 102378342 B1 KR102378342 B1 KR 102378342B1
Authority
KR
South Korea
Prior art keywords
fins
replacement
interface
silicon
substrate
Prior art date
Application number
KR1020187002118A
Other languages
English (en)
Other versions
KR20180020267A (ko
Inventor
글렌 에이. 글라스
잉 팽
나빌 지. 미스트카위
아난드 에스. 머시
타히르 가니
후앙-린 차오
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20180020267A publication Critical patent/KR20180020267A/ko
Application granted granted Critical
Publication of KR102378342B1 publication Critical patent/KR102378342B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

동일한 집적 회로 다이 내에서 다양한 범위의 채널 구성들 및/또는 재료 시스템들을 제공하기 위해 핀-기반 트랜지스터 디바이스들을 커스터마이징하기 위한 기술들이 개시된다. 비-패시티드형이고 이온 손상이 없거나 다르게는 낮은 이온 손상을 갖는 트렌치 저부들을 제공하도록 구성된 습식 및/또는 건식 에칭 화학 작용들을 통해 희생 핀들이 제거된다. 그 후, 원하는 반도체 재료에 의해 트렌치가 채워진다. 낮은 이온 손상 및 비-패시티드형 모폴로지를 갖는 트렌치 저부는 기판과 대체 재료 사이에 결함이 없거나 또는 낮은 결함의 계면을 조장한다. 실시예에서, 제1 세트의 희생 실리콘 핀들 각각은 리세싱되어 p-형 재료로 대체되고, 제2 세트의 희생 핀들 각각은 리세싱되어 n-형 재료로 대체된다. 다른 실시예는 네이티브 핀들(예를 들어, Si) 및 대체 핀들(예를 들어, SiGe)의 조합을 포함할 수 있다. 다른 실시예는 모두 동일한 구성의 대체 핀들을 포함할 수 있다.

Description

고품질 계면을 위한 대체 채널 에칭
마이크로 일렉트로닉 디바이스의 치수들이 계속해서 스케일링됨에 따라 이동성 개선 및 단채널 제어를 유지하는 것이 디바이스 제조에서 과제로 되고 있다. 특히, 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS) 디바이스들에 사용되는 것과 같은 금속-산화물-반도체(metal-oxide-semiconductor)(MOS) 트랜지스터 반도체 디바이스들의 설계 및 제조 동안에, 종종 n-형 MOS 디바이스(NMOS) 채널들에서는 전자들(캐리어들)의 이동을 증가시키고, p-형 MOS 디바이스(PMOS) 채널들에서는 홀들(캐리어들)의 이동을 증가시키는 것이 요구된다. 개선된 단채널 제어를 제공하는 데 핀-기반 트랜지스터 디바이스들이 사용될 수 있다. 통상적인 CMOS 트랜지스터 디바이스들은 홀 및 전자 다수 캐리어(hole and electron majority carrier) MOS 채널들 모두를 위한 채널 재료로서 실리콘을 사용한다. 다른 채널 재료들로 전환하는 것에 의해 이동성을 향상시킬 수 있다. 예를 들어, 실리콘 게르마늄(SixGe1 -x, 여기서 x<0.2) 핀-기반 채널 구조체들은 많은 응용들에서 사용하기에 적절한 이동성 강화를 제공한다.
도 1은, 본 개시내용의 실시예에 따라, 트랜지스터 성능에 해로운 트렌치 저부 특성들을 회피하는 쉘로우 트렌치 리세스 공정(shallow trench recess process)에 의해 비-평면형 트랜지스터 디바이스들을 형성하기 위한 방법을 예시한다.
도 2a는, 본 개시내용의 실시예에 따라, 반도체 웨이퍼 상의 핀들의 제1 층 패터닝을 예시한다.
도 2b는, 본 개시내용의 실시예에 따라, 하드마스크층 패터닝, 쉘로우 트렌치 리세스 에칭, 쉘로우 트렌치 분리 재료의 퇴적 및 평탄화 후의 도 2a의 웨이퍼를 예시한다.
도 2c는, 본 개시내용의 실시예에 따라, 다양한 채널 재료들이 요구되는 응용들에서 대체(replace)되는 제1 세트의 핀들을 마스킹한 후의 도 2b의 웨이퍼를 예시한다. 이해되는 바와 같이, 모든 핀들이 동일한 재료로 대체될 수 있는 경우에는, 마스크가 필요하지 않다.
도 2d는, 본 개시내용의 실시예에 따라, 트랜지스터 성능에 해로운 트렌치 저부 특성들을 회피하는 에칭 공정에 의해 핀들이 제거된 후의 도 2c의 웨이퍼를 예시한다.
도 2e는, 본 개시내용의 실시예에 따라, 제거된 핀 재료가 원하는 대체 재료로 대체된 후의 도 2d의 웨이퍼를 예시한다.
도 2f는, 본 개시내용의 실시예에 따라, 과잉 대체 재료 및 다른 핀들 상의 마스크를 제거하기 위한 평탄화 후의 도 2e의 웨이퍼를 예시한다.
도 2g는, 본 개시내용의 실시예에 따라, 핀들을 노출시키기 위한 쉘로우 트렌치 분리(STI) 에칭 후의 도 2f의 웨이퍼를 예시한다.
도 2h는, 본 개시내용의 실시예에 따라, 게이트 스택 형성 및 소스 및 드레인 형성을 포함하는 추가적인 디바이스 처리 후의 도 2g의 웨이퍼를 예시한다.
도 2g' 및 도 2h'는, 본 개시내용의 실시예에 따라, 제2 세트의 핀들을 위해 도 2c 내지 도 2f에 각각 도시된 마스킹, 에칭, 퇴적 및 평탄화를 반복함으로써 제2 세트의 대체 핀들을 제공하도록 웨이퍼가 추가 처리되는 대안적인 실시예를 예시한다.
도 3a는 표준 습식 에칭 처리에 의해 에칭되어 패시티드형(faceted) 저부를 제공하는 리세스 내에 형성된 대체 핀들의 X-SEM 이미지를 예시한다.
도 3b는 대체 재료의 패시티드형 저부 및 결함 성장(defective growth)을 갖는 리세스 내에 형성된 대체 핀들의 X-SEM 이미지를 예시한다.
도 3c는 대체 재료의 이온 손상된 불규칙한 저부 및 결함 성장을 갖는 리세스 내에 형성된 대체 핀들의 X-SEM 이미지를 예시한다.
도 4는 밀러 인덱스 방향 명명 규칙(Miller index direction naming convention)을 나타내는 결정질 구조체를 예시한다.
도 5a 및 도 5b는, 본 개시내용의 실시예에 따라, 패싯이 없고(facet-free) 낮은 이온 손상을 갖는 트렌치 저부들을 제공하도록 구성된 공정에 의해 에칭된 리세스 내에 형성된 대체 핀들의 X-SEM 이미지를 각각 예시한다.
도 6은, 본 개시내용의 실시예에 따라 구성된 하나 이상의 집적 회로 구조체들로 구현되는 컴퓨팅 시스템을 예시한다.
이해되는 바와 같이, 도면들은 반드시 축척대로 도시되거나 또는 본 개시내용을 도시된 특정 구성들로 제한하는 것으로 의도되지 않는다. 예를 들어, 일부 도면들은 일반적으로 완벽한 직선들, 직각들 및 매끄러운 표면들을 나타내지만, 사용되는 처리 장비 및 기술들의 실제 한계들을 고려할 때, 집적 회로 구조체의 실제 구현은 완벽하지 못한 직선들, 직각들을 가질 수 있으며, 일부 피쳐들은 표면 토폴로지를 갖거나 다르게는 매끄럽지 않을 수도 있다. 이를 위해, X-SEM 이미지 도면들은, 실시예들에 따라 낮은 이온 손상 및 비-패시티드형(non-faceted) 모폴로지를 갖는 트렌치 저부들뿐만 아니라, 이온 손상된 불규칙한 모폴로지 및 패시티드형 모폴로지를 갖는 트렌치 저부들을 포함하여, 실제 현실적인 형상들 및 피쳐들의 예들을 설명하기 위하여 사람이 제작한 도면들과 결합하여 제공되었다.
동일한 집적 회로 다이 내에서 다양한 범위의 채널 구성들 및/또는 재료 시스템들을 제공하기 위해 핀-기반 트랜지스터 디바이스들을 커스터마이징하기 위한 기술들이 개시된다. 실시예에 따르면, 핀 대체 재료가 퇴적될 수 있는 좁은 트렌치들을 제공하기 위해 희생 핀들이 제거된다. 비-패시티드형이고 이온 손상이 없거나 다르게는 낮은 이온 손상을 갖는 트렌치 저부들을 제공하도록 트렌치 에칭이 구성된다. 그 후, 주어진 응용에 적절한 임의의 조성 및 변형(strain)을 갖는 대체 반도체 재료가 트렌치들에 퇴적된다. 본 개시내용에 비추어 이해되는 바와 같이, 낮은 이온 손상 및 비-패시티드형 모폴로지를 갖는 트렌치 저부는, 통상적인 에칭 화학반응들로 인해 패시티드형 또는 이온 손상 모폴로지를 갖는 트렌치 저부들에 비해, 기판과 대체 재료 사이에 결함이 없거나(defect-free) 다르게는 상대적으로 낮은 결함의 계면을 조장한다. 트렌치 에칭은 비-패시티드형이고 낮은 이온 손상을 갖는 트렌치 저부를 생성하도록 구성되는 습식 및 건식 에칭 화학반응들 중 적어도 하나로 구현된다. 이 기술들은 PMOS 및 NMOS 트랜지스터 디바이스들뿐만 아니라, IV 및 III-V족 재료들과 같은 임의의 수의 재료 시스템들을 형성하는 데 사용될 수 있다. 하나의 특정 실시예에서, 기판은 벌크 실리콘 기판이고, 교체 핀(substitute fin) 재료는 PMOS 채널들을 제공하기 위해 실리콘 게르마늄(SiGe)이다. 다른 실시예에서, 제1 세트의 희생 실리콘 핀들 각각은 리세싱되어 p-형 재료로 대체되고, 제2 세트의 희생 핀들 각각은 리세싱되어 n-형 재료로 대체된다. p-형 재료는 n-형 재료에 대한 공정과 완전히 독립적일 수 있으며, 그 반대도 마찬가지이다. 다른 실시예는 원래의 또는 소위 말하는 네이티브(native) 핀들 및 대체 핀들의 조합을 포함할 수 있다. 다른 실시예는 모두 동일한 구성의 대체 핀들을 포함할 수 있다. 본 명세서에 제공되는 기술들을 사용하여 다수의 다른 구성들 및 변형들이 가능하다.
일반 개요
통상적인 CMOS 트랜지스터 디바이스들은 홀 및 전자 다수 캐리어 MOS 채널들 모두를 위한 채널 재료로서 실리콘을 사용한다. 그러나, 원하는 극성들 및 캐리어 이동성과 같은 팩터들에 따라, 주어진 기판 상에 다양한 채널 재료들을 통합하는 것이 다양한 응용들에서 유용할 수 있다. 예를 들어, NMOS 채널들을 위한 III-V 재료들 및 PMOS 채널들을 위한 Ge/SiGe 재료들은 네이티브 실리콘 CMOS 채널들을 위한 대체 방식으로서 사용될 수 있는 일례이다. SiGe FinFET의 홀 이동성은 (001) 실리콘 웨이퍼들 상에 준비된 쉘로우 트렌치 분리(Shallow Trench Isolation)(STI) 구조체들의 실리콘의 상부 상에 SiGe 채널을 에피택셜 성장시키는 것을 통해 압축 응력을 도입함으로써 증가될 수 있다. 보다 상세하게, STI 구조체들은 핀들을 패터닝하고, 절연 재료로 리세스를 채우고, 그 후 네이티브 실리콘 핀들을 에칭하여 트렌치들을 제공함으로써 제조된다. 그런 다음, SiGe 대체 핀들이 트렌치들에서 성장된다. 통상적인 리세스 에칭 처리에서는 다수의 사소하지 않은 문제들이 있다. 예를 들어, 순수한 화학적 에칭들은 실리콘 기판의 트렌치 저부 상에 날카로운 <111> 패싯들(facets)을 생성할 수 있다. 이러한 패시티드형 트렌치 저부는, 패시티드 표면들 상에서의 느리거나 억제된 핵 생성으로 인해, SiGe 성장에 이상적이지 않다. 한편, 순수한 물리적 에칭들은 트렌치 저부에서 현저한 비정질화(amorphization) 및 결정질(crystalline) 손상을 초래할 수 있어, 차례로 불량한 막 품질 또는 에피택셜 막 성장의 결핍을 초래한다.
따라서, 본 개시내용의 실시예에 따르면, 트렌치 에칭 방법론은, 종래의 트렌치 에칭 방법들에 비해, 상대적으로 낮은 이온 손상을 갖거나 또는 이온 손상이 없고 비-패시티드형 모폴로지를 갖는 트렌치 저부들을 형성하기 위해 제공된다. 이 방법론은, 동일한 집적 회로 다이 내에서 다양한 범위의 채널 구성들 및/또는 재료 시스템들을 제공하기 위해 핀-기반 트랜지스터 디바이스들을 커스터마이징하는 데 특히 적절하다. 실시예에 따르면, 핀 대체 재료가 퇴적될 수 있는 상대적으로 좁은 트렌치들을 제공하기 위해 희생 핀들이 제거된다. 희생 핀들을 제거하는 데 사용되는 트렌치 형성 방법론은 비-패시티드형이고 이온 손상이 없거나 다르게는 낮은 이온 손상을 갖는 트렌치 저부들을 제공한다. 그 후, 주어진 응용에 적절한 임의의 조성 및 변형을 갖는 대체 반도체 재료가 트렌치들에 퇴적된다. 낮은 이온 손상 및 비-패시티드형 모폴로지를 갖는 트렌치 저부들은, 이온 손상 또는 패시티드형 모폴로지를 갖는 트렌치 저부들에 비해, 기판과 대체 재료 사이에 결함이 없거나 다르게는 상대적으로 낮은 결함의 계면을 조장한다. 그 후, 게이트 스택 및 소스/드레인 영역들 및 콘택들을 형성하기 위해 표준 트랜지스터 형성 공정들이 수행될 수 있다. 본 개시내용에 비추어 볼 때 다수의 응용들이 이해될 것이다.
일부 실시예들에 따르면, 트렌치 에칭은 비-패시티드형의 낮은 이온 손상을 갖는 트렌치 저부를 생성하도록 구성된 이방성 습식 및/또는 건식 에칭 화학반응들로 구현될 수 있다. 비-패시티드형이고 낮은 이온 손상이 유도되는 습식 에칭들의 예들은 1% 이하의 NH4OH 농도를 갖는 에칭들과 같이 저농도 수산화 암모늄(ammonium hydroxide)(NH4OH)을 포함한다. 건식 에칭 공간에서는, 원하는 낮은 이온 손상 및 비-패시티드형 모폴로지를 제공하는 데 저에너지 플라즈마가 사용될 수 있다. 비-패시티드형이고 낮은 이온 손상이 유도되는 건식 에칭들의 예들은 1kW 이하, 예를 들어, 200eV 이하 또는 20eV 이하의 아르곤 수소(argon hydrogen)(Ar/H2), 아르곤 염소(argon chlorine)(Ar/Cl2), 플루오르화 질소(nitrogen fluoride)(NF3), 질소 불소 염소(nitrogen fluorine chlorine)(NF3Cl2), 암모니아/암모니아 하이드록사이드(ammonia/ammonia hydroxide)(NF3/NH4), 황 불소(sulfur flourine)(SF6) 또는 브롬화 수소(hydrogen bromide)(HBr)를 사용하는 저전력 플라즈마 에칭들을 포함한다. 본 개시내용에 비추어 이해되는 바와 같이, 이러한 습식 및/또는 건식 에칭들은 화학적 에칭들에서 종종 발생하는 <111> 평면에서의 패싯화(faceting)를 억제하면서, 결정학적 평면에 관계없이 실리콘을 등방성으로 에칭하는 데 효과적으로 사용될 수 있다. 그 결과로 생성되는 낮은 이온 손상을 갖는, 모폴로지적으로 평평하거나 만곡형이거나, 다르게는 비-패시티드형의 낮은 이온 손상을 갖는 트렌치의 실리콘 트렌치 저부는 예를 들어, SiGe 성장에 이상적이다. 이러한 비-패시티드형의 낮은 이온 손상을 갖는 에칭들은 비교적 느린 편이지만, 결과적인 트렌치 저부는 양호한 재료 계면들을 조장하는 모폴로지를 갖는다. 일부 실시예들에서는, 희생 재료의 벌크를 제거하기 위해 보다 빠른 에칭 공정이 사용될 수 있고, 그 후, 모폴로지-조정 에칭이 원하는 트렌치 저부 품질들을 제공하도록 트렌치를 마무리하는 데 사용될 수 있다. 만곡형의 비-패시티드형 트렌치 저부들의 경우, 일부 이러한 실시예들에서, 만곡형 트렌치 저부는 일반적으로 반원형 단면보다 평평하다는 것에 유의하도록 한다. 반원형보다 날카로운 임의의 트렌치 저부 곡률은 에피택셜 성장을 억제할 수 있다. 마찬가지로, 트렌치 저부 결정질 구조체가 너무 손상된 경우, 그 트렌치 저부 상의 에피택셜 성장의 품질은 억제되거나 그렇지 않으면 감소될 것이다. 이를 위해, 디바이스 품질 층들에서는 에피택셜 성장 공정이 진행되지 않을 수 있다.
디바이스 품질은, 예를 들어, 계면 및 에피택셜층에서 전위(dislocation)들 및 스태킹 폴트(stacking fault)들을 합산함으로써 획득되는 결함(defect) 카운트에 기초할 수 있으며, 본 개시내용의 실시예에 따라, 핀 길이의 선형 센티미터(㎝)당 10000개보다 많은 결함 카운트들은 디바이스 등급 응용들에서 허용될 수 없다. 이와 관련하여 표준 건식 또는 습식 에칭들의 통상적인 결함 카운트 밀도들은 핀 길이의 선형 ㎝당 10000개를 초과한다. 대조적으로, 일부 실시예들에 따라 본 명세서에서 제공되는 에칭 기술들을 사용하면, 선형 ㎝당 1000개 미만, 또는 선형 ㎝당 500개 미만, 또는 선형 ㎝당 100개 미만, 또는 선형 ㎝당 50개 미만, 및 선형 ㎝당 0개만큼 적은 결함들의 전위 및 스태킹 폴트 카운트들이 트렌치 저부 계면에 생성될 수 있다. 이를 위해, 본 명세서에서 사용되는 "낮은 이온 손상(low-ion damage)"은 핀 길이(또는 다른 관심 영역)의 선형 ㎝당 결함 카운트와 같은 측면들에서 정량화될 수 있어, 대체 재료와 하부 기판 사이의 트렌치 저부 계면에서의 전위 및 스태킹 폴트들의 결합된 카운트가 선형 ㎝당 10000개 미만, 일부 실시예들에서는, 선형 ㎝당 5000개 미만, 또는 선형 ㎝당 1000개 미만, 또는 선형 ㎝당 500개 미만, 또는 선형 ㎝당 100개 미만, 또는 선형 ㎝당 50개 미만이고, 선형 ㎝당 0개만큼 적은 결함들이 있다. 이해되는 바와 같이, 이러한 결함 카운트는 선형 센티미터보다 작은 영역들로 용이하게 외삽될 수 있다. 예를 들어, 일부 실시예들에서, 10 나노 미터(㎚) 길이에서의 결함 카운트는, 선형 ㎚당 0개의 결함들에 이르기까지, 선형 ㎚당 0.001개 미만의 결함들(선형 센티미터당 10000개의 결함들로부터 외삽됨), 또는 선형 ㎚당 0.0001개 미만의 결함들(선형 센티미터당 1000개의 결함들로부터 외삽됨), 또는 선형 ㎚당 0.00001개 미만의 결함들(선형 센티미터당 100개의 결함들로부터 외삽됨), 또는 선형 ㎚당 0.000001개 미만의 결함들(선형 센티미터당 10개의 결함들로부터 외삽됨) 등과 같다. 보다 일반적인 의미에서, 본 개시내용의 실시예에 따라 구성된 트렌치 저부 계면은 10K개 미만의 결함들/선형 ㎝, 또는 1K개 미만의 결함들/선형 ㎝, 또는 500개 미만의 결함들/선형 ㎝, 또는 100개 미만의 결함들/선형 ㎝, 또는 50개 미만의 결함들/선형 ㎝를 갖는다. 따라서, 하나의 특정 예시적인 경우에서, 실리콘 기판과 SiGe 대체 핀 사이의 트렌치-기반 계면은 10K개 미만의 결함들/선형 ㎝, 또는 1K개 미만의 결함들/선형 ㎝, 또는 500개 미만의 결함들/선형 ㎝, 또는 100개 미만의 결함들/선형 ㎝, 또는 50개 미만의 결함들/선형 ㎝를 갖는다.
통상적인 에칭들이 어떻게 동작하는지를 추가로 설명하기 위해, 밀러 인덱스 방향 명명 규칙을 나타내는 결정질 구조체를 예시하는 도 4를 참조한다. 이 응용과 관련이 있는 것은 수평 방향 <001>에 대한 <111> 패싯 방향의 각도이다. 에칭 프로파일 형상들은 등방성 및 이방성에 대한 설명이 될 수 있다. 흔히 사용되는 건식 에칭들과 관련하여, 이방성은 방향성 에칭을 의미한다. 표준 이온 에너지(예를 들어, 3kW 또는 20eV보다 훨씬 더 큼)의 경우, 방향성은 일반적으로 이온 소스의 배치 및 가속 필드들에 의해 결정된다. 이러한 건식 에칭들은 결정 방위(crystal orientation)에 관계없이 연속적인 원자층들을 제거하면서, 주로 주어진 구조체의 상부로부터 재료를 제거하도록 실리콘의 결정질 구조체에 대해 일반적으로 전천후적이다. 스펙트럼의 반대쪽 끝은 등방성 건식 에칭들일 것이다. 이 모드에서, 건식 에칭은 수직 성분에 더하여 측면 성분을 포함하는 에칭 레이트를 가질 것이다. 습식 에칭들의 맥락에서는, 이온들의 단일 소스도 없고, 이들을 가속화하는 전계도 없다. 이 경우, 이방성 모드는 결정 방위에 대한 것이다. 표준 NH4OH(5%보다 훨씬 큰 암모니아 농도)와 같은 습식 에칭들은 실리콘 웨이퍼의 평면(001 패싯) 상에서는 일반적으로 빠른 에칭 레이트를 갖지만, 예를 들어, <111>과 같은 특정 대각선 평면들 상에서는 상대적으로 더 느린 에칭 레이트(10배 이상 느림)를 갖는다. Cl2, HCl, ClF3와 같이 매우 낮거나 또는 심지어 제로인 플라즈마 전력을 갖는 순수한 화학적 건식 에칭들의 특수한 경우가 존재하며, 이들은 상기 이방성 습식 에칭들과 매우 유사하게 행동한다. 등방성 습식 에칭은 결정 방위에 관계없이 모든 방향들에서 동일한 레이트로 진행되는 에칭을 의미한다. 본 명세서에서 제공되는 에칭 방식들과 달리, 10% 내지 50%의 수산화 암모늄 또는 약한 Cl2 플라즈마와 같은 통상적인 에칭 방식들은 날카로운 <111> 패싯화를 초래하고, 이는 패시티드형 트렌치 저부로 이어진다. 마찬가지로, 10kW Ar/H2와 같은 고 이온 에너지 반응성 이온 에칭들을 사용하면, 트렌치 저부에 결정질 손상을 야기하는 이온 손상을 초래한다. 통상적인 플라즈마 에칭들은 2000kW를 훨씬 초과한다. 이러한 통상적인 습식 및 건식 에칭 공정 공간들은 전위 및 스태킹 폴트 밀도들에 의해 판단할 때 불량한 에피택셜 막 품질을 초래할 것이고, 따라서 트랜지스터 성능을 저하시킬 것이다. 결과적인 트랜지스터들이 여전히 동작하긴 하겠지만, 본 개시내용의 실시예에 따라 형성되는 트랜지스터들에 비해, 상이한 트렌치 저부 모폴로지 및 더 낮은 캐리어 이동성을 가질 것이라는 것에 유의하도록 한다.
본 명세서에서 제공되는 기술들은 대체 채널 처리와 관련하여 특히 유용하다. 다음의 시퀀스는, 실시예에 따라, 관심있는 에칭들이 사용될 수 있는 예시적인 공정 흐름 및 위치를 예시한다. 쉘로우 트렌치 리세스(STR) 처리를 통해 희생 핀들이 형성된다. 트렌치들이 적절한 절연체 재료로 채워지고 평탄화된 후, 실리콘 핀 부분들(희생 플레이스홀더들)이 이 부분들을 제거하도록 다시 에칭된다. 특히, 트렌치 저부를 형성하는 에칭 부분에 대해, 패싯화 및 이온 손상을 피하거나 그렇지 않으면 감소시키도록 구성될 수 있는 것이 이러한 특정 에칭이다. 일단 실리콘 또는 다른 네이티브 플레이스홀더 재료가 제거되거나 또는 다른 방식으로 리세싱되고 나면, 이것은 예를 들어, 임의의 조성의 SiGe 합금, 게르마늄, 임의의 조성의 게르마늄-주석 합금, 또는 임의의 조성의 III-V 재료의 에피택셜 성장에 의해 대체될 수 있다. 길고 좁은 라인들의 경우, 막들은 에피택셜하게, 또한 넓은 영역의 평면형 성장에 의해 가능한 것보다 훨씬 더 낮은 결정질 결함 밀도들로 성장할 수 있다. 에피택셜 막 성장은 리세스를 채우고 약간 더 높게 되도록 진행된다. 막 성장 후의 연마 처리는 주위의 트렌치 절연체 재료와 막을 평평하게 트리밍할 수 있다. 리소그래피 마스킹은 임의의 세트의 재료들이 조합되어 사용될 수 있도록 p-MOS 및 n-MOS 영역들을 독립적으로 정의하는 데 사용될 수 있다.
본 개시내용에 비추어 이해되는 바와 같이, 리세스에서 성장되는 에피택셜 재료의 품질은 리세스의 기하학적 구조뿐만 아니라, 두 재료들의 격자 불일치 및 표면 에너지에 의존한다. 예를 들어, 실리콘, SiGe, 게르마늄 및 게르마늄 주석(GeSn)과 같은 대체 핀 재료들은 비-패시티드형의 낮은 이온 손상을 갖는 트렌치 저부에서 가장 잘 수행될 수 있지만, III-V 재료는 다른 트렌치 저부 형상을 선호하는 경향이 있다. 이를 위해, 트렌치 리세스 에칭 공정은, 제공되는 다양한 대체 핀 트렌치들 간에, 이들 다양한 트렌치들에 퇴적되는 대체 재료에 따라 상이할 수 있다. 예를 들어, 일 실시예는, 본 명세서에서 다양하게 설명된 바와 같이 비-패시티드형의 낮은 이온 손상을 갖는 트렌치 저부들을 갖는 트렌치들 내의 SiGe 대체 핀들, 및 패시티드형 또는 다른 방식의 상이한 트렌치 저부 모폴로지를 갖는 트렌치들 내의 III-V 재료 대체 핀들의 조합을 제공한다. 따라서, 추가로 이해되는 바와 같이, III-V 재료의 대체 재료 트렌치들을 제공하는 데 보다 빠른 에칭 공정이 사용될 수 있다는 것에 유의하도록 한다.
일부 실시예들에서, 본 명세서에서 제공되는 리세싱 및 대체 기술들은, 예를 들어, 전계 효과 트랜지스터(FinFET)들과 같은 핀-기반 트랜지스터들을 제조하는 데 사용될 수 있으며, 확산 라인들이 평면형 트랜지스터들을 위한 등가의 공정 노드보다 훨씬 더 좁을 수 있는 트라이-게이트 트랜지스터 아키텍쳐를 형성하는 데 특히 적절하다. 일부 실시예들에서, 예를 들어, 30㎚ 미만, 또는 20㎚ 미만, 또는 10㎚ 미만의 확산 폭이 제공된다. 이를 위해, 트렌치 폭은 30㎚, 또는 20㎚, 또는 10㎚ 이하만큼 좁을 수 있다. 또한, 일부 실시예들에서, SiGe 합금들(또는 다른 적절한 반도체 재료들)과 같은 대체 핀(채널) 재료들에 사용되는 에피택셜 막들은 이러한 상대적으로 좁은 구조체들에서 결함없이 퇴적될 수 있다는 것에 유의하도록 한다. 이 경우, 퇴적의 형상은 결정질 결함들에 대한 트래핑 효과를 갖지 않는데, 왜냐하면 막들에 전위들 및 결정립계들(grain boundaries)과 같은 결함들이 의도적으로 없게 하기 때문이다.
본 명세서에서 제공되는 기술들은 PMOS 및 NMOS 트랜지스터 디바이스들뿐만 아니라, 실리콘 및 실리콘 게르마늄(SiGe) 및 III-V 재료들과 같은 임의의 수의 재료 시스템들에도 적용될 수 있다. 하나의 특정 실시예에서, 기판은 벌크 실리콘 기판이고, 교체 핀 재료는 PMOS 채널들을 제공하기 위해 SiGe이다. 이러한 실시예에서, 채널 트렌치들 내의 비-패시티드형 Si/SiGe 계면 및 고품질 epi SiGe 막은 X-SEM, TEM 또는 원자 탐침 토모그래피(atom probe tomography)에서 볼 수 있으며, 다른 실시예들도 유사하게 검출가능하다는 것에 유의하도록 한다. 다른 실시예에서, 제1 세트의 희생 실리콘 핀들 각각은 리세스되어 p-형 재료로 대체되고, 제2 세트의 희생 핀들 각각은 리세스되어 n-형 재료로 대체된다. p-형 재료는 n-형 재료에 대한 공정과 완전히 독립적일 수 있으며, 그 반대도 마찬가지이다. 다른 실시예는 네이티브 핀들과 대체 핀들의 조합을 포함할 수 있다. 다른 실시예는 모두 동일한 구성의 대체 핀들을 포함할 수 있다. 이해되는 바와 같이, 다양하게 제공되는 핀들의 극성, 조성 및 변형은 임의의 원하는 방식으로 구성될 수 있다.
방법론 및 아키텍처
도 1은, 본 개시내용의 실시예에 따라, 트랜지스터 성능에 해로운 트렌치 저부 특성들을 회피하는 쉘로우 트렌치 리세스 공정에 의해 비-평면형 트랜지스터 디바이스들을 형성하기 위한 방법(100)을 예시한다. 공정으로부터 생성되는 예시적인 구조체들에 대한 도 2a 내지 도 2h'가 참조된다. 알 수 있는 바와 같이, 이 예시적인 공정은 채널 재료를 형성하는 데 리세스 및 대체 기술을 사용하며, 이는 차례로 핀들로 패터닝되는 미리 제조된 2차원의 평면형 재료로 형성된 구조체들과 구별되는 구조체들을 산출한다. 예를 들어, 본 개시내용의 실시예에 따라 구현되는 구조체들은 다양한 채널 재료들 및/또는 구성들을 나타낼 수 있으며, 이는 희생 핀 재료를 제거할 때 제공되는 리세스에 의한 자기-정렬 공정(self-aligning process)과 관련하여 형성된다. 트렌치 저부들은 비-패시티드형 모폴로지 및 낮은 이온 손상을 가져, 더 높은 이동성에 도움이 되는 계면을 제공하게 된다.
이 예시적인 실시예의 방법(100)은 주어진 기판 상에 쉘로우 트렌치 리세스(STR) 패터닝 후에, 핀 형성을 위한 하드마스크 패터닝을 수행하는 단계(102)에서 시작한다. 도 2a는, 이러한 패터닝 후에, 결과적인 하드마스크(210)를 갖는 예시적인 기판(200)을 도시한다. 벌크 기판들, 반도체-온-절연체 기판들(XOI, 여기서 X는 Si, Ge 또는 Ge-농축형 Si와 같은 반도체 재료임) 및 다층 구조체들을 포함하여, 임의의 수의 적절한 기판 구성들이 여기에서 사용될 수 있다. 보다 일반적인 의미에서, 후속적인 트랜지스터 형성 공정 전에 그 위에 희생 핀들이 형성될 수 있는 임의의 기판이 사용될 수 있다. 하나의 특정 예시적인 경우에서, 기판(200)은 벌크 실리콘 기판이다.
하드마스크(210)는 임의의 수의 공정들을 사용하여 기판(200) 상에 제공될 수 있다. 예를 들어, 일부 실시예들에서, 하드마스크(210)는 하나 이상의 하드마스크 재료들(예를 들어, 실리콘 다이옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride) 및/또는 다른 적절한 하드마스크 재료들)의 퇴적, (예를 들어, 트랜지스터 디바이스의 확산 또는 활성 영역과 같은) 핀의 하부 영역을 보호하기 위해 일시적으로 남아 있을 하드마스크의 부분 상의 레지스트 패터닝, (예를 들어, 건식 에칭 또는 다른 적절한 하드마스크 제거 공정을 사용하여) 하드마스크의 마스킹되지 않은(레지스트 없음) 부분들을 제거하기 위한 에칭, 및 그 후에 패터닝된 레지스트 재료를 벗겨, 패터닝된 마스크(210)를 남기는 것을 포함한 표준 포토리소그래피를 사용하여 제공될 수 있다. 일부 이러한 실시예들에서, 결과적인 하드마스크(210)는 산화물(예를 들어, 실리콘 기판의 산화로부터 기인하는 실리콘 다이옥사이드와 같은 네이티브 산화물)의 하부층 및 실리콘 나이트라이드의 상부층으로 구성되는 2층 하드마스크이다. 명백해지는 바와 같이, 임의의 수의 적절한 마스크 구성들이 사용될 수 있다.
도 1을 추가로 참조하면, 본 방법은 STR 에칭 공정을 수행하여 복수의 핀들을 제공한 후에, 쉘로우 트렌치 분리(STI) 충전 및 STI의 평탄화를 수행하는 단계(104)로 계속된다. 도 2b는 결과적인 구조체의 예를 예시한다. 알 수 있는 바와 같이, 실시예에 따르면, 쉘로우 트렌치들이 기판 상에 제공되고, 후속해서 핀들(212) 주위에 STI(230)를 제공하도록 절연 재료로 채워진다. 임의의 수의 핀들(212)이 주어진 응용에 적절한 임의의 원하는 패턴 또는 구성으로 제공될 수 있다. 쉘로우 트렌치 에칭은, 예를 들어, 습식 또는 건식 에칭, 또는 원한다면, 에칭들의 조합을 포함한 표준 포토리소그래피에 의해 달성될 수 있다. 이해되는 바와 같이, 트렌치들의 기하학적 구조(폭, 깊이, 형상 등)는 실시예마다 다를 수 있으며, 본 개시내용은 임의의 특정 트렌치 기하학적 구조로 제한되는 것으로 의도되지 않는다. 벌크 실리콘 기판(200), 및 저부의 실리콘 다이옥사이드(SiO2)층 및 상부의 실리콘 나이트라이드층으로 구현되는 2층 하드마스크(210)를 갖는 하나의 특정 예시적인 실시예에서, 건식 에칭이 기판의 상부 표면 아래에 예를 들어, 약 100Å 내지 5000Å인 트렌치들을 형성하는 데 사용된다. 명백해지는 바와 같이, 임의의 수의 트렌치 구성들이 원하는 핀 높이에 따라 사용될 수 있다. 트렌치들은 임의의 수의 적절한 퇴적 공정들을 사용하여 후속하여 채워질 수 있다. 실리콘 기판(200)을 갖는 하나의 특정 예시적인 실시예에서, 절연성 STI 충전 재료는 SiO2이지만, 임의의 수의 적절한 분리 유전체 재료들이 여기의 STI 구조체들(230)을 형성하는 데 사용될 수 있다. 일반적으로, 트렌치들을 충전하기 위하여 퇴적되거나 또는 다른 방식으로 성장되는 분리 유전체 재료는, 예를 들어, 기판(200) 재료의 네이티브 산화물과의 호환성에 기초하여 선택될 수 있다. STI 트렌치들은 본질적으로 원형 또는 다각형일 수 있으며, 트렌치 '측면들(sides)'에 대한 임의의 참조는 임의의 그러한 구성들을 나타내는 것으로 의도되며, 특정 기하학적 형상의 구조체를 의미하는 것으로 해석되어서는 안된다는 것에 유의하도록 한다. 도 2b는, 예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization)(CMP) 또는 구조체를 평탄화할 수 있는 다른 적절한 공정을 사용하여 STI 절연 재료가 어떻게 평탄화될 수 있는지를 추가로 도시한다. 도시된 예시적인 실시예에서, 희생 핀들 위의 마스크는 이 평탄화 공정 동안에 완전히 제거된다. 다른 실시예들은 후속 처리에서 사용될 수 있는 마스크의 일부분을 제자리에 남겨 두도록 구성되는 선택적 평탄화를 사용할 수 있다.
예시된 실시예는 핀(212)을 기판(200)으로부터의 거리에 따라 변하지 않는 폭을 갖고 있는 것으로 도시하고 있지만, 다른 실시예에서, 핀(212)은 저부보다 상부에서 더 좁을 수 있고, 다른 실시예에서는 저부보다 상부에서 더 넓을 수 있고, 또는 임의의 다른 폭 변동들 및 균일성(또는 불균일성) 정도를 가질 수 있다. 또한, 일부 실시예들에서는, 폭 변동이 대칭적일 수도 또는 비대칭적일 수도 있다는 것에 유의하도록 한다. 또한, 핀들(212)은 모두 동일한 폭을 갖는 것으로 예시되어 있지만, 일부 핀들이 다른 핀들보다 더 넓고/넓거나 다르게는 상이한 형상을 가질 수 있다. 예를 들어, 실시예에서, NMOS 트랜지스터들의 생성에 사용되는 핀들은 PMOS 트랜지스터들의 생성에 사용되는 핀들보다 좁을 수 있다. 이해되는 바와 같이, 다른 구성들도 가능하다. 일부 실시예들에서, 예를 들어, 핀-기반 트랜지스터 디바이스의 확산 영역의 폭을 정의하는 핀 폭은 50㎚ 미만, 또는 40㎚ 미만, 또는 30㎚ 미만, 또는 20㎚ 미만, 또는 10㎚ 미만일 수 있다. 보다 일반적인 의미에서, 동일한 공정 노드에서도, 핀들은 예를 들어, 평면형 트랜지스터 기술들에 비해 훨씬 폽은 폭들을 갖도록 패터닝될 수 있다.
도 1을 추가로 참조하면, 방법(100)은 다양한 핀 조성물을 갖는 디바이스들에 있어서 관심있는 핀들의 서브세트를 분리하기 위해 하드마스크를 임의적으로 패터닝하는 단계(106)로 계속된다. 이해되는 바와 같이, 모든 핀들(212)이 동일한 재료로 대체되는 경우, 이 임의적인 마스킹 공정은 생략될 수 있다. 도 2c는, 본 개시내용의 실시예에 따라, 핀들 중 일부 핀들은 마스크(240)로 마스킹되고, 다른 핀들은 리세싱될 수 있도록 마스킹되지 않은 채로 남겨지는 예시적인 결과적인 구조체를 예시한다. 이 예시적인 경우에서는, 4개의 핀들이 도시되어 있으며, 2개는 마스킹되고 2개는 마스킹되지 않으며, 이들은 교대하는 방식으로 배치된다(예를 들어, 마스킹되지 않음, 마스킹됨, 마스킹되지 않음, 마스킹됨). 마스크(240)는 예를 들어, 새롭게 제공된 것일 수도 있고 또는 앞서 설명된 바와 같이, STI 공정으로부터 남겨진 것일 수도 있다. 임의의 경우에 있어서, 마스크(240)는 마스킹되지 않은 핀들(212)의 리세스 에칭 및 그 리세스들을 채우기 위한 후속 처리(에피택셜 처리 등)를 견딜 수 있는 임의의 적절한 재료일 수 있다.
본 방법은 채널 재료 계면을 개선하기 위해 비교적 평평한 트렌치 저부들을 제공하는 핀 제거 에칭을 수행하는 단계(108)로 계속된다. 도 2d는 실시예에 따른 예시적인 결과적인 구조체를 도시한다. 리세싱된 핀들 및 새롭게 형성된 트렌치들(250)에 유의하도록 한다. 도 1과 관련하여 추가로 알 수 있는 바와 같이, 실시예에 따른 예시적인 에칭 방식들은 저전력 플라즈마 에칭 및 저농도 NH4OH 에칭 중 적어도 하나를 포함한다. 예시적인 저전력 플라즈마 에칭들은, 예를 들어, <3kW, <2kW, <1kW, <750W, <500W, <250W, <200W, <150W, <100W, <50W, <25W, <20W, <15W, <10W, <5W 또는 <2.5W 전력을 갖는 건식 플라즈마 에칭들을 포함한다. 다른 실시예들에서, 저전력 에칭은 <100eV, <20eV 또는 <2eV 플라즈마 전력과 같이 와트 대신에 전자 볼트(eV)로 측정될 수 있다. 이해되는 바와 같이, 플라즈마 전력은 에칭이 실행되는 동안의 장비 설정이다. 장비는 설계 및 동작에 따라 다양하게 변할 수 있으므로, 이온/기판 충돌들로 전달되는 에너지의 양이 플라즈마 전력 파라미터로 대략적으로만 전달된다. 각각의 개별적인 이온-기판 충돌에서의 에너지의 정량적 측정치는 에너지 단위(eV)의 충격 에너지이다. 따라서, 하나는 기술적으로 관련된 용어이고, 다른 하나는 예를 들어, 웨이퍼가 배치되는 곳에 계측기기를 놓음으로써 행해질 수 있는 절대 추적가능한 측정치이므로, 에칭 반응기의 설계에 관계없이 이온 에너지가 비슷하기 때문에, 둘 다 여기에 포함된다. 약 2kW 내지 3kW의 범위와 같이, 특정 예에서 1kW에 대응하는 30eV의 낮은 이온 손상 영역보다 약간 높은 플라즈마 전력 레벨들을 갖는 건식 에칭들의 경우, 그 동일한 전력 레벨에서 연속파(continuous wave)(CW) 플라즈마가 제공하는 것보다 좀 더 부드러운 플라즈마 에칭을 효과적으로 제공하기 위해 펄스파(pulsed) 플라즈마가 사용될 수 있다(100% 미만의 듀티 사이클). 저농도 NH4OH 에칭들과 같은 습식 에칭들은 <5%, 또는 <4%, 또는 <3%, 또는 <2%, 또는 <1% NH4OH를 갖는 에칭들을 포함한다. 본 개시내용에 비추어 이해되는 바와 같이, 이러한 매우 낮은 에칭 레이트, 따라서 겉보기에는 비실용적인 저전력 건식 플라즈마 에칭들 및 저농도 NH4OH 습식 에칭들은 트렌치 내에 퇴적되는 대체 재료들과 기판(200) 사이의 더 양호한 계면을 용이하게 하는 트렌치 저부 모폴로지를 조정하거나 또는 다른 방식으로 제공하는 유리한 방법으로 사용될 수 있다. 일부 경우들에서는, 표준 습식 및/또는 건식 에칭들이 타겟으로 하는 희생 재료의 벌크를 제거하기 위해 한 지점에 사용될 수 있고, 그 후에 저전력 건식 플라즈마 및/또는 저농도 NH4OH 습식 에칭들이 트렌치 저부 모폴로지를 대체 핀 재료가 성장되거나 또는 다른 방식으로 퇴적될 수 있는 비-패시티드형의 낮은 이온 손상을 갖는 표면으로 미세 조정하는 데 사용될 수 있어, 하이브리드 에칭 방식을 제공할 수 있다. 표 1은, 일부 예시적인 실시예들에 따라, 비-패시티드형의 낮은 이온 손상을 갖는 저부들을 갖는 트렌치들을 제공하도록 희생 실리콘 핀들을 제거하는 데 사용될 수 있는 예시적인 건식 에칭 공정 파라미터들을 예시한다.
Figure 112018007779429-pct00001
표 1: 건식 Si 에칭을 위한 예시적인 공정 파라미터들
이해되는 바와 같이, 연속파 또는 CW는 플라즈마가 전체 지속기간 동안에 "온"이라는 것을 의미하는 100% 듀티 사이클과 동의어이다. CW 플라즈마에 대한 대체물은, 일부 주파수에서 전력이 턴온 및 턴오프되어 플라즈마가 덜 강력하게 되는 펄스파 플라즈마이다. 표 2는, 일부 예시적인 실시예들에 따라, 비-패시티드형의 낮은 이온 손상을 갖는 저부들을 갖는 트렌치들을 제공하도록 희생 실리콘 핀들을 제거하는 데 사용될 수 있는 예시적인 습식 에칭 공정 파라미터들을 예시한다.
Figure 112018007779429-pct00002
표 2: 습식 Si 에칭에 대한 예시적인 공정 파라미터들
단계(108)에서의 리세스 에칭은 마스킹되지 않은 핀 재료를 제거하며, STI(230) 또는 마스크(240)가 없거나 상대적으로 적은 것을 제거하도록 하는 선택적 에칭일 수 있다는 것에 유의하도록 한다. 이러한 경우에서, 마스크 재료(240)는 STI 재료(예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드) 또는 핀 리세스 에칭 방식에 저항성인 임의의 다른 재료로 구현될 수도 있다는 것에 유의하도록 한다. 하나의 특정 예시적인 실시예에서, 희생 핀들(212)은 실리콘이고, 마스크(240)는 실리콘 다이옥사이드 및/또는 실리콘 나이트라이드이며, 초기 리세스 에칭은 습식 에칭(예를 들어, 수산화칼륨(potassium hydroxide), 또는 마스킹되지 않은 실리콘 핀(212) 재료는 제거하지만 STI(230) 재료는 제거하지 않는 다른 적절한 에천트)을 사용하여 수행되고, 그 후에 트렌치들(250)의 저부 모폴로지를 미세하게 조정하기 위해 임의의 패싯화 및 이온 손상을 제거하도록 저전력 건식 플라즈마 및 저농도 NH4OH 습식 에칭들 중 적어도 하나를 수행한다. 희생 핀 에칭의 깊이는 실시예에 따라 다양할 수 있으며, (도 2d에 도시된 바와 같은) 받침대(pedestal) 또는 원래의 핀 저부를 지나 기판에 리세스(효과적으로는, x축을 통한 받침대의 미러 이미지)를 남길 수도 있고, STI(230) 트렌치의 저부와 동일 평면에 있을 수 있다. 본 개시내용에 비추어 이해되는 바와 같이, 핀 리세스의 깊이는 원하는 채널 구성 및 재료, 기판 두께 및/또는 핀 높이와 같은 팩터들에 의존할 것이다. 일부 실시예들에서, 에칭 공정은 리세스들(250)의 폭을 변경시킬 수 있으며, 일부 이러한 경우들에서는, 트렌치(250)의 상부가 저부보다 넓을 수 있다. 원래의 희생 핀(212)이 상부보다 저부에서 더 넓었던 다른 실시예에서, 트렌치(250)의 상부는 트렌치 저부에서의 폭에 가깝게 또는 이를 초과하도록 넓어질 수 있다. 또 다른 실시예에서, 리세스(250)는 중간보다 상부 및 저부에서 더 넓은, 약간 모래시계와 같은 형상으로 될 수 있다. 또 다른 실시예에서, 폭은 에칭 공정에 의해 실질적으로 변하지 않을 수 있다. 보다 일반적인 의미에서, 리세스들(250)의 형상은, 이후에 방법(100)에서의 단계(110)에서 나중에 형성되는 확산 영역(또는 그 부분들)의 형상을 변경시킬 수 있는 에칭 공정에 의해 변할 수 있다(반드시 그와 같은 것은 아님).
따라서, 기판(200)은 내부에 다수의 희생 실리콘 핀 구조체들을 형성하도록 처리되는 블랭크 기판일 수 있다. 그러나, 다른 실시예들에서, 기판(200)은 희생 실리콘 핀 구조체들(212)이 그 위에 사전 형성된 부분 형성 반도체 구조체일 수 있다. 또 다른 실시예들에서, 기판(200)은, 희생 실리콘 핀 구조체들(212)이 그 위에 형성되었고, STI 공정 후에, 후속하여 리세싱되었거나 다른 방식으로 제거되어 사전 형성된 핀 리세스들(250)을 제공하는 부분 형성 반도체 구조체일 수 있다. 따라서, 기판은 블랭크로 제공될 수도, 또는 사전 형성된 실리콘 핀들(212)과 함께 제공될 수도, 또는 사전 형성된 실리콘 핀들(212) 및 STI(230)와 함께 제공될 수도, 또는 사전 형성된 STI(230) 및 핀 리세스들(250)과 함께 제공될 수도 있다. 하나의 예시적인 실시예에서, 기판(200)은 사전 형성된 실리콘 핀들(212) 및 STI(230)와 함께 제공되며, 여기서 핀들(212) 중 일부의 핀들의 상부는 STI(230)의 상부 표면과 동일 평면에 있고, 다른 핀들(212) 중 적어도 일부의 핀들의 상부는, 이 핀들이 사전 리세싱되거나 다르게는 핀들(212)이 STI(230)와 동일 평면에 있는 것보다 짧게 제조되도록 STI(230)의 상부 표면 아래에 있다. 이러한 의미에서, 트렌치들(250)을 제공하기 위한 핀 리세싱 동작은, 핀들이 STI 아래에 있는 상부를 갖는 것으로 제공되고 그 상부가 비-패시티드형이고 낮은 이온 손상을 갖는 한, 별도로 수행될 수 있다.
도 1을 추가로 참조하면, 방법(100)은 에칭된 트렌치들에 채널 재료를 퇴적하는 단계(110)로 계속된다. 실시예에 따라, 도 2e는 채널 재료(220)를 퇴적한 후의 예시적인 결과적인 구조체를 도시하고, 2f는 평탄화 후의 결과적인 구조체를 도시한다. 본 예시적인 경우에서 알 수 있는 바와 같이, 트렌치들(250)은 본 명세서에서 제공된 바와 같은 비-패시티드형의 낮은 이온 손상 모폴로지를 갖는 트렌치 저부를 제공하는 특정 반도체 재료, 합금 또는 화합물에 의한 에피택셜 성장에 의해 채워졌다(예를 들어, 실리콘, 게르마늄, SiGe, GeSn). 에피택셜 재료는 층 두께, 극성, 도핑, 조성 및/또는 변형과 같은 임의의 수의 관심있는 파라미터들에 대해 원하는 대로 구성될 수 있다. 에피택셜 퇴적은, STI(230)의 표면으로부터 연장되고, 형상이 틀리게 되고, 패싯화되고, 불규칙할 수 있는 일부 과잉 재료를 초래할 수 있다는 것에 유의하도록 한다. 이러한 과잉 재료는 도 2f에 추가로 도시된 바와 같이 단계(110)에서의 평탄화에 의해 제거될 수 있어, 결과적인 대체 핀들(220)은 STI(230)와 동일한 높이를 갖는다. 또한, 일부 실시예들에서, 평탄화 공정은 나머지 희생 핀들(212)로부터 마스크(240)를 제거하여 그 후속 처리를 용이하게 하는 데 사용될 수도 있다는 것에 유의하도록 한다. 일부 예시적인 구성들에서, 대체 핀들(222)은 예를 들어, 임의의 조성의 SiGe 합금, 게르마늄, 임의의 조성의 게르마늄-주석 합금, 또는 주어진 응용에 적절하거나, 다르게는 본 명세서에서 제공된 바와 같은 비-패시티드형의 낮은 이온 손상 모폴로지를 갖는 트렌치 저부를 제공하는 원하는 임의의 다른 반도체 재료, 합금 또는 화합물의 에피택셜 성장일 수 있다. 본 개시내용에 비추어 이해되는 바와 같이, 화학 기상 퇴적(chemical vapor deposition)(CVD), 급속 열 CVD(rapid thermal CVD)(RT-CVD) 및 가스-소스 분자 빔 에피택시(gas-source molecular beam epitaxy)(GS-MBE)와 같은 임의의 적절한 퇴적 기술들이 대체 핀 재료를 제공하는 데 사용될 수 있고, 다수의 적절한 반도체 재료들 및 그 합금들이 사용될 수 있다. 하나의 특정 실시예에서, 기판(200)은 벌크 실리콘 기판이고, 대체 핀들(220)은 SiGe이다.
도 1을 추가로 참조하면, 일부 실시예들에서, 제1 세트와 상이한 제2 세트의 대체 핀들이 제공될 수 있다는 것을 상기하도록 한다. 이러한 경우들에서, 방법(100)은 제2 세트의 대체 핀들을 제공하기 위해 단계들(106 내지 110)로부터의 처리를 반복할 수 있다. 이해되는 바와 같이, 임의의 수의 대체 핀 세트들이 형성될 수 있다. 마찬가지로, 핀들 중 일부는 대체되기보다는 그들의 네이티브 상태(실리콘 핀들)로 남아있을 수 있다. 보다 일반적인 의미에서, 본 개시내용에 비추어 이해되는 바와 같이, 대체 핀 타입들의 임의의 수의 치환들이 원래의 핀들의 유무에 관계없이 구현될 수 있다. 하나의 예시적인 실시예에서는, SiGe 대체 핀들이 p-채널에 제공되고, 인듐 갈륨 아세나이드(indium gallium arsenide)(InGaAs) 대체 핀들이 n-채널에 제공된다. p 및 n 채널 처리의 순서는 예를 들어, 허용가능한 열 처리량(thermal budget) 고려사항들에 따라 주로 달라질 수 있다는 것에 유의하도록 한다. 또한, 모든 대체 재료 트렌치들이 비-패시티드형 저부를 가질 필요는 없다는 것을 상기하도록 한다. 예를 들어, III-V 재료 트렌치들은 실제로 패시티드형 트렌치 저부를 선호할 수 있다. 따라서, 단계(108)에서의 에칭은 대체 재료들에 따라 조정되거나 또는 다른 방식으로 조절될 수 있다. 본 개시내용에 비추어 명백해지는 바와 같이, Ⅳ족 재료들은 본 명세서에서 다양하게 설명된 바와 같은 비-패시티드형의 낮은 이온 손상을 갖는 트렌치 저부를 선호한다. 채널 다양성 및 상대적으로 높은 채널 이동성을 제공하는 다수의 구성들이 본 개시내용에 비추어 볼 때 더욱 명백해질 것이다.
임의의 이러한 경우들에서, 기판(200)과 대체 핀들(220) 사이의 계면은 본 명세서에서 설명된 바와 같은 낮은 이온 손상 및 비-패시티드형 모폴로지를 갖는다. 이는 단계(108)에서 수행되는 에칭이 STI들(230) 사이에 핀-형상의 홀들을 효과적으로 남기도록 핀들(212)을 소화하도록 구성되기 때문이다. 핀(212)이 트렌치(250)의 저부에 어떠한 날카로운 <111> 패싯들 및 이온 손상(높은 점 결함 밀도들 - 빈격자점(vacancy) 및 간극(interstitial)뿐만 아니라, 비정질화된 원자들의 포켓들)도 남기지 않는 방식으로 제거되는 경우, 에피택셜 성장, 및 그에 따른 대체 핀들(222)은 패시티드형 및/또는 이온 손상 모폴로지를 갖는 트렌치 저부들에 비해 개선된 미세 구조 및 디바이스 등급 품질을 가질 것이다. 예로서, 도 3a는 통상적인 에칭 방식들에 의해 형성된 패시티드형 트렌치 저부들을 보여주는 X-SEM 이미지이다. 측면에서 볼 때 패시티드형 트렌치 저부의 V형 형상에 유의하도록 한다. 도 3b는 통상적인 습식 에칭 방식들에 의해 형성된 패시티드형 트렌치 저부들뿐만 아니라, 기판과 교체 핀 사이의 결과적인 기형 계면의 좀 더 가까운 모습을 보여주는 X-SEM 이미지이다. 특히, 패시티드형 트렌치 저부 표면에서의 결함이 있는 SiGe 성장에 유의하도록 한다. 도 3c는 통상적인 건식 에칭 방식들에 의해 형성된 이온 손상을 갖는 트렌치 저부들뿐만 아니라, 기판과 교체 핀 사이의 결과적인 기형 계면의 좀 더 가까운 모습을 보여주는 X-SEM 이미지이다. 특히, 이온 손상을 갖는 트렌치 저부 표면에 유의하도록 한다.
도 1을 추가로 참조하면, 본 방법은 대체 핀들뿐만 아니라 임의의 네이티브 핀들(존재할 경우)을 노출시키기 위해 STI(230)를 리세싱하는 단계(112)로 계속된다. 이어서, 본 방법은 하나 이상의 트랜지스터들의 형성을 완료하는 단계(114)로 계속된다. 도 2g를 추가로 참조하면, STI는 네이티브 핀들(212)뿐만 아니라 대체 핀들(222)을 노출시키도록 리세싱되었다. 유사하게, 도 2g'는 2세트의 대체 핀들(222 및 226)이 있는 대안적인 실시예를 도시하며, 여기서는 모든 네이티브 핀들(212)이 제거되었다. 또 다른 실시예들은 복수 타입들의 대체 핀들뿐만 아니라 네이티브 핀들을 포함할 수 있다. 임의의 이러한 경우들에서, STI 리세싱은, 예를 들어, 대체 및 임의의 나머지 네이티브 핀들을 마스킹하고 STI(230)를 적절한 깊이까지 에칭함으로써, 또는 선택적 에칭 방식을 사용함으로써 마스크 없이 수행될 수 있다. 임의의 적절한 에칭 공정(예를 들어, 습식 및/또는 건식)이 사용될 수 있다. 예를 들어, STI(230)가 실리콘 다이옥사이드로 구현되고 네이티브 핀들(212) 각각이 실리콘으로 구현되고 대체 핀들(222) 각각이 SiGe로 구현되는 하나의 특정 예시적인 실시예에서, STI 리세스 공정은 핀 재료들에 대해 선택적인 에천트를 사용하여 수행된다(핀 재료들을 에칭하지 않거나, 그렇지 않으면 핀 재료들을 STI 재료보다 느리게 에칭한다). 이해되는 바와 같이, 필요하다면, 불침투성이거나 다르게는 STI 에천트에 적절하게 저항성인 마스크가 핀들을 보호하기 위해 패터닝될 수 있다. STI 리세스의 깊이는 실시예에 따라 다를 수 있으며, 이 예시적인 실시예서는, 나머지 희생 핀 재료(또는 받침대)의 상부와 동일 평면에 있다. STI 리세스의 깊이는 원하는 확산 기하학적 구조, STI 두께 및 원하는 분리, 및/또는 핀 높이와 같은 팩터들에 의존할 것이다. 다양한 실시예들에서, STI(230)의 이러한 부분적인 제거는 핀들(212, 222 및/또는 226) 중 하나 이상의 핀들의 폭들을 변경시킬 수 있으며, 일 실시예에서는 핀들의 상부가 핀들의 저부보다 상대적으로 더 좁게 된다. 다른 실시예들에서는, 핀들의 폭들이 상대적으로 변하지 않고 유지될 수 있다. 또 다른 실시예들에서, 대체 핀들(222 및/또는 226)은 그들의 폭을 네이티브 핀들(212)보다 더 크게 변경시킬 수도 있고, 그 반대로도 가능하다.
도 2h는 게이트 스택(250)이 형성된 후의 결과적인 구조체를 도시하며, 여기서는, 본 개시내용의 실시예에 따라, 더미 게이트 전극 재료가 핀들(212 및 222) 위에 퇴적된 후, 복수의 희생 게이트들을 형성하도록 패터닝된다. 유사한 방식으로, 도 2h'는 게이트 스택(250)이 형성된 후의 결과적인 구조체를 도시하며, 여기서는, 다른 실시예에 따라, 더미 게이트 전극 재료가 핀들(222 및 226) 위에 퇴적된 후, 복수의 희생 게이트들을 형성하도록 패터닝된다. 이해되는 바와 같이, 더미 게이트 전극 재료의 퇴적 이전에 더미 게이트 유전체가 제공될 수 있다. 일부 실시예들에서, 이 게이트 유전체는 후속 공정에서 제거되고 대체될 수 있다는 의미에서 더미 게이트 유전체로 지칭된다. 그러나, 다른 실시예들에서는, 최종 구조체를 위해 의도된 게이트 유전체가 사용될 수 있다는 것에 유의하도록 한다. 예시적인 더미 게이트 유전체 재료들은 예를 들어, 실리콘 다이옥사이드를 포함하고, 예시적인 더미 게이트 전극 재료는 폴리실리콘을 포함하지만, 임의의 적절한 더미/희생 게이트 유전체 및/또는 전극 재료들이 사용될 수 있다. 이해되는 바와 같이, 게이트 재료들의 치수들은 실시예마다 다를 것이며, 원하는 디바이스 성능 속성들, 디바이스 사이즈 및 게이트 분리와 같은 팩터들에 따라 원하는 대로 구성될 수 있다. 예를 들어, 소스 및 드레인 영역들, 최종 게이트 스택 및 금속 콘택들을 포함할 수 있는 완성된 트랜지스터 디바이스를 형성하기 위한 후속적인 처리는 통상적으로 행해지는 바와 같이 또는 원하는 대로 임의의 커스텀 처리를 사용하여 수행될 수 있다. 다수의 트랜지스터 구성들이 본 개시내용에 비추어 명백해질 것이며, 본 개시내용은 임의의 특정 구성에 제한되는 것으로 의도되지 않는다.
게이트 및 소스/ 드레인 형성
일부 예시적인 실시예들에 따르면, 개별 채널 영역들의 형성 이후에, 게이트 유전체 및 게이트 전극 처리가 수행될 수 있고, 소스 및 드레인 콘택들이 추가될 수 있다. 이러한 채널 처리 후의 처리는 예를 들어, 통상적으로 행해지는 것과 같이 수행될 수 있다. 중간 평탄화 및 세정 공정들, 실리사이드화(silicidation) 공정들, 콘택 및 상호접속부 형성 공정들 및 퇴적-마스킹-에칭 공정들과 같이, 트랜지스터-기반 집적 회로의 완전한 제조를 용이하게 하는 다른 통상적인 처리가 명백할 것이다. 또한, 일부 실시예들은, 원한다면, 소스/드레인 영역들을 형성하기 위해 (현재 상태의 핀 또는 대체 핀 재료들을 사용하는 대신에) 제거-및-대체 공정을 사용할 수 있다. 다수의 후속적인 처리 방식들이 본 개시내용에 비추어 명백해질 것이다.
일부 예시적인 실시예들에서, 게이트 유전체는 예를 들어, SiO2 또는 고-k의 게이트 유전체 재료들과 같은 임의의 적절한 산화물일 수 있다. 고-k의 게이트 유전체 재료들의 예들은, 예를 들어, 하프늄 옥사이드(hafnium oxide), 하프늄 실리콘 옥사이드(hafnium silicon oxide), 란타늄 옥사이드(lanthanum oxide), 란타늄 알루미늄 옥사이드(lanthanum aluminum oxide), 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리콘 옥사이드(zirconium silicon oxide), 탄탈륨 옥사이드(tantalum oxide), 티타늄 옥사이드(titanium oxide), 바륨 스트론튬 티타늄 옥사이드(barium strontium titanium oxide), 바륨 티타늄 옥사이드(barium titanium oxide), 스트론튬 티타늄 옥사이드(strontium titanium oxide), 이트륨 옥사이드(yttrium oxide), 알루미늄 옥사이드(aluminum oxide), 납 스칸듐 탄탈륨 옥사이드(lead scandium tantalum oxide), 및 납 아연 니오베이트(lead zinc niobate)를 포함한다. 일부 실시예들에서, 고-k의 재료가 사용되면, 게이트 유전체층 상에 그 품질을 개선시키기 위해 어닐링 공정이 수행될 수 있다. 일반적으로, 게이트 유전체의 두께는 게이트 전극을 소스 및 드레인 콘택들로부터 전기적으로 분리시키기에 충분해야 한다. 게이트 전극 재료는 예를 들어, 폴리실리콘, 실리콘 나이트라이드, 실리콘 카바이드 또는 금속층(예를 들어, 텅스텐, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드)일 수 있지만, 다른 적절한 게이트 전극 재료들 또한 사용될 수 있다. 이어서, 형성된 게이트 전극은 후속 처리 동안에 이를 보호하기 위해 마스크로 덮일 수 있다. 게이트 유전체, 게이트 전극 및 임의의 임의적인 마스크 재료들은 일반적으로 게이트 스택 또는 게이트 구조체로 지칭될 수 있다.
일단 게이트 스택이 제조되면, 소스/드레인 영역들이 처리될 수 있다. 이 처리는, 예를 들어, 에칭에 의해 소스/드레인 영역들을 노출시키거나, 다르게는 핀 또는 대체 핀들 주위에서 추가적인 절연체 재료를 제거하는 것을 포함할 수 있으며, 이에 따라 소스 드레인 콘택들이 제공될 수 있고, 이는 예를 들어, 실리사이드 공정을 사용하여 달성될 수 있다. 통상적인 소스 드레인 콘택 재료들은 예를 들어, 텅스텐, 티타늄, 은, 금, 알루미늄 및 이들의 합금들을 포함한다. 앞서 설명된 바와 같이, 일부 실시예들은, 원한다면, 소스/드레인 영역들을 형성하기 위해 (현재 상태의 핀 또는 대체 핀을 사용하는 대신에) 제거-및-대체 공정을 사용할 수 있다.
이해되는 바와 같이, 트렌치 저부 모폴로지 조정 에칭들에 더하여, 도시된 방법론은, 사용되는 재료들 및 원하는 프로파일들에 따라, 리소그래피, 화학 기상 퇴적(CVD), 원자층 퇴적(atomic layer deposition)(ALD), 스핀-온 퇴적(spin-on deposition)(SOD), 물리 기상 퇴적(physical vapor deposition)(PVD), 습식 및 건식 에칭(예를 들어, 등방성 및/또는 이방성)을 포함한 임의의 적절한 표준 반도체 공정들을 사용하여 수행될 수 있다. 대안적인 퇴적 기술들이 또한 사용될 수 있으며, 예를 들어, 다양한 재료층들이 열적으로 성장될 수 있다. 본 개시내용에 비추어 더욱 이해되는 바와 같이, 본 개시내용의 실시예를 구현하기 위해 임의의 수의 적절한 재료들, 층의 기하학적 구조들 및 형성 공정들이 사용될 수 있어, 본 명세서에 설명된 바와 같은 커스텀 핀-기반 디바이스 또는 구조체를 제공할 수 있다.
예시적인 시스템
도 6은 본 개시내용의 실시예에 따라 구성된 하나 이상의 집적 회로 구조체들로 구현되는 컴퓨팅 시스템을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)(이 예에서는 2개가 도시됨)을 포함하되, 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있으며, 이들 각각은 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수 있거나, 다르게는 그 안에 통합될 수 있다. 이해되는 바와 같이, 마더보드(1002)는 예를 들어, 메인 보드, 메인 보드에 장착된 도터 보드 또는 시스템(1000)의 전용 보드인 것 등에 관계없이 임의의 인쇄 회로 보드일 수 있다. 그 응용들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽스 프로세서, 디지털 신호 프로세서, 암호화 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 스토리지 디바이스(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 대체 재료와 하부 기판 사이에 강화된 계면(비-패시티드형, 낮은 이온 손상)을 갖는 하나 이상의 대체 핀들을 갖는 핀-기반 트랜지스터들로 구성되는 하나 이상의 집적 회로 구조체들을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 칩들에 복수의 기능들이 통합될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 다르게는 그에 통합될 수 있다는 것에 유의하도록 한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로/로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비-고체 매체를 통해 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용될 수 있다. 컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 일부 예시적인 실시예들에서, 프로세서(1004)의 집적 회로 다이는, 대체 재료와 하부 기판 사이에 비-패시티드형의 낮은 이온 손상을 갖는 계면을 갖는 대체 핀을 포함하는 하나 이상의 핀-기반 트랜지스터들을 포함한다. "프로세서"라는 용어는 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여, 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따르면, 통신 칩(1006)의 집적 회로 다이는 본 명세서에서 설명된 하나 이상의 대체 핀-기반 트랜지스터들을 포함한다. 본 개시내용에 비추어 이해되는 바와 같이, 멀티-표준 무선 능력이 프로세서(1004)에 직접 통합될 수 있다는 것에 유의하도록 한다(예를 들어, 임의의 칩들(1006)의 기능이 별개의 통신 칩들을 갖는 대신에 프로세서(1004)에 통합되는 경우). 또한, 프로세서(1004)는 이러한 무선 능력을 갖는 칩셋일 수 있다는 것에 유의하도록 한다. 즉, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 유사하게, 임의의 하나의 칩 또는 칩셋이 복수의 기능들을 그 내부에 통합시킬 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(1000)은 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 시스템(1000)은 데이터를 처리하거나 또는 본 명세서에서 설명된 핀-기반 트랜지스터 디바이스들(예를 들어, 동일한 다이 상에 커스터마이징된 채널들로 구성된 p 및 n형 디바이스들 모두를 갖고, 핀 대체 재료들과 하부 기판 사이에 (적절한 경우) 비-패시티드형의 낮은 이온 손상을 갖는 계면들을 갖는 CMOS 디바이스들)을 사용하는 임의의 다른 전자 디바이스일 수 있다. 본 개시내용에 비추어 이해되는 바와 같이, 본 개시내용의 다양한 실시예들은, 동일한 다이 상에 높은 이동성 및 커스터마이즈된 다양한 채널 구성들(예를 들어, Si, SiGe, Si/SiGe, III-V, 및/또는 이들의 조합들)을 갖는 핀-기반 트랜지스터들의 사용을 허용함으로써, (예를 들어, 미크론 범위 또는 서브미크론 이상의) 임의의 공정 노드에서 제조되는 제품들에 대한 성능을 개선시키는 데 사용될 수 있다.
추가적인 예시적인 실시예들
다음의 예들은 추가적인 실시예들에 관한 것이며, 이로부터 다수의 치환들 및 구성들이 명백해질 것이다.
예 1은, 핀-기반 트랜지스터 구조체를 형성하기 위한 방법으로서, 본 방법은 실리콘 기판 상에 복수의 실리콘 핀들을 형성하는 단계 - 각각의 핀은 기판으로부터 연장됨 -; 각각의 핀의 대향하는 측면들 상에 쉘로우 트렌치 분리를 형성하는 단계; 3kW 미만의 이온 에너지를 갖는 저전력 플라즈마 에칭 및 5% 미만의 암모니아 농도를 갖는 저농도 수산화 암모늄(ammonium hydroxide) 에칭 중 적어도 하나의 에칭을 사용하여, 핀들 중 적어도 일부의 핀들을 리세싱하여 제1 세트의 트렌치들을 제공하는 단계; 및 제1 세트의 트렌치들의 각각의 트렌치에 제1 타입의 교체 핀을 형성하는 단계 - 제1 타입의 교체 핀 각각은 트랜지스터 구조체의 채널을 포함함 - 를 포함한다. 이해되는 바와 같이, 이러한 저전력 플라즈마 에칭 및/또는 저농도 수산화 암모늄 에칭은 교체 핀 재료와 하부 기판 사이의 낮은 결함의 계면들에 도움이 되는 트렌치 저부 모폴로지를 제공하는 데 사용될 수 있다. 낮은 결함의 계면은 차례로 더 큰 캐리어 이동성을 조장한다.
예 2는 예 1의 대상을 포함하며, 핀들 중 적어도 일부의 핀들을 리세싱하여 제1 세트의 트렌치들을 제공하는 단계는 제1 세트의 마스킹되지 않은 희생 핀들을 남겨두도록 제1 세트의 복수의 핀들을 마스킹하는 단계; 및 제1 세트의 마스킹되지 않은 희생 핀들을 리세싱하여 제1 세트의 트렌치들을 제공하는 단계를 포함한다.
예 3은 예 1 또는 2의 대상을 포함하며, 본 방법은, 제2 세트의 마스킹되지 않은 희생 핀들을 남겨두도록 제1 타입의 교체 핀들 각각을 마스킹하는 단계; 제2 세트의 마스킹되지 않은 희생 핀들을 리세싱하여 제2 세트의 리세스들을 제공하는 단계: 및 제2 세트의 리세스들의 각각의 리세스에 제2 타입의 교체 핀을 형성하는 단계를 추가로 포함한다.
예 4는 예 3의 대상을 포함하며, 제1 타입의 교체 핀들은 극성, 변형 및/또는 조성 중 적어도 하나에 대하여 제2 타입의 교체 핀들과 상이하게 구성된다.
예 5는 예 4의 대상을 포함하며, 제1 타입의 교체 핀들은 PMOS 또는 NMOS 중 하나를 위해 구성되고, 제2 타입의 교체 핀들은 PMOS 또는 NMOS 중 다른 하나를 위해 구성된다.
예 6은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 실리콘 게르마늄(SiGe)으로 구현된다.
예 7은 예 6의 대상을 포함하며, SiGe로 구현되는 채널들 각각은 p-형 채널이다.
예 8은 예 6의 대상을 포함하며, SiGe가 실리콘 기판과 계면을 이루는 트렌치 저부는 평평하거나, 또는 만곡형이지만 반원형 단면보다 평평하다. 본 명세서에서 사용된 "평평한"은 완벽하게 평평할 필요는 없고, 오히려 평평한은 그 길이를 따라 어느 정도 기복이 있을 수 있는 표면도 포함하는 것으로 의도되며, 여기서 기복은 최고점 및 최저점을 제공하여 이 점들 사이의 차이가 제로(완벽하게 평평함)와 기판의 전체 길이의 약 10퍼센트 정도(또는 미만)(충분히 평평함) 사이의 어딘 가의 값이 되게 한다. 따라서, 예를 들어, 100 내지 200㎚와 같이 더 긴 길이의 표면들의 경우에는, 그 표면의 고점과 저점 사이에서의 약 10 내지 20㎚의 고-저 변동은 평평한 것으로 간주될 수 있다. 유사하게, 10 내지 20㎚와 같이 더 짧은 길이의 표면들의 경우에는, 그 표면의 고점과 저점 사이에서의 약 1 내지 2㎚의 고-저 변동은 평평한 것으로 간주될 수 있다. 본 개시내용에 비추어 이해되는 바와 같이, 다른 정도의 평평도가 사용될 수 있다.
예 9는 예 8의 대상을 포함하며, SiGe가 실리콘 기판과 계면을 이루는 계면은 선형 ㎝당 1000개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 10은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 10000개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 11은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 1000개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 12는 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 500개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 13은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 100개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 14는 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 50개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 15는 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 SiGe로 구현되고, SiGe는 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 10000개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 16은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 SiGe로 구현되고, SiGe는 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 1000개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 17은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 SiGe로 구현되고, SiGe는 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 500개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 18은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 SiGe로 구현되고, SiGe는 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 100개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 19는 이전 예들 중 어느 하나의 예의 대상을 포함하며, 교체 핀들은 SiGe로 구현되고, SiGe는 각각의 트렌치 저부에서 실리콘 기판과 계면을 이루고, 각각의 계면은 비-패시티드형 모폴로지, 및 50개 미만의 결함들/선형 ㎝의 결함 밀도를 갖는다.
예 20은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 핀들 중 적어도 일부의 핀들을 리세싱하여 제1 세트의 트렌치들을 제공하는 단계는 복수의 핀들 전부를 리세싱하는 단계를 포함한다.
예 21은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 제1 타입의 교체 핀들의 측벽들을 노출시키기 위해 기판 상에 쉘로우 트렌치 분리를 리세싱하는 단계; 제1 타입의 교체 핀들 각각의 채널 위에 게이트 구조체를 형성하는 단계; 및 채널들 각각과 연관된 소스/드레인 영역들을 형성하는 단계를 추가로 포함한다.
예 22는 이전 예들 중 어느 하나의 예의 대상을 포함하며, 복수의 핀들 중 나머지 핀들은 네이티브 실리콘 핀들이고, 각각의 나머지 핀은 트랜지스터 구조체의 채널을 포함한다.
예 23은 예 22의 대상을 포함하며, 제1 타입의 교체 핀들 및 나머지 핀들의 측벽들을 노출시키기 위해 기판 상에 쉘로우 트렌치 분리를 리세싱하는 단계; 제1 타입의 교체 핀들 및 나머지 핀들 각각의 채널 위에 게이트 구조체를 형성하는 단계; 및 채널들 각각과 연관된 소스/드레인 영역들을 형성하는 단계를 추가로 포함한다.
예 24는 이전 예들 중 어느 하나의 예의 대상을 포함하며, 핀들 중 적어도 일부의 핀들을 리세싱하여 제1 세트의 트렌치들을 제공하는 단계는 2kW 미만의 이온 에너지를 갖는 저전력 플라즈마 에칭을 포함한다.
예 25는 이전 예들 중 어느 하나의 예의 대상을 포함하며, 핀들 중 적어도 일부의 핀들을 리세싱하여 제1 세트의 트렌치들을 제공하는 단계는 30eV 미만, 또는 또 다른 예들에서는 20eV 미만의 이온 에너지를 갖는 저전력 플라즈마 에칭을 포함한다.
예 26은 이전 예들 중 어느 하나의 예의 대상을 포함하며, 핀들 중 적어도 일부의 핀들을 리세싱하여 제1 세트의 트렌치들을 제공하는 단계는 1% 미만의 암모니아 농도를 갖는 저농도 수산화 암모늄 에칭을 포함한다.
예 27은 이전 예들 중 어느 하나의 예의 방법에 의해 형성되는 집적 회로이다.
예 28은, 실리콘 기판 상의 제1 복수의 실리콘 게르마늄(SiGe) 핀들 - 실리콘 기판 상의 제1 복수의 실리콘 게르마늄(SiGe) 핀들은 각각의 핀과 연관된 SiGe/실리콘 계면을 제공하고, 각각의 핀은 기판으로부터 연장되고 채널 영역을 포함하고, 각각의 SiGe/실리콘 계면은 비-패시티드형 모폴로지, 및 선형 ㎝당 10000개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 가짐 -; 및 기판 상의 제2 복수의 다른 핀들 - 제2 복수의 다른 핀들의 각각의 핀은 기판으로부터 연장되고, 채널 영역을 포함함 - 을 포함하는 트랜지스터 디바이스이다.
예 29는 예 28의 대상을 포함하며, 제2 복수의 다른 핀들은 SiGe 핀들을 또한 포함한다.
예 30은 예 28의 대상을 포함하며, 제2 복수의 다른 핀들은 SiGe 또는 네이티브 실리콘 핀들이 아니다.
예 31은 예 28의 대상을 포함하며, 제2 복수의 다른 핀들은 네이티브 실리콘 핀들이다.
예 32는 예들 28 내지 31 중 어느 하나의 예의 대상을 포함하며, 각각의 SiGe/실리콘 계면은 평평하거나, 또는 만곡형이지만 반원형 단면보다 평평하다.
예 33은 예들 28 내지 32 중 어느 하나의 예의 대상을 포함하며, 각각의 SiGe/실리콘 계면은 선형 ㎝당 1000개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 34는 예들 28 내지 33 중 어느 하나의 예의 대상을 포함하며, 각각의 SiGe/실리콘 계면은 선형 ㎝당 500개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 35는 예들 28 내지 34 중 어느 하나의 예의 대상을 포함하며, 각각의 SiGe/실리콘 계면은 선형 ㎝당 100개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 36은 예들 28 내지 35 중 어느 하나의 예의 대상을 포함하며, 각각의 SiGe/실리콘 계면은 선형 ㎝당 50개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 37은 예들 28 내지 36 중 어느 하나의 예의 대상을 포함하며, 제1 및 제2 복수의 핀들의 각각의 핀의 대향하는 측면들 상의 쉘로우 트렌치 분리를 추가로 포함한다.
예 38은 예들 28 내지 37 중 어느 하나의 예의 대상을 포함하며, SiGe 핀 채널들 각각은 p-형 채널이다.
예 39는 예 38의 대상을 포함하며, 다른 핀들의 채널 영역들은 n-형 채널들이다.
예 40은 예들 28 내지 39 중 어느 하나의 예의 대상을 포함하며, 게이트 스택; 및 소스/드레인 영역들을 추가로 포함한다.
예 41은 예들 28 내지 40 중 어느 하나의 예의 트랜지스터 디바이스를 포함하는 집적 회로이다.
예 42는 예 42의 집적 회로를 포함하는 시스템이다.
예 43은, 실리콘 기판 상의 제1 타입의 제1 복수의 교체 핀들 - 실리콘 기판 상의 제1 타입의 제1 복수의 교체 핀들은 각각의 교체 핀과 연관된 계면을 제공하고, 제1 복수의 교체 핀들 각각은 기판으로부터 연장되고 채널을 포함하고, 각각의 계면은 비-패시티드형 모폴로지, 및 선형 ㎝당 5000개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 가짐 -; 기판 상의 제2 복수의 다른 핀들 - 제2 복수의 다른 핀들의 각각의 핀은 기판으로부터 연장되고 채널을 포함함 -; 제1 및 제2 복수의 핀들의 각각의 핀의 대향하는 측면들 상의 쉘로우 트렌치 분리; 제1 타입의 교체 핀들 및 다른 핀들의 각각의 핀의 채널 위의 게이트 구조체; 및 각각의 채널에 대응하는 소스/드레인 영역들을 포함하는 집적 회로이다.
예 44는 예 43의 대상을 포함하며, 제2 복수의 다른 핀들은 제2 타입의 교체 핀들이다.
예 45는 예들 43 또는 44의 대상을 포함하며, 제2 복수의 다른 핀들은 실리콘 기판 상의 제2 타입의 교체 핀들이고, 실리콘 기판 상의 제2 타입의 교체 핀들은 다른 교체 핀들 각각과 연관된 계면을 제공하며, 각각의 이러한 계면은 패시티드형 모폴로지를 갖는다.
예 46은 예들 43 내지 45 중 어느 하나의 예의 대상을 포함하며, 제1 복수의 교체 핀들은 실리콘 게르마늄(SiGe) 핀들을 포함하고, 제2 복수의 다른 핀들은 SiGe 또는 네이티브 실리콘 핀들이 아니다. 하나의 이러한 예시적인 경우에서, 다른 핀들은 인듐 갈륨 아세나이드(InGaAs) 또는 일부 다른 III-V 화합물과 같은 III-V 재료 핀들이다.
예 47은 예 43의 대상을 포함하며, 제2 복수의 다른 핀들은 네이티브 실리콘 핀들이다.
예 48은 예들 43 내지 47 중 어느 하나의 예의 대상을 포함하며, 각각의 계면은 평평하거나, 또는 만곡형이지만 반원형 단면보다 평평하다.
예 49는 예들 43 내지 48 중 어느 하나의 예의 대상을 포함하며, 각각의 계면은 선형 ㎝당 1000개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 50은 예들 43 내지 49 중 어느 하나의 예의 대상을 포함하며, 각각의 계면은 선형 ㎝당 500개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 51은 예들 43 내지 50 중 어느 하나의 예의 대상을 포함하며, 각각의 계면은 선형 ㎝당 100개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
예 52는 예들 43 내지 51 중 어느 하나의 예의 대상을 포함하며, 각각의 계면은 선형 ㎝당 50개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는다.
본 개시내용의 예시적인 실시예들의 상기 설명은 예시 및 설명의 목적으로 제시되었다. 이는 본 개시내용을 개시된 정확한 형태들로 제한하거나 포괄적으로 하려고 의도되지 않는다. 본 개시내용에 비추어 볼 때, 많은 수정들 및 변형들이 가능하다. 예를 들어, 이 기술들은 FET들과 같은 트랜지스터들을 형성하는 것과 관련하여 주로 논의되었지만, 다이오드들, 가변 캐패시터들, 동적 저항기들 등과 같은 다른 디바이스들 또한 만들어질 수 있다. 본 개시내용의 범위는 이 상세한 설명에 의해서가 아니라, 여기에 첨부된 청구범위에 의해 제한되는 것으로 의도된다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 트랜지스터 디바이스로서,
    실리콘을 포함하는 기판 상의 실리콘 및 게르마늄을 포함하는 제1 복수의 핀들 - 상기 제1 복수의 핀들은 각각의 핀과 연관된 게르마늄 및/또는 실리콘을 포함하는 계면을 제공하고, 각각의 계면은 비-패시티드형 모폴로지, 및 선형 ㎝당 10000개 미만의 스태킹 폴트(stacking fault)들 및 전위(dislocation)들의 결함 밀도를 가지며, 모폴로지-조정 에칭 공정을 사용함으로써 적어도 하나의 계면이 만곡형이지만 반원형 단면보다 평평함 -;
    상기 기판 상의 제2 복수의 다른 핀들;
    게이트 스택; 및
    상기 게이트 스택의 대향하는 측면들 상의 소스 영역들 및 드레인 영역들
    을 포함하는 트랜지스터 디바이스.
  14. 제13항에 있어서, 상기 제2 복수의 다른 핀들은 실리콘 및 게르마늄을 포함하는 핀들 및 실리콘을 포함하는 핀들 중 적어도 하나의 핀을 포함하는 트랜지스터 디바이스.
  15. 삭제
  16. 제13항에 있어서, 각각의 계면은 선형 ㎝당 1000개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는 트랜지스터 디바이스.
  17. 제13항에 있어서, 각각의 계면은 선형 ㎝당 500개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는 트랜지스터 디바이스.
  18. 제13항에 있어서,
    상기 제1 복수의 핀들 중 제1 핀의 제1 측면 상의 제1 쉘로우 트렌치 분리 영역; 및
    상기 제1 핀의 제2 측면 상의 제2 쉘로우 트렌치 분리 영역
    을 추가로 포함하고,
    상기 제1 쉘로우 트렌치 분리 영역 및 상기 제2 쉘로우 트렌치 분리 영역 각각은 상기 기판 상에 있는 대응하는 최저 표면(lowermost surface)을 갖고,
    상기 제1 및 제2 쉘로우 트렌치 분리 영역들의 최저 표면들은 상기 제1 핀과 상기 기판 사이의 계면 아래에 있는 트랜지스터 디바이스.
  19. 삭제
  20. 제13항의 트랜지스터 디바이스를 포함하는 집적 회로.
  21. 집적 회로로서,
    실리콘을 포함하는 기판 상의 제1 타입의 제1 복수의 교체 핀들 - 상기 제1 복수의 교체 핀들은 각각의 교체 핀과 상기 기판 사이에 대응하는 계면을 제공하고, 각각의 계면은 비-패시티드형 모폴로지, 및 선형 ㎝당 5000개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 가지며, 모폴로지-조정 에칭 공정을 사용함으로써 적어도 하나의 계면이 만곡형이지만 반원형 단면보다 평평함 -;
    상기 기판 상의 제2 복수의 다른 핀들;
    상기 제1 및 제2 복수의 핀들의 각각의 핀의 대향하는 측면들 상의 쉘로우 트렌치 분리;
    상기 제1 타입의 교체 핀들 중 적어도 하나 및 상기 다른 핀들 중 적어도 하나 위의 게이트 구조체; 및
    상기 제1 복수의 핀들 또는 상기 제2 복수의 핀들 중의 대응하는 핀들과 연관된 복수의 소스 영역들 및 드레인 영역들
    을 포함하고, 상기 소스 영역들 및 드레인 영역들 각각은 상기 게이트 구조체의 대향하는 측면들 상에 있는 집적 회로.
  22. 제21항에 있어서, 상기 제2 복수의 다른 핀들은 상기 기판 상의 제2 타입의 교체 핀들이고, 상기 기판 상의 제2 타입의 교체 핀들은 상기 제2 타입의 교체 핀들 각각과 연관된 계면을 제공하며, 각각의 이러한 계면은 패시티드형(faceted) 모폴로지를 갖는 집적 회로.
  23. 제21항에 있어서, 상기 제1 복수의 교체 핀들은 실리콘 및 게르마늄을 포함하는 핀들을 포함하고, 상기 제2 복수의 다른 핀들은 실리콘 및 게르마늄 중 적어도 하나를 포함하지 않는 집적 회로.
  24. 제21항에 있어서, 각각의 계면은 선형 ㎝당 100개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는 집적 회로.
  25. 제21항에 있어서, 각각의 계면은 선형 ㎝당 50개 미만의 스태킹 폴트들 및 전위들의 결함 밀도를 갖는 집적 회로.
KR1020187002118A 2015-06-24 2015-06-24 고품질 계면을 위한 대체 채널 에칭 KR102378342B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/037344 WO2016209220A1 (en) 2015-06-24 2015-06-24 Replacement channel etch for high quality interface

Publications (2)

Publication Number Publication Date
KR20180020267A KR20180020267A (ko) 2018-02-27
KR102378342B1 true KR102378342B1 (ko) 2022-03-25

Family

ID=57585309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187002118A KR102378342B1 (ko) 2015-06-24 2015-06-24 고품질 계면을 위한 대체 채널 에칭

Country Status (6)

Country Link
US (1) US10755984B2 (ko)
EP (1) EP3314644B1 (ko)
KR (1) KR102378342B1 (ko)
CN (1) CN107667423B (ko)
TW (1) TWI715578B (ko)
WO (1) WO2016209220A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102378342B1 (ko) 2015-06-24 2022-03-25 인텔 코포레이션 고품질 계면을 위한 대체 채널 에칭
WO2017171759A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Geometry tuning of fin based transistor
US10515862B2 (en) * 2017-04-05 2019-12-24 Applied Materials, Inc. Wafer based corrosion and time dependent chemical effects
US11296079B2 (en) 2017-12-28 2022-04-05 Intel Corporation PMOS and NMOS contacts in common trench
DE112017008312T5 (de) * 2017-12-29 2020-09-17 Intel Corporation Heterogene ge/iii-v-cmos-transistorstrukturen
US10468409B2 (en) * 2018-03-14 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with oxidation-resist STI liner structure
US11205714B2 (en) * 2018-09-28 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy structure at fin cut
KR102304793B1 (ko) 2018-11-08 2021-09-27 한양대학교 산학협력단 2단자 사이리스터 메모리 소자의 제조방법
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10840336B2 (en) * 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
CN112701041B (zh) * 2019-10-22 2024-09-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110752155B (zh) * 2019-10-28 2022-08-09 中国科学院微电子研究所 一种鳍状结构及半导体器件的制备方法
US20210143275A1 (en) 2019-11-11 2021-05-13 Integrated Silicon Solution Inc. Finfet stack gate memory and mehod of forming thereof
US11404576B2 (en) 2020-10-13 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric fin structure
TWI833258B (zh) * 2022-05-05 2024-02-21 南亞科技股份有限公司 具有長形主動區之記憶體元件的製備方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140027860A1 (en) 2012-07-27 2014-01-30 Glenn A. Glass Self-aligned 3-d epitaxial structures for mos device fabrication

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045407B2 (en) 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US8981427B2 (en) * 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8268729B2 (en) * 2008-08-21 2012-09-18 International Business Machines Corporation Smooth and vertical semiconductor fin structure
EP2315239A1 (en) * 2009-10-23 2011-04-27 Imec A method of forming monocrystalline germanium or silicon germanium
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8999794B2 (en) * 2011-07-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned source and drain structures and method of manufacturing same
US8742509B2 (en) * 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8836016B2 (en) * 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8633516B1 (en) * 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US8981496B2 (en) * 2013-02-27 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and gate contact structure for FinFET
CN107004713B (zh) 2014-12-24 2021-02-09 英特尔公司 形成具有非对称外形的鳍状物结构的装置和方法
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
CN107710411B (zh) * 2015-06-12 2022-07-26 英特尔公司 用于形成相同管芯上的具有变化的沟道材料的晶体管的技术
KR102378342B1 (ko) 2015-06-24 2022-03-25 인텔 코포레이션 고품질 계면을 위한 대체 채널 에칭

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140027860A1 (en) 2012-07-27 2014-01-30 Glenn A. Glass Self-aligned 3-d epitaxial structures for mos device fabrication

Also Published As

Publication number Publication date
TWI715578B (zh) 2021-01-11
EP3314644A1 (en) 2018-05-02
TW201709423A (zh) 2017-03-01
KR20180020267A (ko) 2018-02-27
CN107667423B (zh) 2022-02-11
WO2016209220A1 (en) 2016-12-29
CN107667423A (zh) 2018-02-06
US10755984B2 (en) 2020-08-25
EP3314644A4 (en) 2019-02-13
US20180197789A1 (en) 2018-07-12
EP3314644B1 (en) 2023-12-20

Similar Documents

Publication Publication Date Title
KR102378342B1 (ko) 고품질 계면을 위한 대체 채널 에칭
US12046517B2 (en) Self-aligned 3-D epitaxial structures for MOS device fabrication
US10396203B2 (en) Pre-sculpting of Si fin elements prior to cladding for transistor channel applications
US9893149B2 (en) High mobility strained channels for fin-based transistors
KR102397178B1 (ko) 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
TWI590337B (zh) 由增加有效閘極長度而增進閘極對電晶體通道的控制的技術
KR102252224B1 (ko) 트랜지스터 채널 응용예들에 대한 대체 게이트 프로세스 동안의 핀 스컬프팅 및 클래딩
EP2901472A1 (en) Trench confined epitaxially grown device layer(s)
US20200303373A1 (en) Pmos and nmos contacts in common trench
TW201701479A (zh) 具有子鰭層的電晶體
TW202143333A (zh) 半導體元件之製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant