TWI833258B - 具有長形主動區之記憶體元件的製備方法 - Google Patents
具有長形主動區之記憶體元件的製備方法 Download PDFInfo
- Publication number
- TWI833258B TWI833258B TW111123486A TW111123486A TWI833258B TW I833258 B TWI833258 B TW I833258B TW 111123486 A TW111123486 A TW 111123486A TW 111123486 A TW111123486 A TW 111123486A TW I833258 B TWI833258 B TW I833258B
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor substrate
- energy
- insulating component
- decomposable
- mask
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 123
- 230000005670 electromagnetic radiation Effects 0.000 claims abstract description 27
- 230000001678 irradiating effect Effects 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 abstract description 35
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 30
- 238000002955 isolation Methods 0.000 abstract description 9
- 230000008569 process Effects 0.000 description 24
- 239000000463 material Substances 0.000 description 17
- 239000011810 insulating material Substances 0.000 description 13
- 238000002360 preparation method Methods 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 125000000524 functional group Chemical group 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 108091081062 Repeated sequence (DNA) Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
本揭露提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底，該記憶體基底包括一主動區，該主動區設置在該半導體基底上或是在該半導體基底中；將一圖案化光阻層設置該半導體基底上；移除該半導體基底經由該圖案化光阻層而暴露的一第一部分，以形成一第一溝槽；移除該圖案化光阻層；形成一第一絕緣組件在該第一溝槽內；將一能量可分解遮罩設置在該半導體基底以及該第一絕緣組件上；以一電磁輻射照射該能量可分解遮罩的一部分；移除以該電磁輻射照射之該能量分解遮罩的該部分，以形成一圖案化能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一第二部分，以形成一第二溝槽；移除該圖案化能量可分解遮罩；以及形成一第二絕緣組件在該第二溝槽內。
Description
本申請案主張美國第17/737,722及17/737,703號專利申請案之優先權(即優先權日為「2022年5月5日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件的製備方法。特別是有關於一種具有長形主動區(AA)之記憶體元件的製備方法。
非揮發性記憶體元件即使在其電源被切斷時亦可保留資料。一種類型的非揮發性記憶體元件是一次性可程式化(OTP)記憶體元件。使用OTP記憶體元件，一使用者僅能對OTP記憶體元件進行一次程式化，並且不能修改儲存在OTP記憶體元件中的資料。一訊號被傳輸到設置在一半導體基底上方的一金屬互連。
然而，該金屬互連的這種佈線對增加記憶體元件的佈線密度存在有障礙。這樣的佈線可能導致一更窄的製程窗口並且可能導致在該記憶體元件中的多個記憶體單元之間的未對準或洩漏，因此限制了最小特徵尺寸的減小。因此，希望發展出解決相關製造挑戰的改進。
上文之「先前技術」說明僅提供背景技術，並未承認上文
之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底，該半導體基底包括一主動區以集一圖案化光阻層，該主動區設置在該半導體基底上或是在該半導體基底上，該圖案化光阻層設置在該半導體基底上；移除該半導體基底經由該圖案化光阻層而暴露的一第一部分，以形成一第一溝槽；移除該圖案化光阻層；形成一第一絕緣組件在該第一溝槽內；將一能量可分解遮罩設置在該半導體基底與該第一絕緣組件上；以一電磁輻射照射該能量可分解遮罩的一部分；移除以該電磁輻射照射該能量可分解遮罩的該部分，以形成一圖案化能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一第二部分，以形成一第二溝槽；移除該圖案化能量可分解遮罩；以及形成一第二絕緣組件在該第二溝槽內。
在一些實施例中，在形成該第一絕緣組件之後，執行設置該能量可分解遮罩。
在一些實施例中，該能量可分解遮罩是熱可分解、光可分解或是電子束(e-beam)可分解。
在一些實施例中，該能量可分解遮罩包括一交聯化合物，該交聯化合物具有一功能基或是一雙鍵結。
在一些實施例中，該能量可分解遮罩包括聚合物、聚醯亞胺、樹脂或環氧樹脂。
在一些實施例中，該電磁輻射垂直地朝向該能量可分解遮
罩的該部分照射。
在一些實施例中，該電磁輻射是紅外線、紫外線或電子束(e-beam)。
在一些實施例中，該第一絕緣組件與該第二絕緣組件圍繞該半導體基底的該主動區。
在一些實施例中，該第一絕緣組件與該第二絕緣組件包括一相同材料。
在一些實施例中，該第一絕緣組件與該第二絕緣組件是一體成形，以形成一淺溝隔離(STI)。
在一些實施例中，在形成該第二溝槽之前，執行形成該第一溝槽。
在一些實施例中，該第一絕緣組件的製作技術包含將一第一絕緣材料設置在該半導體基底上以及在該第一溝槽內。
在一些實施例中，該第二絕緣組件的製作技術包含將一第二絕緣材料設置在該半導體基底上以及在該第二溝槽內。
在一些實施例中，該圖案化光阻層以及該圖案化能量可分解遮罩包括不同材料。
本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底，該半導體基底包括一主動區以及一第一絕緣組件，該主動區設置在該半導體基底上或是在該半導體基底中，該第一絕緣組件延伸進入該半導體基底且鄰近該主動區設置；將一能量可分解遮罩設置在該半導體基底與該第一絕緣組件上；以一電磁輻射照射該能量可分解遮罩的一部分；移除以該電磁輻射照射該能量可分解遮罩
的該部分，以形成一圖案化能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一部分，以形成一溝槽；移除該圖案化能量可分解遮罩；以及形成一第二絕緣組件在該溝槽內。
在一些實施例中，該第一絕緣組件被該能量可分解遮罩所覆蓋。
在一些實施例中，該第一絕緣組件的一長度大致大於該第二絕緣組件的一長度。
在一些實施例中，該第一絕緣組件的一深度大致等於該第二絕緣組件的一深度。
在一些實施例中，該第一絕緣組件被該圖案化能量可分解遮罩所覆蓋。
在一些實施例中，該能量可分解遮罩的該部分藉由蝕刻而移除。
在一些實施例中，該第一絕緣組件與該第二絕緣組件包括氧化物。
在一些實施例中，該半導體基底的該主動區被該第一絕緣組件與該第二絕緣組件所圍繞。
在一些實施例中，該電磁輻射設置在該能量可分解遮罩上方。
在一些實施例中，該溝槽的一深度大致等於該第一絕緣組件的一深度。
本揭露之再另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底，該半導體基底包括一主動區，
該主動區設置在該半導體基底上或是在該半導體基底中；將一能量可分解遮罩設置在該半導體基底上；處理該能量可分解遮罩的一部分；移除該能量可分解遮罩的該部分，以形成一圖案化能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一部分，以形成一溝槽；移除該圖案化能量可分解遮罩；以及形成一絕緣組件在該溝槽內。
在一些實施例中，該主動區鄰近該溝槽設置。
在一些實施例中，該能量可分解遮罩的該部分以一電磁輻射進行處理。
在一些實施例中，該電磁輻射是紅外線、紫外線或電子束(e-beam)。
在一些實施例中，該電磁輻射照射在該能量可分解遮罩上。
在一些實施例中，該絕緣組件包括氧化物。
在一些實施例中，該能量可分解遮罩藉由化學氣相沉積(CVD)或是物理氣相沉積(PVD)而設置。
在一些實施例中，該絕緣組件的製作技術包含氧化。
在一些實施例中，該絕緣組件的製作技術包含將一絕緣材料設置在該半導體基底上以及在該溝槽內。
在一些實施例中，移除在該溝槽上方的該絕緣材料。
在一些實施例中，該半導體基底包括矽。
總之，因為該半導體基底的該主動區藉由將一圖案化能量可分解遮罩設置在該半導體基底上然後移除該半導體基底經由該圖案化能量可分解遮罩而暴露的多個預定部分所界定，所以在該移除期間可保持該
主動區的一尺寸大小最小或不減小。因此，在該主動區上之後續製程的一製程窗口不會進一步減小。結果，可以避免或最小化在該記憶體元件中的多個記憶體單元之間的未對準或洩漏，並且可以改善該記憶體元件的整體效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:記憶體元件
101:半導體基底
101a:陣列區
101b:主動區
101c:第一溝槽
101d:第二溝槽
101e:凹陷
102:第一絕緣組件
102’:第一絕緣材料
103:圖案化光阻層
103’:光阻材料
104:圖案化能量可分解遮罩
104’:能量可分解遮罩
104a:部分
107:第二絕緣組件
107’:第二絕緣材料
108:絕緣組件
D1:深度
D2:深度
D3:深度
D4:深度
L1:長度
L2:長度
R:電磁輻射
S200:製備方法
S201:步驟
S202:步驟
S203:步驟
S204:步驟
S205:步驟
S206:步驟
S207:步驟
S208:步驟
S209:步驟
S210:步驟
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
圖1是剖面頂視示意圖，例示本揭露一些實施例的記憶體元件。
圖2是剖面側視示意圖，例示圖1中沿剖線A-A之記憶體元件的剖面。
圖3是剖面側視示意圖，例示圖1中沿剖線B-B之記憶體元件的剖面。
圖4是流程示意圖，例示本揭露一些實施例之記憶體元件的製備方法。
圖5到圖28是剖視示意圖，例示本揭露一些實施例製備記憶體元件的多個中間階段。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，本揭露可在各種例子中重複元件編號及/或字母。這種重複是為了簡單與清楚的目的，且其本身並不規定所討論的各種實施例及/或配置之間的關係。
再者，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是剖面頂視示意圖，例示本揭露一些實施例的記憶體元件100。圖2是剖面側視示意圖，例示圖1中沿剖線A-A之記憶體元件100的剖面。圖3是剖面側視示意圖，例示圖1中沿剖線B-B之記憶體元件100的剖面。在一些實施例中，如圖1所示的記憶體元件100可為元件的一部
分。在一些實施例中，記憶體元件100包括沿著行與列配置的多個單元胞。
在一些實施例中，記憶體元件100包括一半導體基底101。在一些實施例中，半導體基底101在本質上是半導體的。在一些實施例中，半導體基底101是一半導體晶圓(例如一矽晶圓)或是一絕緣體上覆矽(SOI)晶圓(例如一絕緣體上覆矽晶圓)。在一些實施例中，半導體基底101是一矽基底。
在一些實施例中，半導體基底101界定有一周圍區(圖未示)以及一陣列區101a。在一些實施例中，陣列區101a至少部分被該周圍區所圍繞。在一些實施例中，該周圍區鄰近半導體基底101的一周圍，且該陣列區101a鄰近半導體基底101的一中心區。在一些實施例中，陣列區101a可用於製造電子元件，例如電容器、電晶體或類似物。在一些實施例中，一邊界設置在該周圍區與陣列區101a之間。
在一些實施例中，半導體基底101包括一主動區101b，設置在半導體基底101上或是半導體基底101中。在一些實施例中，主動區101b是在半導體基底101中的一摻雜區。在一些實施例中，主動區101b水平地在半導體基底101上或是半導體基底101下延伸。在一些實施例中，每一個主動區101b之一上剖面的一尺寸可相同於或不同於其他主動區101b。在一些實施例中，在一些實施例中，主動區101b呈一帶形、長形、矩形或多邊形的形狀。
在一些實施例中，每一個主動區101b包括一相同類型的摻雜物。在一些實施例中，每個主動區101b包括一類型的摻雜物，其不同於其他主動區101b中所包括之類型的摻雜物。在一些實施例中，每一個
主動區101b具有一相同導電類型。在一些實施例中，主動區101b包括N型摻雜物。
在一些實施例中，半導體基底101包括一凹陷101e，延伸進入半導體基底101並圍繞主動區101b。在一些實施例中，凹陷101e被一或多個主動區101b所圍繞。凹陷101e遠離主動區101b延伸並朝向半導體基底101延伸。
在一些實施例中，記憶體元件100包括一絕緣組件108，圍繞半導體基底101的主動區101b。在一些實施例中，主動區101b被絕緣組件108所圍繞，以使該等主動區101b藉由絕緣組件108而相互分離以及相互電性絕緣。在一些實施例中，該等主動區101b沿著一行或列方向而配置。在一些實施例中，主動區101b完全被絕緣組件108所圍繞。
在一些實施例中，絕緣組件108是一淺溝隔離(STI)或是STI的一部分。在一些實施例中，絕緣組件108界定主動區101b的一邊界。在一些實施例中，絕緣組件108包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。
在一些實施例中，絕緣組件108至少部分設置在半導體基底101的凹陷101e內。在一些實施例中，凹陷101e完全被絕緣組件108所填滿。在一些實施例中，絕緣組件108的一深度大致大於或等於主動區101b的一深度。
圖4是流程示意圖，例示本揭露一些實施例之記憶體元件100的製備方法S200。圖5到圖28是剖視示意圖，例示本揭露一些實施例製備記憶體元件100的多個中間階段。
圖5到圖28中所示的各階段亦示意地顯示在圖4中的流程圖
中。在下列的討論中，參考圖4中所示的處理步驟以討論圖5到圖28中所示的該等製造階段。製備方法S200包括多個操作，描述以及說明並不視為對步驟順序的限制。製備方法S200包括多個步驟(S201、S202、S203、S204、S205、S206、S207、S208、S209以及S210)。
請參考圖5到圖7，依據圖4中的步驟S201，提供一半導體基底101，其中半導體基底101包括一主動區101b以及一圖案化光阻層103，主動區101b設置在半導體基底101上或在半導體基底101中，圖案化光阻層103設置在半導體基底101上。
在如圖5所示的一些實施例中，提供包括設置在半導體基底101上或是在半導體基底101中之主動區101b的半導體基底101。在一些實施例中，半導體基底101包括半導體材料。在一些實施例中，半導體基底101是一矽基底。在一些實施例中，半導體基底101界定有一周圍區(圖未示)以及一陣列區101a，而陣列區101a至少部分被該周圍區所圍繞。在一些實施例中，陣列區101a鄰近半導體基底101的一中心區設置。
在一些實施例中，主動區101b是在半導體基底101中的一摻雜區。在一些實施例中，主動區101b水平地在半導體基底101的一上表面延伸。在一些實施例中，每一個主動區101b包括一相同類型的摻雜物。在一些實施例中，每個主動區101b包括一類型的摻雜物，其不同於其他主動區101b中所包括之類型的摻雜物。在一些實施例中，每一個主動區101b具有一相同導電類型。在一些實施例中，主動區101b的製作技術包含一植入製程或是一離子摻雜製程。
在如圖6及圖7所示的一些實施例中，圖案化光阻層103形成在半導體基底101上。在一些實施例中，圖案化光阻層103的製作技術
包含如圖6所示之將一光阻材料103’設置在該半導體基底上，以及如圖7所示之圖案化光阻材料103’。光阻材料103’的圖案化包括藉由蝕刻或任何其他適合的製程而移除光阻材料103’的多個部分。如圖7所示，半導體基底101至少部分經由圖案化光阻層103而暴露。
請參考圖8，依據圖4中的步驟S202，移除半導體基底101經由圖案化光阻層103而暴露的一第一部分，以形成一第一溝槽101c。第一溝槽101c部分經由半導體基底101而延伸。在一些實施例中，藉由蝕刻或任何其他適合的製程而移除半導體基底101經由圖案化光阻層103而暴露的該第一部分。
請參考圖9及圖10，依據圖4中的步驟S203，移除圖案化光阻層103。圖9是沿圖10中之剖線C-C的一剖視示意圖，而圖10是圖9的頂視示意圖。在一些實施例中，藉由蝕刻、剝除或任何其他適合的製程而移除圖案化光阻層103。如圖10所示，在移除圖案化光阻層103之後，暴露半導體基底101的主動區101b。在一些實施例中，在形成如圖9及圖10所示的第一溝槽101c之後，形成在圖10之頂視示意圖所示的一帶狀圖案。
請參考圖11到圖13，依據圖4中的步驟S204，一第一絕緣組件102形成在第一溝槽101c內。圖13是圖12的頂視示意圖。圖12是沿圖13中剖線D-D的剖視示意圖。在一些實施例中，第一絕緣組件102的製作技術包含將一第一絕緣材料102’設置在半導體基底101上以及在第一溝槽101c內，然後移除第一絕緣材料102’的一些部分以形成如圖12及圖13所示的第一絕緣組件102。
在一些實施例中，第一溝槽101c被第一絕緣材料102’所填滿。在一些實施例中，藉由平坦化、蝕刻或任何其他適合的製程而移除絕
緣材料102’的一些部分。在一些實施例中，第一絕緣組件102鄰近或圍繞半導體基底101的主動區101b。在一些實施例中，第一絕緣組件102包括氧化物或類似物。在一些實施例中，第一絕緣組件102是一絕緣組件108的一部分，期將於後討論。
請參考圖14到圖15，依據圖4中的步驟S205，一能量可分解遮罩104’設置在半導體基底101與第一絕緣組件102上。圖15是圖14的頂視示意圖。圖14是沿圖15之剖線E-E的剖視示意圖。在一些實施例中，第一絕緣組件102被能量可分解遮罩104’所覆蓋。在一些實施例中，藉由沉積、化學氣相沉積(CVD)、物理氣相沉積(PVD)或任何其他適合的製程而設置能量可分解遮罩104’。在一些實施例中，在形成第一絕緣組件102之後，執行設置能量可分解遮罩104’。
在一些實施例中，能量可分解遮罩104’是熱可分解、光可分解、電子束(e-beam)可分解或類似物。在一些實施例中，能量可分解遮罩104’可藉由任何類種類的能量進行分解，例如熱、紅外線(IR)、紫外線(UV)、電子束或類似物。在一些實施例中，能量可分解遮罩104’包括一交聯化合物，該交聯化合物具有一功能基或是一雙鍵結。在一些實施例中，能量可分解遮罩104’包括聚合物、聚醯亞胺、樹脂、環氧樹脂或類似物。在一些實施例中，光阻材料103’與能量可分解遮罩104’包括不同材料。
請參考圖16及圖17，依據在圖4中的步驟S206，以一電磁輻射R照射能量可分解遮罩104’的一部分104a。圖17是圖16的頂視示意圖。圖16是沿圖17之剖線F-F的剖視示意圖。在一些實施例中，以電磁輻射R處理能量可分解遮罩104’的部分104a。在一些實施例中，以電磁輻射
R照射之能量可分解遮罩104’的部分104a設置在半導體基底101上。在一些實施例中，以電磁輻射R照射之能量可分解遮罩104’的部分104a設置在半導體基底101的主動區101b上。
在一些實施例中，電磁輻射R垂直地朝向能量可分解遮罩104’的部分104a照射，以處理能量可分解遮罩104’的部分104a。因此，能量可分解遮罩104’的部分104a變得可容易地移除。在一些實施例中，電磁輻射R是紅外線、紫外線、電子束或類似物。在一些實施例中，能量可分解遮罩104’的部分104a具有如圖17所示呈一矩形、圓形或多邊形形狀的一上剖面。
請參考圖18及圖19所示，依據圖4中的步驟S207，移除以電磁輻射R所照射之能量可分解遮罩104’的部分104a，以形成一圖案化能量可分解遮罩104。圖19是圖18的頂視示意圖。圖18是沿圖19之剖線G-G的剖視示意圖。在一些實施例中，藉由蝕刻或任何其他適合製程而移除能量可分解遮罩104’的部分104a。
在移除能量可分解遮罩104’的部分104a之後，半導體基底101的主動區101b經由圖案化能量可分解遮罩104而暴露。在一些實施例中，第一絕緣組件102被圖案化能量可分解遮罩104所覆蓋。在一些實施例中，該圖案化光阻層與圖案化能量可分解遮罩104包括不同材料。
請參考圖20及圖21，依據圖4中的步驟S208，移除半導體基底101經由圖案化能量可分解遮罩104而暴露的一第二部分，以形成一第二溝槽101d。圖21是圖20的頂視示意圖。圖20是沿圖21之剖線H-H的剖視示意圖。在一些實施例中，藉由蝕刻或任何其他適合的製程而移除半導體基底101經由圖案化能量可分解遮罩104而暴露的該第二部分。在一
些實施例中，在形成第二溝槽101d之前，執行形成第一溝槽101c。
在一些實施例中，第一溝槽101c的一深度D1大致相等於第二溝槽101d的一深度D2。在一些實施例中，第一溝槽101c的深度大致相等於第一絕緣組件102的一深度D3。
請參考圖22，依據圖4中的步驟S209，移除圖案化能量可分解遮罩104。在一些實施例中，藉由蝕刻或任何其他適合的製程而移除圖案化能量可分解遮罩104。在移除圖案化能量可分解遮罩104之後，暴露第一絕緣組件102。
請參考圖23到圖25，依據圖4中的步驟S210，一第二絕緣組件107形成在第二溝槽101d內。圖25是圖24的頂視示意圖。圖24是沿圖25之剖線J-J的剖視示意圖。在一些實施例中，第二絕緣組件107的製作技術包含將一第二絕緣材料107’設置在半導體基底101與第一絕緣組件102上以及在如圖23所示的第二溝槽101d內，然後移除第二絕緣材料107’的一些部分，以形成如圖24所示的第二絕緣組件107。
在一些實施例中，第二溝槽101d被第二絕緣材料107’所填滿。在一些實施例中，藉由平坦化、蝕刻或任何其他適合的製程以移除第二絕緣材料107’的一些部分。在一些實施例中，移除在第二溝槽101d上方的第二絕緣材料107’。在一些實施例中，第一絕緣組件102與第二絕緣組件107圍繞半導體基底101的主動區101b。在一些實施例中，第二絕緣組件107包括氧化物或類似物。在一些實施例中，第一絕緣組件102與第二絕緣組件107包括一相同材料。
在一些實施例中，第一絕緣組件102的一長度L1大致大於第二絕緣組件107的一長度L2。在一些實施例中，第一絕緣組件102(如圖
20所示)的深度D3大致等於第二絕緣組件107的一深度D4。
在一些實施例中，第一絕緣組件102與第二絕緣組件107是一體成形，以形成一絕緣組件108。在一些實施例中，絕緣組件108是一淺溝隔離(STI)。在一些實施例中，如圖26到圖28形成圖1到圖3的記憶體元件100。在一些實施例中，主動區101b被絕緣組件108所圍繞，以使該等主動區101b藉由絕緣組件108而相互分離以及相互電性絕緣。在一些實施例中，絕緣組件108界定主動區101b的一邊界。在一些實施例中，絕緣組件108包括氧化物或類似物。
在一些實施例中，每一個主動區101b之一上剖面的一尺寸大小可相同於或不同於其他主動區101b。在一些實施例中，主動區101b是呈一帶形、長形、矩形或多邊形形狀。由於半導體基底101的主動區101b的製作技術包含將圖案化能量可分解遮罩104設置在半導體基底101上然後移除半導體基底101經由圖案化能量可分解遮罩104而暴露的一些預定部分，因此主動區101b的一尺寸可在移除期間保持最小或不減小。因此，用於主動區101b上之後續製程的一製程窗口不會進一步減小。
本揭露之一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底，該半導體基底包括一主動區以集一圖案化光阻層，該主動區設置在該半導體基底上或是在該半導體基底上，該圖案化光阻層設置在該半導體基底上；移除該半導體基底經由該圖案化光阻層而暴露的一第一部分，以形成一第一溝槽；移除該圖案化光阻層；形成一第一絕緣組件在該第一溝槽內；將一能量可分解遮罩設置在該半導體基底與該第一絕緣組件上；以一電磁輻射照射該能量可分解遮罩的一部分；移除以該電磁輻射照射該能量可分解遮罩的該部分，以形成一圖案化
能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一第二部分，以形成一第二溝槽；移除該圖案化能量可分解遮罩；以及形成一第二絕緣組件在該第二溝槽內。
本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底，該半導體基底包括一主動區以及一第一絕緣組件，該主動區設置在該半導體基底上或是在該半導體基底中，該第一絕緣組件延伸進入該半導體基底且鄰近該主動區設置；將一能量可分解遮罩設置在該半導體基底與該第一絕緣組件上；以一電磁輻射照射該能量可分解遮罩的一部分；移除以該電磁輻射照射該能量可分解遮罩的該部分，以形成一圖案化能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一部分，以形成一溝槽；移除該圖案化能量可分解遮罩；以及形成一第二絕緣組件在該溝槽內。
本揭露之再另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一半導體基底，該半導體基底包括一主動區，該主動區設置在該半導體基底上或是在該半導體基底中；將一能量可分解遮罩設置在該半導體基底上；處理該能量可分解遮罩的一部分；移除該能量可分解遮罩的該部分，以形成一圖案化能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一部分，以形成一溝槽；移除該圖案化能量可分解遮罩；以及形成一絕緣組件在該溝槽內。
總之，因為該半導體基底的該主動區藉由將一圖案化能量可分解遮罩設置在該半導體基底上然後移除該半導體基底經由該圖案化能量可分解遮罩而暴露的多個預定部分所界定，所以在該移除期間可保持該主動區的一尺寸大小最小或不減小。因此，在該主動區上之後續製程的一
製程窗口不會進一步減小。結果，可以避免或最小化在該記憶體元件中的多個記憶體單元之間的未對準或洩漏，並且可以改善該記憶體元件的整體效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100:記憶體元件
101a:陣列區
101b:主動區
108:絕緣組件
Claims (9)
- 一種記憶體元件的製備方法，包括：提供一半導體基底，該半導體基底包括一主動區以及一第一絕緣組件，該主動區設置在該半導體基底上或是在該半導體基底中，該第一絕緣組件延伸進入該半導體基底且鄰近該主動區設置；將一能量可分解遮罩設置在該半導體基底與該第一絕緣組件上；以一電磁輻射照射該能量可分解遮罩的一部分；移除以該電磁輻射照射該能量可分解遮罩的該部分，以形成一圖案化能量可分解遮罩；移除該半導體基底經由該圖案化能量可分解遮罩而暴露的一部分，以形成一溝槽；移除該圖案化能量可分解遮罩；以及形成一第二絕緣組件在該溝槽內；其中該第一絕緣組件的一長度大致大於該第二絕緣組件的一長度。
- 如請求項1所述之記憶體元件的製備方法，其中該第一絕緣組件被該能量可分解遮罩所覆蓋。
- 如請求項1所述之記憶體元件的製備方法，其中該第一絕緣組件的一深度大致等於該第二絕緣組件的一深度。
- 如請求項1所述之記憶體元件的製備方法，其中該第一絕緣組件被該圖案化能量可分解遮罩所覆蓋。
- 如請求項1所述之記憶體元件的製備方法，其中該能量可分解遮罩的該部分藉由蝕刻而移除。
- 如請求項1所述之記憶體元件的製備方法，其中該第一絕緣組件與該第二絕緣組件包括氧化物。
- 如請求項1所述之記憶體元件的製備方法，其中該半導體基底的該主動區被該第一絕緣組件與該第二絕緣組件所圍繞。
- 如請求項1所述之記憶體元件的製備方法，其中該電磁輻射設置在該能量可分解遮罩上方。
- 如請求項1所述之記憶體元件的製備方法，其中該溝槽的一深度大致等於該第一絕緣組件的一深度。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/737,703 US20230360958A1 (en) | 2022-05-05 | 2022-05-05 | Method of manufacturing memory device having active area in elongated block |
| US17/737,722 | 2022-05-05 | ||
| US17/737,722 US20230360959A1 (en) | 2022-05-05 | 2022-05-05 | Method of manufacturing memory device having active area in elongated block |
| US17/737,703 | 2022-05-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202345294A TW202345294A (zh) | 2023-11-16 |
| TWI833258B true TWI833258B (zh) | 2024-02-21 |
Family
ID=89720373
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111123489A TWI833259B (zh) | 2022-05-05 | 2022-06-23 | 具有長形主動區之記憶體元件的製備方法 |
| TW111123486A TWI833258B (zh) | 2022-05-05 | 2022-06-23 | 具有長形主動區之記憶體元件的製備方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111123489A TWI833259B (zh) | 2022-05-05 | 2022-06-23 | 具有長形主動區之記憶體元件的製備方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (2) | TWI833259B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180019170A1 (en) * | 2012-07-27 | 2018-01-18 | Intel Corporation | Self-aligned 3-d epitaxial structures for mos device fabrication |
| US20180197789A1 (en) * | 2015-06-24 | 2018-07-12 | Intel Corporation | Replacement channel etch for high quality interface |
| US20200027981A1 (en) * | 2018-07-18 | 2020-01-23 | Globalfoundries Inc. | Fin cut last method for forming a vertical finfet device |
| TW202212970A (zh) * | 2020-07-02 | 2022-04-01 | 台灣積體電路製造股份有限公司 | 製造半導體裝置的方法 |
| TW202216906A (zh) * | 2020-06-12 | 2022-05-01 | 台灣積體電路製造股份有限公司 | 半導體裝置的製造方法 |
-
2022
- 2022-06-23 TW TW111123489A patent/TWI833259B/zh active
- 2022-06-23 TW TW111123486A patent/TWI833258B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180019170A1 (en) * | 2012-07-27 | 2018-01-18 | Intel Corporation | Self-aligned 3-d epitaxial structures for mos device fabrication |
| US20180197789A1 (en) * | 2015-06-24 | 2018-07-12 | Intel Corporation | Replacement channel etch for high quality interface |
| US20200027981A1 (en) * | 2018-07-18 | 2020-01-23 | Globalfoundries Inc. | Fin cut last method for forming a vertical finfet device |
| TW202216906A (zh) * | 2020-06-12 | 2022-05-01 | 台灣積體電路製造股份有限公司 | 半導體裝置的製造方法 |
| TW202212970A (zh) * | 2020-07-02 | 2022-04-01 | 台灣積體電路製造股份有限公司 | 製造半導體裝置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202345295A (zh) | 2023-11-16 |
| TWI833259B (zh) | 2024-02-21 |
| TW202345294A (zh) | 2023-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8999824B2 (en) | Method for manufacturing semiconductor device by performing multiple ion implantation processes | |
| US11004973B2 (en) | Semiconductor device with contamination improvement | |
| US5872047A (en) | Method for forming shallow junction of a semiconductor device | |
| CN1316568C (zh) | 制造半导体器件的方法 | |
| US10002869B2 (en) | Semiconductor structure and fabrication method thereof | |
| TWI833258B (zh) | 具有長形主動區之記憶體元件的製備方法 | |
| WO2019052233A1 (zh) | 二极管、功率器件、电力电子设备及二极管制作方法 | |
| JP6492980B2 (ja) | 半導体装置の製造方法 | |
| US20230360958A1 (en) | Method of manufacturing memory device having active area in elongated block | |
| US20230360959A1 (en) | Method of manufacturing memory device having active area in elongated block | |
| JPH05304154A (ja) | 半導体装置 | |
| JP2013149685A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100388114B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20090071928A (ko) | 포토레지스트 패턴의 후 세정 방법 | |
| US11758712B1 (en) | Manufacturing method of memory device having bit line with stepped profile | |
| US20230345707A1 (en) | Memory device having bit line with stepped profile | |
| CN114284139B (zh) | 半导体结构及其制造方法 | |
| US20230402114A1 (en) | Semiconductor device with programmable feature | |
| US20230402115A1 (en) | Method of manufacturing semiconductor device with programmable feature | |
| US20230284441A1 (en) | Method of manufacturing memory device having active area in strip | |
| US20230180470A1 (en) | Memory device having merged active area | |
| US20070037368A1 (en) | Method of fabricating a semiconductor device | |
| US20230180469A1 (en) | Method for manufacturing memory device having merged active area | |
| KR100489586B1 (ko) | 반도체소자의접합부형성방법 | |
| US20100248498A1 (en) | Material stripping in semiconductor devices by evaporation |