KR101738510B1 - 고성능 핀펫 및 그 형성 방법 - Google Patents
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Abstract
핀펫(FinFET)은 제 1, 제 2, 및 제 3 복수의 핀들을 갖고, 핀들에 게이트 구조들 소스 및 드레인 영역들이 형성되어 PMOS 트랜지스터들은 제 1 복수의 핀들에 형성되고, NMOS 트랜지스터들은 제 2 복수의 핀들에 형성되며, PMOS 트랜지스터들은 제 3 복수의 핀들에 형성된다고 설명된다. 제 1 실시예에서, 제 1 및 제 2 복수의 핀들은 스트레인드 실리콘(strained silicon)으로 만들어지며; 제 3 복수의 핀들은 스트레인드 실리콘의 정공 이동도보다 큰 정공 이동도를 갖는 게르마늄 또는 실리콘 게르마늄과 같은 재료로 만들어진다. 제 2 실시예에서, 제 1 복수의 핀들은 실리콘으로 만들어지고, 제 2 복수의 핀들은 스트레인드 실리콘, 게르마늄, 또는 Ⅲ-Ⅴ 화합물로; 그리고 제 3 복수의 핀들은 게르마늄 또는 실리콘 게르마늄으로 만들어진다.
Description
본 발명은 핀펫(Fin Field Effect Transistor: FinFET)-트라이게이트 트랜지스터(tri-gate transistor)로도 알려짐-과 같은 반도체 장치들과 관련된다.
종래의 전계 효과 트랜지스터(FET)는 본질적으로 단결정 실리콘(monocrystalline silicon)과 같은 반도체의 표면에 걸쳐 연장되는 게이트 구조와 게이트 양측에 반도체 내 도핑된 소스(source) 및 드레인(drain) 영역을 갖는 평면구조이다. 게이트는 산화규소(silicon oxide)와 같은 절연체의 얇은 층에 의해 반도체로부터 절연된다. 게이트에 인가된 전압은 게이트 아래의 반도체 내 도핑된 소스 및 드레인 영역 사이에서 연장되는 도핑되지 않은 채널에 흐르는 전류를 제어한다.
FET의 스위칭 속도는 소스와 드레인 영역 사이에 흐르는 전류의 양에 의존한다. 전류 흐름은 게이트의 폭에 의존하는데, 이러한 폭은 전류 흐름 방향에 수직인 채널 방향이다. 통신과 컴퓨터 설비에 사용하기 위한 더 빠른 속도의 트랜지스터들에 대한 지속적인 수요와 함께, 더 넓은 게이트들을 갖는 트랜지스터 디바이스들을 만드는 것에 대해 지속적인 관심이 있어왔다.
핀펫들은 더 넓은 게이트 폭을 얻기 위해 발전해왔다. 핀(fin)은 세워져 있는 반도체 재료로 이루어진 얇은 세그먼트(segment)로, 게이트 구조들의 형성을 위한 다수의 표면들을 만드는 것을 가능하게 한다. 핀들은 제 1 및 제 2 주요 표면들을 갖는데, 이들은 서로 마주보고 있으며 보통 핀을 세로로(lengthwise) 이등분하는 중앙 평면에 대해 대칭적이다. 주요 표면들은 본 명세서에서 인용참조 되는 USP 7,612,405 B2 또는 공개공보 US2008/0128797 A1에서처럼 종종 평행인 것처럼 설명되나; 공정의 한계는 통상적으로 핀의 상부에서부터 하부까지 바깥으로 경사지는 표면을 유도하며, 그 결과 핀의 단면은 사다리꼴 형태가 된다. 몇몇의 경우들에서, 두 개의 주요 표면들은 상부에서 만난다. 몇몇의 실시예들에서는, 독립된 게이트 구조는 각각의 핀의 각 표면에 위치될 수 있다. 다른 실시예들에서는, 모든 표면들에 대해 공통의 게이트 구조가 존재한다.
도핑된 소스 및 드레인 영역들은 게이트들의 반대편에 위치해있다. 평면의 FET에서와 같이, 게이트에 인가된 전압은 게이트 아래의 반도체 내 도핑된 소스 및 드레인 영역 사이에서 연장되는 도핑되지 않은 채널에 흐르는 전류를 제어한다.
핀펫에 대한 보다 자세한 설명은 N.H.E.Weste와 D.Harris의 CMOS VLSI Design (Pearson, 3rd ed., 2005)의 137-138쪽에서 찾을 수 있으며, 본 명세서에 인용참조 된다.
실리콘 핀펫들로 인해 가능해지는 증가된 속도에도 불구하고, 여전히 더 빠른 작동의 필요성이 있다. 이는 NMOS 디바이스들을 위한 실리콘이나 PMOS 디바이스들을 위한 게르마늄 또는 실리콘 게르마늄(SiGe) 대신에 핀에 스트레인드 실리콘(strained silicon)을 사용하여 성취될 수 있다. 그러나 게르마늄 및 SiGe은 실리콘보다 작은 밴드갭(bandgap)을 가지고 있으며, 그 결과 이러한 재료들로 이루어진 PMOS 디바이스들은 훨씬 높은 누설 전류(Iboff)를 갖게 된다. 높은 누설 전류는 정적 누설(static leakage)을 증가시킬 뿐 아니라, PMOS 트랜지스터들이 형성되는 반도체 칩의 과도한 열을 발생시킨다. 이는 특히 정적 랜덤 액세스 메모리(static random access memory: SRAM) 회로들과 같이 다수의 PMOS 트랜지스터들이 사용되는 회로들에서 문제된다.
본 발명은 핀펫에서의 전력 손실을 감소시키는 집적회로 및 그러한 회로를 제조하는 방법에 관한 것이다.
본 발명의 예시적인 핀펫은 핀에 형성되는 게이트 구조들, 소스 및 드레인 영역을 갖는 복수의 제 1, 제 2, 및 제 3 핀들을 포함하여 PMOS 트랜지스터들은 제 1 복수의 핀들에 형성되고, NMOS 트랜지스터들은 제 2 복수의 핀들에 형성되며, PMOS 트랜지스터들은 제 3 복수의 핀들에 형성된다. 제 1 실시예에서, 제 1 및 제 2 복수의 핀들은 스트레인드 실리콘(strained silicon)으로 만들어지며; 제 3 복수의 핀들은 스트레인드 실리콘보다 높은 정공 이동도(hole mobility)를 갖는 실리콘 게르마늄 또는 게르마늄과 같은 재료로 만들어진다. 제 2 실시예에서, 제 1 복수의 핀들은 실리콘으로 만들어지고, 제 2 복수의 핀들은 스트레인드 실리콘, 게르마늄, 또는 Ⅲ-Ⅴ 화합물로 만들어지며; 제3의 복수의 핀들은 스트레인드 실리콘보다 높은 정공 이동도를 갖는 실리콘 게르마늄 또는 게르마늄과 같은 재료로 만들어진다.
핀펫의 핀을 형성하는 다양한 방법들이 있다. 예시적으로, 게이트 구조를 핀들에 형성한 후, N-타입 도펀트(dopant)들의 이온 주입(ion implantation)을 이용하여 NMOS 트랜지스터들의 소스 및 드레인 영역을 형성하고, P-타입 도펀트들의 이온 주입을 이용하여 PMOS 트랜지스터들의 소스 및 드레인 영역을 형성하여 핀들에 트랜지스터가 형성된다.
본 발명의 발명자들은 스트레인드 실리콘 핀들에 형성되는 PMOS 트랜지스터들의 누설전류가 게르마늄 또는 SiGe 핀에 형성되는 유사한 PMOS 트랜지스터들의 누설전류의 15분의 1만큼 낮거나, 심지어 그보다 낮은 것을 발견하였다. 그러한 PMOS 트랜지스터들의 한 가지 적용례로는 FPGAS(field programmable gate arrays)의 스위칭 회로 및 논리 소자를 프로그램하는 구성 비트(configuration bit)들을 저장하는 데 이용되는 정적 RAM 셀들에 있다. 현재의 기술에서 그러한 구성 메모리는 수백만의 정적 RAM 셀들을 포함할 수 있다.
바람직한 실시예에서 다양한 변형이 이루어져 실시될 수 있다.
본 발명에서 이러한 목적을 포함하는 다른 목적 및 이점들은 하기의 상세한 설명에 비추어 통상의 기술자에게 분명할 것이다.
도1은 본 발명의 제 1 실시예의 사시도이다;
도2는 본 발명의 제 2 실시예의 사시도이다;
도3은 FPGA(field programmable gate array) 및 이의 구성 메모리를 도시하는 개략도이다.
도4는 본 발명의 방법의 예시적인 실시예를 도시하는 흐름도이다.
도5는 다양한 반도체 재료들의 전자 및 정공 이동도를 도시하는 플롯이다
도1은 본 발명의 제 1 실시예의 사시도이다;
도2는 본 발명의 제 2 실시예의 사시도이다;
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도4는 본 발명의 방법의 예시적인 실시예를 도시하는 흐름도이다.
도5는 다양한 반도체 재료들의 전자 및 정공 이동도를 도시하는 플롯이다
도1은 본 발명의 핀펫(100)의 제 1 실시예의 단면도이다. 핀펫(100)은 실리콘 기판(110), 실리콘 기판(110)에 형성되는 실리콘 게르마늄 스트레인 완화 배리어(strain relaxed barrier)(120), 스트레인 완화 배리어(120)에 형성되는 스트레인드 실리콘으로 이루어진 제 1 복수의 핀들(130), 스트레인 완화 배리어(120)에 형성되는 스트레인드 실리콘으로 이루어진 제 2 복수의 핀들(140), 및 스트레인드 실리콘의 정공 이동도보다 큰 정공 이동도를 갖는 반도체 재료로 만들어지고 스트레인 완화 배리어(120)에 형성되는 제 3 복수의 핀들(150)을 포함한다. 예시적으로, 반도체 재료는 게르마늄 또는 실리콘 게르마늄이다. 각각의 핀들은 두 개의 주요 표면들(162, 164)을 갖는다. 게이트 구조들(170)과 소스 및 드레인 영역들(180, 190)은 핀들(130, 140, 150)의 표면에 형성되어 PMOS 트랜지스터들은 핀들(130)에 형성되고, NMOS 트랜지스터들은 핀들(140)에 형성되며, PMOS 트랜지스터들은 핀들(150)에 형성된다.
도2는 본 발명의 핀펫(200)의 제 2 실시예의 단면도이다. 핀펫(200)은 실리콘 기판(210), 기판(210)의 일부에 형성되는 스트레인 완화 배리어(220), 기판(210)에 형성되는 실리콘으로 이루어진 제 1 복수의 핀들(230), 스트레인드 실리콘, 게르마늄, 또는 InGaAs와 같은 Ⅲ-Ⅴ 화합물로 이루어져 스트레인 완화 배리어(220)의 제 1 부분(222)에 형성되는 제 2 복수의 핀들(240), 및 스트레인드 실리콘의 정공 이동도보다 큰 정공 이동도를 갖는 반도체 재료로 만들어지고 스트레인 완화 배리어(220)의 제 2 부분(224)에 형성되는 제 3 복수의 핀들(250)을 포함한다. 예시적으로, 반도체 재료는 게르마늄 또는 실리콘 게르마늄이다. 각각의 핀들은 두 개의 주요 표면들(262, 264)을 갖는다. 게이트 구조들(270)과 소스 및 드레인 영역들(280, 290)은 핀들(230, 240, 250)의 표면에 형성되어 PMOS 트랜지스터들은 핀들(230)에 형성되고, NMOS 트랜지스터들은 핀들(240)에 형성되며, PMOS 트랜지스터들은 핀들(250)에 형성된다.
본 발명의 발명자들은 스트레인드 실리콘 핀들에 형성되는 PMOS 트랜지스터들의 누설전류가 게르마늄 또는 SiGe 핀에 형성되는 유사한 PMOS 트랜지스터들의 누설전류의 15분의 1만큼 낮거나, 심지어 그보다 낮은 것을 발견하였다. 그러한 PMOS 트랜지스터들의 한 가지 적용례로는 FPGAs를 구성하는 구성 비트들을 저장하는데 사용되는 6 트랜지스터 정적 RAM 셀들에 있다. 도3은 FPGA(300), 이의 구성 RAM(310) 및 구성 RAM의 하나의 셀(320)을 도시하는 개략도이다. 도3에서 보여지듯, 셀은 PMOS 및 NMOS 트랜지스터들(321,322)이 직렬연결된 제 1 쌍, 이와 크로스 커플링(cross-coupled)된 PMOS 및 NMOS 트랜지스터들(323,324)이 직렬연결된 제 2 쌍, 및 래치(latch)를 비트라인(bit line)들인 bit 및 bit_b에 연결하기 위한 NMOS 패스 트랜지스터(pass transistor)들(325, 326)을 갖는 래치를 포함한다. 현 기술의 구성 RAM이 수백만의 정적 RAM 셀들을 포함할 수 있기 때문에, 그러한 셀들에 이용되는 PMOS 트랜지스터들의 누설 전류의 상당한 감소는 큰 가치를 갖는다. 몇몇 FPGA 제품들에서, 정적 전력 소요(static power requirements)는 약 30%까지 감소되며; 총 전력 소요는 약 10%까지 감소된다.
유리하게는, 본 발명의 핀펫의 NMOS 트랜지스터들은 구성 RAM(310)의 정적 RAM 셀들 내의 NMOS 트랜지스터들로서 이용될 수 있다.
핀펫의 핀들을 형성하는 다양한 방법이 있다. 이 중에 몇은, 핀들은 통상적인 포토리소그래피(photolithographic) 공정을 이용하는 재료 블록으로 형성되어 원치 않은 재료를 제거하고 기판에 세워져있는 복수의 핀들의 최종 형태를 남긴다. 종종 기판은 실리콘과 같은 반도체 재료로 이루어진 웨이퍼(wafer)이며; 오늘날의 기술로 웨이퍼는 직경 12 인치(300 밀리미터)까지 있을 수 있다.
도4는 도1에 도시된 핀펫 트랜지스터들을 만드는 흐름도이다. 공정은 실리콘 기판에 실리콘 게르마늄 스트레인 완화 배리어에 복수의 핀들을 형성하는 단계 410에서 시작한다. 그러한 구조를 만드는 단계들은 알려진 기술이다. 단계 420에서 게이트 구조는 핀들의 마루(ridge)들 및 골(valley)들에 실질적으로 수직인 방향의 핀들에 걸쳐 연장되어 형성된다. 그러한 게이트 구조를 형성하는 공정들은 잘 알려져 있다. 단계 430에서, 제 1 마스크는 PMOS 트랜지스터들(130,150)이 위치되는 핀펫의 일부 위에 형성된다. NMOS 트랜지스터들(140)은 이후 단계 440에서 제 1 마스크에 의해 보호되지 않는 게이트 측들의 핀들의 주요 표면에 N-타입 소스 및 드레인 영역들을 형성하기 위해 비소와 같은 N-타입 도펀트들의 이온 주입에 의해 형성된다. 제 1 마스크는 그 후 제거되고 제 2 마스크는 단계 450에서 N-타입 소스 및 드레인 영역들이 막 형성되는 핀펫의 일부 위에 형성된다. PMOS 트랜지스터들(130, 150)은 이후 단계 460에서 제 2 마스크에 의해 보호되지 않는 게이트 측들에 핀들의 주요 표면에 P-타입 소스 및 드레인 영역들을 형성하기 위해 붕소와 같은 P-타입 도펀트들의 이온 주입에 의해 형성된다. 그 후 제 2 마스크는 제거된다.
통상의 기술자에게 분명할 것이듯이 본 발명의 기술적 사상 및 범위 내에서의 다양한 변형이 실시될 수 있다. 예를 들어, 본 발명을 실시에 있어 다양한 반도체 재료들이 이용될 수 있다. 도5는 실리콘, 게르마늄, 및 다양한 Ⅲ-Ⅴ 화합물들의 밴드갭에 대한 전자 및 정공 이동도를 도시하는 차트이다. 이러한 재료들은 본 발명의 실시에 이용될 수 있는 실리콘의 정공 이동도보다 큰 정공 이동도를 갖는 InSb(indium antimonide) 및 GaSb(gallium antimonide)와 같은 화합물을 포함한다. 이러한 재료들은 또한 본 발명의 실시에 이용될 수 있는 실리콘의 전자 이동도보다 큰 전자 이동도를 갖는 GaSb, InSb, InAs(indium arsenide), 및 InGaAs(indium gallium arsenide)와 같은 화합물을 포함한다. 많은 다른 Ⅲ-Ⅴ 화합물들이 차트에 나타나있지 않더라도, 잘 알려진 기술 내에서 역시 이용될 수 있다. 핀펫을 형성하는 한가지 공정이 설명되었으나, 다른 공정 역시 이용될 수 있고; 이러한 공정들에서 다양한 변형 또한 실시될 수 있다. 다른 재료들이 캡 층(cap layer), 마스크 층(mask layer), 및 이와 유사한 것에 이용될 수 있으며; 다양한 에천트(etchant) 및 에칭 공정이 이러한 재료들을 제거하는데 이용될 수 있다.
Claims (20)
- 핀펫(FinFET)에 있어서,
실리콘 기판에 형성된 실리콘 게르마늄 스트레인 완화 배리어(strain relaxed barrier);
마주보는 제 1 및 제 2 주요 표면들을 갖고 스트레인드 실리콘(strained silicon)으로 만들어지는 적어도 하나의 제 1 핀;
상기 제 1 핀의 상기 제 1 및 제 2 주요 표면들에 형성되는 적어도 하나의 제 1 PMOS 트랜지스터의 소스(source) 및 드레인(drain) 영역;
마주보는 제 3 및 제 4 주요 표면들을 갖고 스트레인드 실리콘으로 만들어지는 적어도 하나의 제 2 핀;
상기 제 2 핀의 상기 제 3 및 제 4 주요 표면들에 형성되는 적어도 하나의 제 1 NMOS 트랜지스터의 소스 및 드레인 영역;
제 5 및 제 6 주요 표면들을 갖고, 스트레인드 실리콘의 정공 이동도(hole mobility)보다 큰 정공 이동도를 갖는 반도체 재료로 전체적으로 만들어지는 적어도 하나의 제 3 핀 - 상기 제 1 핀, 제 2 핀 및 제 3 핀은 상기 실리콘 게르마늄 스트레인 완화 배리어에 형성됨 -; 및
상기 제 3 핀의 상기 제 5 및 제 6 주요 표면들에 형성되는 적어도 하나의 제 2 PMOS 트랜지스터의 소스 및 드레인 영역을 포함하는 핀펫. - 제 1 항에 있어서,
상기 제 1 핀, 제 2 핀 및 제 3 핀의 마루(ridge)에 대해 수직인 방향으로 상기 제 1 핀, 제 2 핀 및 제 3 핀을 가로질러 연장되는 게이트 구조체를 더 포함하는 핀펫. - 제 1 항에 있어서,
스트레인드 실리콘의 정공 이동도보다 큰 정공 이동도를 갖는 상기 반도체 재료는 게르마늄인 핀펫. - 제 1 항에 있어서,
스트레인드 실리콘의 정공 이동도보다 큰 정공 이동도를 갖는 상기 반도체 재료는 Ⅲ-Ⅴ 화합물인 핀펫. - 제 4 항에 있어서,
상기 Ⅲ-Ⅴ 화합물은 안티몬화 인듐(indium antimonide) 또는 안티몬화 갈륨(gallium antimonide)인 핀펫. - 제 1 항에 있어서,
마주보는 상기 제 1 및 제 2 주요 표면들은 평행하며, 마주보는 상기 제 3 및 제 4 주요 표면들은 평행하고, 마주보는 상기 제 5 및 제 6 주요 표면들은 평행한 핀펫. - 제 1 항에 있어서,
복수의 제 1 핀들, 복수의 제 2 핀들, 및 복수의 제 3 핀들을 포함하는 핀펫. - 핀펫 구조를 형성하는 방법에 있어서,
실리콘 기판에 형성된 실리콘 게르마늄 스트레인 완화 배리어 상에 스트레인드 실리콘으로 이루어진 제 1 복수의 핀들을 형성하는 단계-상기 제 1 복수의 핀들의 각각의 핀은 마주보는 제 1 및 제 2 주요 표면들을 가짐-;
상기 실리콘 게르마늄 스트레인 완화 배리어 상에 스트레인드 실리콘보다 더 큰 정공 이동도를 갖는 반도체 재료로 전체적으로 이루어진 제 2 복수의 핀들을 형성하는 단계-상기 제 2 복수의 핀들의 각각의 핀은 마주보는 제 3 및 제 4 주요 표면들을 가짐-;
상기 제 1 및 제 2 복수의 핀들에 게이트들을 형성하는 단계;
스트레인드 실리콘으로 이루어진 상기 제 1 복수의 핀들의 일부에 N-타입 전기전도도(N-type conductivity)의 이온들을 주입하여 NMOS 트랜지스터의 소스 및 드레인 영역을 형성하는 단계; 및
스트레인드 실리콘으로 이루어진 상기 제 1 복수의 핀들 중 N-타입 전기전도도의 이온들이 주입되지 않은 적어도 하나의 핀 및 상기 반도체 재료로 이루어진 상기 제 2 복수의 핀들에 P-타입 전기전도도의 이온들을 주입하여 PMOS 트랜지스터의 소스 및 드레인 영역을 형성하는 단계를 포함하는 방법. - 제 8 항에 있어서,
상기 반도체 재료는 게르마늄, 실리콘 게르마늄, 또는 Ⅲ-Ⅴ 화합물인 방법. - 제 9 항에 있어서,
상기 Ⅲ-Ⅴ 화합물은 안티몬화 인듐(indium antimonide) 또는 안티몬화 갈륨(gallium antimonide)인 방법. - 삭제
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