TWI637508B - 用於以鰭部為基礎之ｎｍｏｓ電晶體的高遷移率應變通道 - Google Patents

用於以鰭部為基礎之ｎｍｏｓ電晶體的高遷移率應變通道 Download PDF

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Abstract

本發明揭示將高遷移率應變通道併入以鰭部為基礎的NMOS電晶體之技術(例如，諸如雙閘極、三閘極等的鰭式FET)，其中應力材料係包覆於該鰭部的通道區上。於一實例實施例中，鍺或矽鍺膜係包覆在矽鰭部上以提供預期拉伸應變於鰭部的核心中，雖然其它鰭部和包覆材料可被使用。該等技術係與典型程序流程相容，且包覆沉積可出現在典型程序流程內的複數個位置。於各種實施例中，鰭部可形成以最小寬度(或而後變薄)以便改善電晶體性能。於一些實施例中，薄化鰭部亦升高橫過包覆鰭部的核心之拉伸應變。於一些例子中，核心中的應變可透過加入嵌式矽磊晶源極和汲極以進一步增強。

Description

用於以鰭部為基礎之NMOS電晶體的高遷移率應變通道
本發明係有關用於以鰭部為基礎之NMOS電晶體的高遷移率應變通道。
基板上之電路裝置的升高性能和良率，包括形成在半導體基板上之電晶體、二極體、電阻器、電容器和其它被動及主動電子裝置，典型上為在那些裝置的設計、製造和操作期間所考慮的主要因素。例如，於金屬氧化物半導體(MOS)電晶體半導體裝置的設計及製造或形成期間，諸如使用於互補式金屬氧化物半導體(CMOS)裝置之設計及製造或形成期間，通常想要升高N型MOS裝置(NMOS)通道中之電子(載子)的運動且升高P型MOS裝置(PMOS)通道中之正電荷電洞(載子)的運動。鰭式電晶體組態包括建立圍繞半導體材料的薄片(通常稱為鰭部)之電晶體。該電晶體包括標準場效電晶體(FET)節點，其包括閘極、閘極介電質、源極區、和汲極區。該 裝置的導電通道有效地存在閘極介電質下方之鰭部的外側上。特別是，電流流動沿著在鰭部的二側壁內(實質上垂直於基板表面的側)以及沿著鰭部的頂部(實質上平行於基板表面的側)。因為此種組態的導電通道基本上存在沿著鰭部的三個不同外部平面區，此種組態已稱為鰭式FET和三閘極電晶體。其它型的鰭式組態亦可被使用，諸如所謂的雙閘極鰭式FET，其中，導電通道主要地存在僅沿著鰭部的二側壁(且例如，不沿著鰭部的頂部)。
100‧‧‧方法
102‧‧‧溝槽蝕刻
104‧‧‧沉積
106‧‧‧形成
108‧‧‧沉積
110‧‧‧移除
112‧‧‧沉積
116‧‧‧形成
200‧‧‧半導體基板
201‧‧‧光阻或硬遮罩
202‧‧‧隔離區
204‧‧‧隨意包覆層
206‧‧‧通道區
208‧‧‧源極區
209‧‧‧汲極區
210‧‧‧鰭部
214‧‧‧包覆層
215‧‧‧溝槽
220‧‧‧鰭部
224‧‧‧包覆層
230‧‧‧虛擬閘極結構
232‧‧‧虛擬閘極結構
240‧‧‧隔片材料
250‧‧‧絕緣體層
260‧‧‧簡圖
262‧‧‧閘極電極
270‧‧‧硬遮罩
700‧‧‧剖面
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通信晶片
圖1顯示依據本揭露的一或多個實施例形成包括包覆鰭部的通道區之NMOS鰭式電晶體裝置的方法。
圖2解說依據實施例包括在溝槽蝕刻施行在(110)定向晶圓上之後的鰭部之半導體基板的透視圖。
圖3解說依據實施例在沉積絕緣體材料於溝槽中且蝕刻該絕緣體材料以使它凹入鰭部的水平下方之圖2的鰭部結構的透視圖。
圖4解說依據實施例包括在形成材料在鰭部上之後虛擬閘極之圖3的結構的透視圖。
圖5解說依據實施例包括在沉積該相同材料且拋光絕緣體層至虛擬閘極的頂部之絕緣體層之圖4的結構的透視圖。
圖6解說依據實施例在移除虛擬閘極以重新暴露鰭部的通道區之圖5的結構的透視圖。
圖7延續自圖6且解說依據實施例在施行隨意凹入蝕刻至鰭部之後之基板的剖面的透視圖。
圖8延續自圖7且解說依據實施例在沉積包覆層於鰭部上的通道區中之後之結果結構。
圖9解說依據實施例圖8的結構的簡圖及鰭部中壓縮包覆所造成的結果垂直拉伸應變。
圖10解說依據實施例在附加處理之後以形成半導體裝置(例如，在完成更換閘極過程及源極/汲極形成之後)之圖6及7的結構的透視圖。
圖11解說以依據本揭露的一或多個實施例配置的一或多個半導體裝置(例如，電晶體)施行之計算系統。
【發明內容和實施方式】
揭示用以將高遷移率應變通道併入以鰭部為基礎的NMOS電晶體(例如，諸如雙閘極、三閘極等的鰭式FET)的技術，其中，應力材料係包覆至鰭部的通道區域上。於一個實例實施例中，鍺(Ge)或矽鍺(SiGe)膜係包覆至矽鰭上以提供預期拉伸應變於鰭部的核心中，雖然其它鰭部及包覆材料可被使用。該等技術可與典型的程序流程相容，且包覆沉積可出現在典型程序流程內的複數個位置。於各種實施例中，鰭部可被形成具有最小寬度(或而後變薄)以便改善電晶體性能。於一些實施例中，薄的鰭部亦增加橫過包覆鰭部的核心上之拉伸應變。於一些例 子中，核心中的應變可透過添加嵌式矽(Si)磊晶源極及汲極而被進一步增強。
一般概述
有與製造鰭式FET相關聯之多個重要問題。例如，高遷移率PMOS通道已被設計成使用在通道區之上的應變Ge或SiGe包覆層。然而，典型的程序流程通常包括整合方案(例如，光微影)或後沉積蝕刻，其防止Ge或SiGe層形成在鰭部的NMOS區上。上述理由可透過比較PMOS及NMOS裝置之間的載子行為來瞭解。於PMOS裝置的內容中，載子(帶正電的電洞)傾向佔優勢地存在且傳導在通道的表面(例如，正好緊鄰閘極氧化物層)。當壓縮包覆(例如，Ge或SiGe)被應用於通道時，由於應變狀態該包覆提供具有增強的載子遷移率的傳輸。於NMOS裝置的的情況下，載子(例如，電子)傾向有利於Si層且傳導於Si區(諸如，鰭部的核心)內。為此理由，將壓縮包覆層應用於NMOS裝置而沒有進一步的考量，由於鰭部的Si核心中的拉伸應變而可提供可忽略的遷移率增強。然而，且如同按照此揭露所將領會到的，為了調變NMOS裝置中的載子遷移率而可測地或順利地增強遷移率包括不僅要考量應變，而且要考量通道寬度、成份和基板(晶體)定向。
因此，且依據本揭露的實施例，包覆層藉由沉積SiGe或Ge包覆層於其上而被應用於NMOS裝置的通 道。例如，包覆層係組成而使得拉伸應變出現在鰭部的Si核心內。於一些實施例中，鰭部係形成在(110)定向矽晶圓上且係形成具有初始寬度(例如，4nm或4nm以下)。具有最小寬度的鰭部致使相對薄層(例如，2nm或2nm以下)的包覆能夠轉移實質拉伸應變至Si核心。此外，具有薄的包覆層之薄的鰭部通常導致整體相對薄的寬度，其可進一步改善電晶體性能和可縮放性(scalability)。
於各種實施例中，包覆過程可在不同的時間出現於包括在鰭部形成期間的溝槽蝕刻之後、在淺溝槽隔離(STI)材料凹入後以暴露鰭部、在加入虛擬閘極之前(假定更換閘極流程)、及在虛擬閘極移除之後的流程中。在此意義上，包覆沉積過程及整個程序流程係高度相容的。雖然選擇性製程路線確保最小量之富含Ge的材料被沉積，但是非選擇性路線可被使用來形成包覆層。於一些實施例中，鰭部中的拉伸應變藉由添加嵌式Si磊晶源極及汲極來予以增強。類似於包覆層的應用，添加嵌式Si磊晶源極及汲極可在不同時間施行於包括在替換閘極過程之前的流程中。於一個實施例中，包覆層具有例如，10-100原子%的範圍之鍺濃度，包括純磊晶Ge。於一些此種實施例中，例如，隨意的矽罩可以選擇性或非選擇性方式設置在包覆層之上以改善半導體通道及閘極介電層(其可以是例如，高k介電質)之間的介面。
一旦鰭部被形成且SiGe包覆層已被提供於通 道區域中(其可能在過程期間出現一或數次)，鰭式FET電晶體程序流程可被執行以製造例如高k金屬閘極電晶體。任何數量的電晶體類型及/或形成程序流程可得益自文中所提的通道應變技術，包括PMOS及NMOS電晶體二者之這種NMOS電晶體或CMOS組態在相同流程內，不管是配置有薄或厚閘極，且有任何數量的幾何形狀。於包括源極/汲極凹槽過程之一實施例中，鰭部核心中的應變(及遷移率)可進一步升高用於隔離裝置。這應變中的增強係由於在淺溝槽隔離過程期間所產生的自由表面，該過程有效地允許含Ge包覆層彈性地鬆弛，增加沿著鰭部核心中的電流方向之拉伸應變。而且，施行源極/汲極凹槽和填充以磊晶成長Si亦可沿著鰭部核心中的電流方向增強拉伸應變。拉伸應變的最後量可取決於由於Ge的更彈性鬆弛能夠致使更高拉伸應變之磊晶Si源極/汲極的品質和其中的缺陷，且因此，更大的拉伸(例如，應變)於鰭部核心中。
如將進一步可領會的，許多材料系統可得益自文中所述的技術，將如按照本揭露所領會的，且本揭露未意欲限於任何特別一者或組。確切的說，，該等技術可被利用不管核心應變是否有益。
該等技術可例如具體化於任何數量的積體電路、此種記憶體和處理器及以電晶體及其它主動接合半導體裝置所製作之其它此種裝置，以及於適於製作積體電路的晶圓廠的技術之方法。文中所述的之技術的使用以結構 方式顯示。例如，依據實施例形成之電晶體的剖面影像，諸如設有穿透式電子顯微鏡(TEM)之影像，顯示鰭部的通道部分上的包覆層，相較於習用鰭部為基礎的電晶體。同樣的是，成分映射可揭示例如具有含Ge包覆層或Si鰭部之N型掺雜源極汲極區。
按照本揭露合併高遷移率應變通道至鰭部為基的裝置之差異將是明顯的。例如，於一實施例中，鰭部可以是原生於基板(且因此，如基板的相同材料)或可形成在基板上。
鰭部結構
圖1顯示依據本揭露的一或多個實施例之形成NMOS鰭式電晶體裝置的方法100，其包括沉積包覆層至鰭部的通道區上。如上所討論者，包覆鰭部的通道區可在包括在鰭部形成期間的溝槽蝕刻之後、在淺溝槽隔離(STI)材料凹入之後以暴露、在加入虛擬閘極之前及在犧牲(或虛擬)閘極堆疊的移除之後之流程期間出現在不同的時間。雖然下述實施例包括在虛擬閘極堆疊的移除之後沉積包覆層，但這不應視為本揭露的限制。圖2-10繪示依據一些實施例，當施行圖1的程序流程或方法100時所形成之實例結構。雖然圖1的方法100及圖2-10所示的結構係就鰭式電晶體組態(例如，三閘極或鰭式FET)的脈絡而被描述且說明於本文中，如同文中多方面所述者，類似的原理及技術可使用於其它半導體裝置及電晶體 組態，包括例如雙閘極、環繞式閘極(例如，奈米線/奈米帶)及其它適合的裝置和組態，如同將按照本揭露所領會的。
圖2繪示依據實施例，在(110)定向晶圓上施行溝槽蝕刻102以形成鰭部210及220於基板200中之後之包括鰭部210及220之半導體基板200的透視圖。如圖所示，鰭部210及220係配置有<110>通道定向。於某例子中，方法100可包括起初提供基板200而使得溝槽蝕刻102可被施行於所提供的基板200上。於一個特別實例情況中，基板為大塊矽基板。於另一實例情況中，基板為矽晶絕緣體(SOI)基板。於另一實例情況中，基板為大塊SiGe基板。於另一實例情況中，基板為具有SiGe層在矽層上之多層基板。於另一實例情況中，基板為SiGe上絕緣體(SiGeOI)基板。任何數量的組態皆可被使用，如同將是顯而易見者。
進一步參照圖2，且如前所述，鰭部210及220在施行溝槽蝕刻102之後被形成於基板200中。因此，於此實施例中，鰭部210及220係形成在基板200上且形成自基板200。於某些情況中，溝槽蝕刻102可包括使用光阻或硬遮罩201來圖案化且蝕刻基板200的厚度以形成鰭部210及220。於某些這樣的情況中，多光阻或硬遮罩層可被使用於該等圖案化材料。於一個實例實施例中，結果的硬遮罩201係配置有氧化物的底層和氮化矽的頂層之標準雙層硬遮罩。任何數量適合的硬遮罩組態皆可 被使用，如同將顯而易見者。
如同於圖2中可見，淺溝槽215被蝕刻入基板200中以形成鰭部210及220。淺溝槽蝕刻可以標準的光微影來予以完成，包括溼式或乾式蝕刻，或視需要而組合該等蝕刻。此外，雙重或四重圖案化可被使用來形成比可以標準的光微影完成者更薄的鰭部及/或更緊的鰭部閘距。溝槽215的幾何圖形(寬度、深度及形狀等)可隨實施例而變化，如同將顯而易見者，且本揭露並非想要限定於任何特別的溝槽幾何圖形。於具有矽基板及實施有底氧化物層和頂氮化矽(SiN)層的雙層硬遮罩之一個特定實例實施例中，乾式蝕刻被使用來形成在基板的頂表面下方約100Å至5000Å之溝槽。任何數量的溝槽(或鰭部)組態皆可被使用，如同將顯而易見者。在形成鰭部之後，硬遮罩201可被移除。硬遮罩201的此種全部移除讓鰭部的頂部能夠被包覆以便形成三閘極結構。於另一實施例中，然而，注意到一些硬遮罩201可被留下，使得僅鰭部的側邊被包覆(而且不是頂部)以便提供雙閘極結構。雖然繪示的實施例將鰭部顯示為具有不會隨著與基板的距離而變化之寬度的鰭部，但於另一實施例中鰭部可以是在頂部比在底部更窄，或者於另一實施例中鰭部可以是在頂部比在底部更寬，或具有任何其它的寬度變化和均勻性的程度(或不均勻性)。進一步注意到於某些實施例中，寬度變化可以是對稱或不對稱的。而且，雖然鰭部210及220係繪示為都具有相同的寬度，但某些鰭部可以是更寬及/或 具有與其它者不同的形狀。例如，依據包括NMOS及PMOS裝置二者之實施例，使用於NMOS電晶體的產生中之鰭部可以是比使用於PMOS電晶體的產生中之鰭部更窄。
於其他實施例中，鰭部可以是例如磊晶生長的，諸如USP 8,017,463中所述者，其發明名稱為“用於鰭式FET裝置之鰭部的磊晶製作(Expitaxial Fabrication of Fins for FinFET Devices)”。於此等情況中，鰭部係有效地形成為製程中的層。藉由形成鰭部層，經由控制被用來形成鰭部層之製程參數而不是光微影製程來決定鰭部厚度。例如，如果鰭部係以磊晶製程來予以生長，鰭部的厚度將藉由磊晶的生長動態來予以決定。其鰭部寬度係經由層形成而不是光微影來予以決定之鰭式FET可提供改良的最小特徵尺寸和封裝密度。於其他實施例中，鰭部可藉由例如使用雷射或能夠細切割(fine-cutting)半導體材料的其它適合工具之切割或燒蝕而移除材料來予以製作。結果的鰭部幾何圖形一般隨著所使用的形成技術而變化。
如同按照本揭露所領會的，鰭部210及220可以被使用於N型MOS裝置(NMOS)、P型MOS裝置(PMOS)或CMOS裝置(例如，鰭部210將是N型MOS及鰭部220將是P型MOS的CMOS裝置)。亦注意到的是，雖然為了易於說明而僅顯示二個鰭部210及220(和形成於其間的溝槽215)，任何數量之類似的鰭部及溝槽可被形成在基板200上(例如，數以百計的鰭部、數以千 計的鰭部、數以百萬計的鰭部等)且自本文中所敘述的技術而獲益。
圖3繪示依據實施例，在沉積104絕緣體材料於溝槽215中且蝕刻該絕緣體材料以使其凹入鰭部210及220的水平下方之後，包括由隔離區202所提供之淺溝槽隔離(STI)之圖2的鰭部結構的透視圖。於某些實施例中，隔離區202可包含例如諸如二氧化矽(SiO2)之絕緣體或其它適合的絕緣體材料。用以形成隔離區202的沉積104可包括原子層沉積(ALD)、化學汽相沉積(CVD)、旋塗沉積(SOD)、高密度電漿(HDP)、電漿增強型化學沉積(PECVD)及/或一些其它適合的技術。於使用圖案化硬遮罩以形成鰭部210及220之情況中，硬遮罩201(圖2)可在沉積溝槽絕緣體材料之前先被移除。於某些情況中，在蝕刻該材料以使其凹入鰭部210及220的水平下方之前，絕緣體材料可先被拋光平坦(平面化)至硬遮罩201的頂部的水平。在平面化之後，任何適合的蝕刻製程(例如，溼式及/或乾式蝕刻)可被用來使STI凹入。這些凹入區提供電晶體的源極/汲極區的隔離。凹入的深度可隨著實施例，視諸如整體鰭部的預期閘極尺寸和高度而改變。於某些實例實施例中，STI凹入深度係如此而使得整體鰭部高度的35%至85%被暴露出，雖然其它實施例可移除或多或少的STI材料，但將視什麼係適合於所想要的應用而定。
於一個實施例中，Ge或SiGe包覆層可被隨 意地沉積在溝槽蝕刻102之後和在沉積104絕緣體材料之前。例如，於圖3所繪示之實施例中，注意到鰭部220係顯示有在沉積104絕緣體材料之前所沉積的包覆層。於此等情況中，包覆可擴展在隔離區202之下。於此等情況中，進一步注意到用以充填溝槽215之後續生長或沉積的絕緣體材料(或者所謂的STI材料)可例如基於與該包覆的原生氧化物的相容性來予以選定。於另一實施例中，鰭部可包括在絕緣體材料的沉積104和凹入之後所沉積的包覆層，諸如關於鰭部210所示者。於所示之實施例中，包覆已被選擇性地僅施加於Si鰭部210的露出表面。於其他實施例中，包覆可被選擇性地施加於鰭部的特定區域。例如，僅鰭部的通道區可被包覆，諸如於以下圖8中所繪示的實施例中。
於一個實施例中，在沉積104絕緣體材料於溝槽215中且蝕刻絕緣體材料以使其凹入鰭部210及220的水平以下之後，包覆層的一部分被暴露出(假定包覆層被較早施加於流程中)。於此實施例中，平面化留下包覆層的至少一部分於鰭部的頂部上。在此意義上，包覆層可使用作為蝕刻停止層。於硬遮罩材料被留在鰭部的頂部上(針對雙閘極組態)之其它實施例中，硬遮罩的第一層(例如，墊氧化物層)可被使用作為蝕刻停止層，且視需要而亦可被使用作為閘極氧化物層。於其它此等實施例中，墊氧化物層可被完全移除，且虛擬氧化物層可在放下虛擬閘極材料之前先被沉積。於其他實施例中，高k介電 材料在此時(或稍後於製程中)可被沉積做為閘極氧化物層，如同有時所做的。
於一些實施例中，在104的STI凹入蝕刻製程可改變變為暴露出的包覆層之厚度，使得包覆層的露出部分可以與包覆層之未露出的部分不同(例如，更薄)。於一些實施例中，初始的包覆層厚度說明由於後續處理而導致之預期變薄。進一步注意到，於其他實施例中，包覆層可被提供有非均勻的厚度，試圖說明由於後續處理而導致之某些位置上的預期變薄。例如，那些位置中的初始厚度可以比於後續處理時將不被暴露出之區域中的初始厚度更厚。
雖然圖3顯示包覆層可在虛擬閘極形成之前被提供之二個替代實施例，這實例製程流程的剩餘部分將假定包覆層尚未被沉積。如同將按照本揭露所領會的，包覆層可在該製程內之任何數量的位置處被提供以提供文中所述的各種優點。
圖4繪示依據實施例在形成106材料於鰭部210及220上之後包括虛擬閘極結構230之圖3的結構的透視圖。如前所述，在此揭露用於包覆鰭部210及220的技術可被施行於替換閘極製程期間，其亦可稱為替換金屬閘極(RMG)製程。此種選擇性地沉積製程可以是適合的，例如，當有想要保留包覆材料且因此降低材料消耗及/或減小整合複雜性時。進一步注意到，鰭部成形亦可被選擇性地施行(例如，僅於通道區中)。
於一個實例實施例中，虛擬閘極結構230係藉由先沉積虛擬閘極介電質/氧化物(例如，SiO2)接著沉積虛擬閘極電極(例如，虛擬多晶矽)來予以實施。結果的結構通常被標示為232，且隔片材料240可被沉積且蝕刻以形成如圖4中所示的整體結構230。於所示的實施例中，虛擬閘極電極的頂部已被蝕刻掉。此種沉積、圖案化及蝕刻可使用任何適合的技術來予以完成，如同將顯而易見者。注意到，為了易於參照，虛擬閘極結構230係顯示於隔片材料240的頂部上，但進一步注意到，虛擬閘極典型上僅包括虛擬閘極氧化物及虛擬電極層。
圖5繪示依據實施例在沉積108相同材料及拋光層250至虛擬閘極230的頂部之後包括絕緣體層250之圖4的結構的透視圖。絕緣體層250可包含藉由ALD、CVD、SOD、HDP、PECVD及/或某些其它適合的技術所沉積之任何適合的絕緣體材料，諸如SiO2。
圖6繪示依據實施例在移除110虛擬閘極230以使鰭部210及220的通道區206重新暴露出之後(或一旦裝置被完全製成即可變成通道區者)之圖5的結構的透視圖。移除110虛擬閘極230可包括移除虛擬閘極結構232的頂部上之任何的包覆層(例如，由隔片材料240所形成)然後移除虛擬閘極電極/多晶矽Si和虛擬閘極氧化物。此種移除可使用任何適合的蝕刻、拋光及/或清洗製程來予以完成。
於所示的實施例中，鰭部210及220的通道區 206已被重新暴露出。如同可進一步所見者，鰭部210及220包括標示為W1的初始寬度及標示為H1的初始高度。雖然鰭部210及220不需要具有相同的初始寬度W1及高度H1，為了易於說明，它們於此實施例中係相同的。注意到，如同文中所用的第一高度H1為自隔離區202的頂部至鰭部210及220的頂部之距離。亦注意到，在實例製序流程中於此時，鰭部210及220的源極及汲極區(或一旦裝置被完全製成時即可變成源極/汲極區者)具有如鰭部210及220的通道區206之相同的初始/最先寬度W1及高度H1。於一些實施例中，如同可按照本揭露所領會的，第一寬度W1可由溝槽蝕刻104來予以決定，其被施行以形成基板200中的鰭部210及220。如同以下將參照圖7所述者，可在任何包覆材料的沉積之前可先施行進一步蝕刻或其它適合的方法以選擇性地調整鰭部寬度及/或高度。
圖7延續自圖6且繪示依據實施例在將任意的Si凹槽蝕刻添加至鰭部210及220之後之基板200的剖面700的透視圖。於所示的實施例中，剖面700被繪示為基板200的突起薄切片以更佳地顯示通道區206中之鰭部210及220的凹入部分。剖面700係垂直於鰭部210及220而被切割以便顯現出在藉由Si凹槽蝕刻而薄化之後之鰭部210及220的模糊幾何形狀。此種薄化在文中通常被稱為使鰭部“縮頸(necking)”。各種方法可被使用以實施Si凹槽(例如，等向蝕刻)，如同將按照本揭露所領會 的。
如圖7的實施例所示，薄化導致鰭部210及220具有標示為W2的第二寬度。雖然於所示的實施例中僅鰭部210及220的通道區206被薄化，於其他實施例中，整個鰭部可被薄化(包括源極及汲極區)。於這些實施例中，薄化例如可在給定的流程期間被施行於不同的階段中，諸如在溝槽蝕刻102期間。應注意到，於某些實例中，鰭部的高度(H1)在縮頸後仍保持相同的高度。於其他實例中，鰭部的高度可藉由蝕刻或其它適合的機制來予以降低，如同按照本揭露所顯而易見的。此鰭部高度的降低可以是故意的，但亦可以是薄化蝕刻的副作用。注意到，電晶體性能可藉由更薄的鰭部來予以增強。如同以下將討論者，薄的鰭部亦可有利於使整個鰭部厚度(除了任何包覆以外還有Si)最小化及將拉伸應變轉移至Si鰭部的核心。
圖8延續自圖7且繪示依據實施例，在分別沉積110包覆層214及224於鰭部210及220的通道區206中之後之剖面700的結果結構。於一些實施例中，沉積112可包括使用原子層沉積(ALD)、CVD、金屬有機化學汽相沉積(MOCVD)、金屬有機汽相相位磊晶(MOVPE)、氣體源極分子束磊晶(GS-MBE)、快速熱(RT)-CVD、超高真空(UHV)-CVD、或某些其它適合的技術，如同將按照本揭露所領會的。於一些實施例中，沉積112可以是選擇性地，使得包覆層214及224僅被沉 積在或生長自鰭部210及220的通道區，且並非自氧化物材料(例如，隔片材料240及絕緣體層250)。於一些此種實施例中，生長條件(諸如生長溫度、氣焊(gas flux)的壓力)可界定包覆層214及224的磊晶生長的選擇性。於沉積112僅被選擇性地生長於鰭部210及220上的一些實施例中，選擇性地生長可使用硬遮罩或藉由形成氧化層於不想要具有包覆材料被沉積於其上的材料之上來予以達成。
注意到於一些實施例中，包覆層沒有諸如堆疊錯誤及錯位(disclocation)的結晶缺陷。雖然此種堆疊錯誤及錯位可出現於某種可接受的低水平處，它們出現在某臨界值以上可能會不利地衝擊所想要的通道應變。在此意義上，在包覆層214及224的鍺百分比與厚度之間有取捨(trade)。這是因為整個無錯位(應變)的厚度通常是成分(composition)及層厚度的產物。例如，給定50%鍺的SiGe包覆層，約100埃(Å)或100埃(Å)以下的包覆層厚度可能是完全受應變的，而在75%鍺的SiGe包覆層，在有缺陷的沉積的開始之前可能被限定於僅約50Å或50Å以下的包覆層厚度。因此，於一個特定實施例中，包覆層214及224為沒有諸如堆疊錯誤及錯位的結晶缺陷之SiGe合金。如同文中所使用者，且依據某些此種實施例，「無結晶缺陷」意指包覆層中的缺陷為在體積上小於0.05%或者不會導致不可接受的短路/斷路(產量損失)及性能損失，如同藉由給定的適合標準所量測者。進 一步注意到，包覆層臨界厚度可大大地改變且這些實例並不想要將所主張的揭露限定於特別範圍的層厚度。
進一步參照圖8，於所示的實施例中，鰭部210及220上的包覆層214及224產生具有第三寬度(W3)及第二高度(H2)之包覆鰭部。應瞭解到，W3及H2可分別是和於圖6中之W1及H1相同的寬度及高度。為此目的，於一個實例中，包覆層214及224的添加可將額外的寬度及高度添加至頸狀鰭部，但當Si被移除於縮頸期間及/或在該流程的某其它階段時，僅有某種程度的損失。於其他實例中，W3可小於、等於、或大於W1。同樣地，於一些實施例中，H2可以是小於、等於、或大於H1。於一些實施例中，包覆層214及224的厚度可以是造成拉伸應變於鰭部210及220的核心中但不會使包覆層214及224鬆弛之厚度。
如同於圖8中可見者，任意的包覆層204可被沉積以保護包覆層214及224及/或改善閘極介電質/半導體介面。於一個此種實施例中，矽包覆層被沉積在包覆層之上，諸如包覆層224。用以提供任意的包覆層204之沉積技術可以是例如相同於使用來提供包覆層之技術(例如，CVD、RT-CVD、GS-MBE等)。包覆層204的厚度隨著實施例而改變。於某些情況中，包覆層204具有10至20Å的範圍中之厚度。於這些情況中，可考慮到包覆層204應是厚到足以改善介電介面但薄到足以不致明顯地降低Si的應變以決定包覆層204的厚度。
在包覆層214及224與任意包覆層204的提供之後，流程可以習用方式而繼續於一些實施例中，或者以客製或特有的方式而繼續於其它實施例中。如同可見的，圖9-10繪示未提供隨意的包覆層204者。然而，包括包覆層204之組態將如同按照本揭露所輕易領會的。
於一些實施例中，轉移至鰭部的核心之應變可以與包覆厚度對鰭部寬度成正比。於這些實施例中，鰭部寬度對包覆厚度的比可被選擇以達到所想要的拉伸應變。例如，鰭部寬度對包覆厚度的比可以是2：1。於一個特定的此種實例中，鰭部可以是例如4nm的寬度和2nm的包覆厚度。換言之，包覆層對於每2nm的鰭部寬度而言可包括至少1nm的厚度。然而，各種其它實施例包括不同的比。例如，鰭部寬度對包覆厚度的比可以是0.75：1、0.9：1、1：1、3：1、4：1等。用以決定該比以達到所想要的拉伸應變之因素可包括鰭部厚度及包覆成分。例如，較厚的鰭部可能需要有利於更多包覆材料之比(例如，對於每1nm的寬度而言2nm的包覆厚度)。於另一實例中，包覆層214及224的材料可以是SiGe(例如，70原子%的Si和30原子%的Ge、或30原子%的Si和70原子%的Ge)。於其他實施例中，包覆層214及224中之Ge的原子百分比為在25原子%與100原子%之間。因此，包覆厚度對鰭部寬度的各種比將如同按照本揭露所領會者以達到所想要的拉伸應變。
圖9繪示依據實施例圖8的結構的簡化表示法 及包覆層所造成之鰭部210的Si核心中的結果拉伸應變。於簡化的表示法中，為了易於說明，僅繪示一個鰭部210。簡圖260繪示富含Ge之包覆(深灰色)的晶格常數如何大於鰭部之Si核心的晶格常數(~4.17%更大)。此失配導致介面係在應變的下方且會造成鰭部內之所謂的錯位的產生，Ge百分比應被選擇以使性能改善最大化而不會在裝置中形成錯位。同樣地，簡圖270繪示包覆材料的鄰接層如何造成包覆層214中的壓縮應變。有了此揭露的利益，應認知到因為應變在Si鰭部和包覆的介面處具有最大功效，所以文中所揭露的包覆技術將大的應變轉移至鰭部的核心，且因此，增強載子遷移率，特別是對於NMOS裝置。此外，應注意到，包覆層可同樣地相互有利於PMOS裝置，因為包覆層中的壓縮應變增強載子(電洞)遷移率。因此，當構成NMOS區以及鄰接的PMOS區時(例如，作為NMOS裝置的210及作為PMOS裝置的220)，文中所揭示的技術及方法可被使用。
圖1的方法100可隨意地繼續依據另一實施例而形成116一或多個半導體裝置，如同習知所為者。例如，圖10繪示在額外的處理以形成半導體裝置之後(例如，在完成更換閘極製程及源極/汲極掺雜/形成之後)之圖6及7的結構的透視圖。於此實例實施例中，鰭式電晶體(例如，三閘極或鰭式FET(FinFET))已被形成。如同於圖10中可見的，為了解說性目的而僅顯示一個鰭部210。亦如所可見者，鰭部210於源極區及汲極區208、 209中保持第一寬度W1的鰭部210和這些源極/汲極區在沉積112期間係保持未包覆(回想這些源極/汲極區被遮罩掉於包覆層的沉積112之時)。
進一步參照圖10，於此實施例中，閘極電極262被沉積/形成以替換虛擬閘極電極232，且閘極介電質係直接被形成在閘極電極262下方，如同典型上所做的(例如，於另一實施例中，高k閘極介電質)。如亦可見的，隔片材料240被形成在閘極堆疊260(其通常包括閘極電極262及閘極介電質)四周且閘極堆疊260亦具有硬遮罩270形成於其上(其可被移除以形成金屬閘極接點)。閘極電極262及閘極介電質可使用任何適合的技術且自任何適合的材料來予以形成。例如，替換閘極260可使用任何各種的製程來予以形成，包括CVD、物理汽相沉積(PVD)、金屬沉積製程、及/或其任何組合。於一些實施例中，閘極電極262可包含任何廣泛範圍的材料，諸如多晶矽或各種適合的金屬(例如，鋁(Al)、鎢(W)、鈦(Ti)、銅(Cu)、或任何適合的金屬或合金)。其它用以形成替換閘極或替換金屬閘極(RMG)之適合的組態、材料及製程將視給定的應用而定且將如同按照本揭露所顯而易見的。
進一步參照圖10，蝕刻製程(例如，任何適合的溼式或乾式蝕刻製程)被施行以使鰭部210的源極區及汲極區208、209暴露出，如所示。源極區/汲極區208/209可使用如同先前所述的凹入和替換製程來予以形 成。替代的是，一旦經由蝕刻製程而被暴露出時，源極區/汲極區208/209即可使用離子植入製程來予以形成。用以形成半導體裝置(特別是鰭式電晶體裝置)之方法100可包括額外或替代的處理，如同將按照本揭露所領會的。例如，該方法可繼續源極/汲極處理且可包括源極/汲極金屬接點或接觸層的沉積。源極及汲極接點的此種金屬化可例如使用矽化製程(通常，接觸金屬的沉積及後續的退火)來予以實施。例如，與鎳、鋁、鎳-鉑或鎳-鋁之矽化或鎳和鋁的其它合金、或有或沒有鍺之非晶化前植入的鈦可被使用來形成低電阻矽化物/鍺化物。
關於形成NMOS的N+掺雜源極/汲極區(如所示)，溝槽被蝕刻入基板(例如，藉由反應性離子蝕刻)中。於此實例組態中，藉由鄰接各源極/汲極區之先前所形成的STI而將蝕刻限制在其中一側上(為了簡化而未顯示出)。然後，嵌式磊晶源極/汲極可被生長，其充填溝槽，如圖10中所示。溝槽可例如使用矽的生長來予以充填以使NMOS裝置的核心中之橫向拉伸應變最大化，或者於另一實例中，使用對於PMOS裝置而言來自10-50%Ge的SiGe。源極/汲極掺雜可例如藉由對於NMOS使用磷化氫源極之原位掺雜或對於PMOS使用二硼烷源極之原位掺雜來予以完成。因為例如所有其它的材料被遮罩或覆蓋，所以嵌式磊晶源極/汲極僅生長於溝槽中。注意到，如果製作具有PMOS及NMOS二者之互補式裝置，於一些實施例中，PMOS側可在NMOS掺雜區形成期間被氧化物遮 罩所覆蓋。源極/汲極植入可被使用於一些實施例中。
模擬顯示出基於改變之長度的鰭部(例如，多閘極鰭部)，在該鰭部及包覆層中的應力狀態。例如，於一個實例實施例中，對於Si鰭部結構上之含Ge包覆的模擬應力被決定。特別是，對於Ge包覆層而言，當使用足以用於僅三個閘極之長度的鰭部時(例如，Ge~-3.0GPa及Si~3.2GPa)，大的壓縮應力沿著垂直和電流兩者而出現於鰭部的Ge包覆及Si核心中。因為使鰭部的長度增加且將額外的閘極添加於其上，所以使應力狀態及遷移率增強減弱。例如，五個閘極對於包覆而言產生-4.0GPa及對於Si鰭部核心而言產生~2.0GPa的應力狀態。同樣地，九個閘極對於包覆而言產生~-5.5GPa及對於鰭部的Si核心而言產生~1.5GPa的應力狀態。這觀察到的現象可以是例如由容許包覆能夠擴展之短鰭部所產生的自由表面的結果，且因此，使拉伸應變沿著電流方向而增加。因此，結論是，額外的應力源(例如，磊晶源極/汲極)將導致視鰭部長度而較少的增強。於一些實施例中，含有邊緣錯位之嵌式Si磊晶源極/汲極區的添加不管長和短(例如，隔離裝置)均進一步增強應力。
實例系統
圖11繪示實施有依據本揭露的實施例所配置的一或多個積體電路結構之計算系統。如同可見者，計算系統1000容納主機板1002。主機板1002可包括多個組 件，其包括但不限於處理器1004及至少一通信晶片1006(此二者係顯示於此實例中)，其每一者可物理上且電氣上被耦接至主機板1002，或者被整合於其中。如同將領會的，主機板1002可以是例如任何的印刷電路板，不管主板或安裝在主板上的子板或系統1000的唯一板，等等。視其應用而定，計算系統1000可包括一或多個其它組件，其在物理且電氣上可以或不可以被耦接至主機板1002。這些其它組件可包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、和大量儲存裝置(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)及等等)。包括於計算系統1000中的任一組件可包括配置有具有如同文中所述的包覆通道之電晶體的一或多個積體電路結構。於一些實施例中，多種功能可被整合入一或多個晶片中(例如，注意到，通信晶片1006可以是處理器1004的一部分或者被整合入處理器1004中)。
通信晶片1006能夠致使對於至計算系統1000和來自計算系統1000之資料的轉移之無線通信。術語“無線”及其衍生詞可被用來說明電路、裝置、系統、方法、技術、通信通道等，其可經由非固態媒體利用調變電磁輻 射而傳送資料。該術語並未隱含關聯的裝置不含有任何線路，雖然於另一實施例中它們可能不會。通信晶片1006可實施許多無線標準或協定的任一者，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系統)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及指定為3G、4G、5G和以上之任何其它的無線協定。計算系統1000可包括多個通信晶片1006。例如，第一通信晶片1006可專用於諸如Wi-Fi和藍芽之較短範圍的無線通信，而第二通信晶片1006可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它者之較長範圍的無線通信。
計算系統1000的處理器1004包括封裝在處理器1004內之積體電路晶粒。於本揭露的一些實施例中，處理器1004的積體電路包括具有如文中所述的SiGe或Ge包覆通道(完全及/或部分包覆)之一或多個電晶體。術語“處理器”可意指任何裝置或裝置的一部分，其處理例如來自暫存器及/或記憶體之電子資料以將電子資料轉換成可被儲存於暫存器及/或記憶體中之其它電子資料。
通信晶片1006亦可包括被封裝在通信晶片1006內之積體電路晶粒。依據一些此種實例實施例，通信晶片1006的積體電路晶粒包括具有如文中所述的SiGe或Ge包覆通道之一或多個電晶體。如同將按照本揭露所 領會的，注意到，多標準的無線能力可被直接整合入處理器1004中(例如，其中，任何晶片1006的功能性被整合入處理器1004中，而不是具有分開的通信晶片)。進一步注意到，處理器1004可以是具有此種無線能力的晶片組。總之，任何數量的處理器1004及/或通信晶片1006可被使用。同樣地，任一晶片或晶片組可具有多功能被整合於其中。
於各種實作中，計算系統1000可以是膝上型、輕省筆電、筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列表機、掃瞄器、監視器、桌上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位攝影機。於進一步實施中，系統1000可以是任何其它電子裝置，其處理資料或利用具有如文中所述的包覆通道之電晶體裝置(例如，配置有SiGe或Ge包覆通道之NMOS Si以鰭部為基礎的電晶體)。如同按照本揭露所領會的，本揭露的各種實施例可被使用來藉由容許使用具有應力增強通道及增加遷移率之電晶體以改善製作在任何過程節點(例如，於微米範圍或次微米和超出中)之產品上的性能。
進一步實例實施例
以下實例關於進一步實施例，自該等實施例許多排列及組態將是顯而易見。
實例1為一種NMOS半導體裝置：鰭部，在 基板上，該鰭部包含半導體材料且具有通道區和與其鄰接的對應源極/汲極區，其中，該鰭部具有第一寬度(W1)；鍺或矽鍺(SiGe)的包覆層，在該鰭部的該通道區的一或多個表面上；閘極介電層，在該包覆層之上；閘極電極，在該閘極介電層上；及N+摻雜源極/汲極材料，於該等源極/汲極區的每一者中。
實例2包括實例1的標的，其中，該基板係由(110)定向的矽晶圓組成，且其中，該鰭部係配置有<110>通道定向。
實例3包括實例1至2中任一者的標的，進一步包含覆蓋層，於該包覆層與該閘極介電層之間。
實例4包括實例1至3中任一者的標的，其中，該覆蓋層包含矽。
實例5包括實例1至4中任一者的標的，其中，該包覆層係由10原子%至90原子%的鍺組成。
實例6包括實例1至5中任一者的標的，其中，該包覆層覆蓋該通道區中的該鰭部的相對側部和頂部。
實例7包括實例1至6中任一者的標的，其中，該包覆層具有2nm或以下的厚度。
實例8包括實例1至7中任一者的標的，其中，該鰭部寬度係非均勻。
實例9包括實例1至8中任一者的標的，其中，該鰭部的底部係等於W1以及該鰭部的頂部係第二寬 度(W2)。
實例10包括實例1至9中任一者的標的，其中，W1係等於4nm或以上。
實例11包括實例1至9中任一者的標的，其中，W1係小於或等於4nm。
實例12包括實例1至11中任一者的標的，其中，該鰭部包括第三寬度(W3)，且其中，W3係基於該包覆層的厚度和該鰭部的寬度之全部寬度。
實例13包括實例12的標的，其中，W3係等於或小於W1。
實例14包括實例12的標的，其中，W3係等於或大於W1。
實例15包括實例1至14中任一者的標的，其中，該包覆層係沉積使得包覆厚度對鰭部寬度的比係至少1nm的包覆層用於每一2nm的鰭部寬度的比。
實例16包括實例1至15中任一者的標的，其中，該包覆層具有非均勻厚度。
實例17包括實例1至16中任一者的標的，其中，該包覆層材料係沒有結晶缺陷。
實例18係一種積體電路，包含實例1至17中任一者的NMOS半導體裝置。
實例19為一種互補性金屬氧化物半導體(CMOS)，包含實例1至17中任一者的NMOS半導體裝置。
實例20為一種行動性計算系統，包含實例1至17中任一者的裝置。
實例21為一種形成NMOS半導體裝置的方法，該方法包含：形成至少一鰭部於基板中或在基板上，其中，該至少一鰭部具有第一寬度(W1)；沉積絕緣體材料於溝槽中；形成虛擬閘極在該至少一鰭部的通道區上；沉積附加絕緣體材料在該至少一鰭部的表面之上；移除該虛擬閘極以暴露該至少一鰭部的該通道區；及沉積包覆層在該至少一鰭部的該通道區的一或多個表面上。
實例22包括實例21的標的，其中，該包覆層係由鍺(Ge)或矽鍺(SiGe)組成。
實例23包括實例21至22中任一者的標的，其中，該包覆層係由10%至90%之間的Ge組成。
實例24包括實例21至23中任一者的標的，其中，該基板包含矽(Si)。
實例25包括實例21至24中任一者的標的，其中，形成該至少一鰭部於基板中或在基板上進一步包括磊晶地成長該至少一鰭部。
實例26包括實例21至25中任一者的標的，其中，形成該至少一鰭部於基板中或在基板上進一步包括施行溝槽蝕刻以形成該至少一鰭部。
實例27包括實例21至26中任一者的標的，其中，形成該至少一鰭部於基板中或在基板上進一步包括該基板係由(110)定向Si晶圓組成。
實例28包括實例21至27中任一者的標的，其中，W1係於5至20nm的範圍中。
實例29包括實例21至28中任一者的標的，其中，W1係等於或大於10nm。
實例30包括實例21至27中任一者的標的，其中，W1係等於或小於4nm。
實例31包括實例21至30中任一者的標的，進一步包含薄化該至少一鰭部於該通道區中以具有第二寬度(W2)。
實例32包括實例21至31中任一者的標的，其中，沉積包覆層在該至少一鰭部的該通道區的一或多個表面上包括選擇性地沉積該包覆層在該通道區的該一或多個表面上。
實例33包括實例21至32中任一者的標的，其中，沉積包覆層在該至少一鰭部的該通道區的一或多個表面上包括沉積包覆層在該鰭部的每一表面上，且該包覆的至少一部分擴展到沉積於該等溝槽中的絕緣以下。
實例34包括實例21至33中任一者的標的，其中，沉積包覆層在該至少一鰭部的該通道區的一或多個表面上包括在沉積之後蝕刻該包覆層至預期厚度。
實例35包括實例21至34中任一者的標的，其中，該包覆層係2nm厚或以下。
實例36包括實例21至35中任一者的標的，其中，沉積包覆層在該至少一鰭部的該通道區的一或多個 表面上包括具有第三寬度(W3)的該鰭部。
實例37包括實例36的標的，其中，W3係等於或小於W1。
實例38包括實例36的標的，其中，W3係等於或大於W1。
實例39包括實例21至38中任一者的標的，進一步包含選擇該包覆層的厚度使得為每一1nm的鰭部寬度進行沉積2nm的包覆層。
實例40包括實例21至39中任一者的標的，進一步包含沉積覆蓋層在該包覆層上。
實例41包括實例21至40中任一者的標的，其中，該覆蓋層包含矽。
實例42為一種行動式計算系統，包含：印刷電路板；處理器，操作地耦接至該印刷電路板；記憶體，操作地耦接至該印刷電路板且與該處理器通信；及無線通信晶片，操作地耦接至該印刷電路板且與該處理器通信；其中，該處理器、無線通信晶片、及/或該記憶體包含NMOS半導體裝置，其包括：鰭部，在基板上，該鰭部包含半導體材料且具有通道區和與其鄰接的對應源極/汲極區；鍺或矽鍺(SiGe)的包覆層，在該鰭部的該通道區的一或多個表面上；閘極介電層，在該包覆層之上；閘極電極，在該閘極介電層上；及N+摻雜源極/汲極材料，於該等源極/汲極區的每一者中。
實例43包括實例42的標的，其中，該NMOS 半導體裝置進一步包括覆蓋層於該包覆層與該閘極介電層之間，且該覆蓋層包含矽。
實例44包括實例41至42中任一者的標的，其中，該鰭部係矽，且該包覆層係SiGe。
實例45包括實例41至44中任一者的標的，其，該等源極/汲極區包括嵌式磊晶生長矽。
實例46包括實例41至45中任一者的標的，其中，該鰭部包括貫穿該鰭部的第一寬度(W1)。
實例47包括實例41至45中任一者的標的，其中，該鰭部包括在該鰭部的底部之第一寬度(W1)及該鰭部的頂部之第二寬度(W2)。
實例48包括實例41至47中任一者的標的，其中，W1係大於10nm且W2係10nm或以下。
實例49包括實例41至47中任一者的標的，其中，W2係4nm或以下。
實例50包括實例41至49中任一者的標的，其中，該鰭部包括第三寬度(W3)，其中，W3係基於該包覆層的厚度和該鰭部的寬度之該鰭部全部寬度。
實例51包括實例50的標的，其中，W3包括至少1nm的包覆層用於每一2nm的鰭部寬度的比。
實例52包括實例41至51中任一者的標的，其中，該包覆層具有2nm或以下的厚度。
實例實施例的上述說明已為圖解和說明的目的提出。不預期是徹底或將本揭露限定於所揭示的精確形 式。許多修改和變化按照本揭露是可能的。預期的是，本揭露的範圍不會由這詳細說明所限定，而是由附加的請求項。對本申請案主張優先權之未來提出的申請案可以不同方式請求所揭示的標的，且可廣泛地包括任一組一或多個限定如文中所不同地揭示或不然展示的。

Claims (18)

  1. 一種NMOS半導體裝置，包含：鰭部，在基板上，該鰭部包含半導體材料且具有通道區和與其鄰接之對應的源極/汲極區，其中，該鰭部具有第一寬度(W1)；鍺或矽鍺(SiGe)的包覆層，在該鰭部的該通道區的一或多個表面上；閘極介電層，在該包覆層之上；閘極電極，在該閘極介電層上；及N+摻雜的源極/汲極材料，在該等源極/汲極區的每一者中，其中，該基板係由(110)定向的矽晶圓所組成，且其中，該鰭部係配置有<110>通道定向，其中，該鰭部包括第三寬度(W3)，且其中，W3為基於該包覆層的厚度和該鰭部的寬度之全部寬度，並且其中，該包覆層被沉積而使得包覆厚度對鰭部寬度的比為至少1nm的包覆層對每2nm的鰭部寬度的比。
  2. 如申請專利範圍第1項的NMOS半導體裝置，其中，該包覆層係由10原子%至90原子%的鍺所組成。
  3. 如申請專利範圍第1項的NMOS半導體裝置，其中，該包覆層覆蓋該通道區中之該鰭部的相對側部和頂部。
  4. 如申請專利範圍第1項的NMOS半導體裝置，其中，該包覆層具有2nm或2nm以下的厚度。
  5. 如申請專利範圍第1項的NMOS半導體裝置，其中，該鰭部的底部係等於W1以及該鰭部的頂部為第二寬度(W2)。
  6. 如申請專利範圍第1項的NMOS半導體裝置，其中，W1係小於或等於4nm。
  7. 一種積體電路，包含如申請專利範圍第1至6項中任一項的NMOS半導體裝置。
  8. 一種互補性金屬氧化物半導體(CMOS)，包含如申請專利範圍第1至6項中任一項的NMOS半導體裝置。
  9. 一種NMOS半導體裝置的形成方法，該方法包含：形成至少一個鰭部於基板中或在基板上，其中，該至少一個鰭部具有第一寬度(W1)；沉積絕緣體材料於溝槽中；形成虛擬閘極於該至少一個鰭部的通道區上；沉積附加絕緣體材料於該至少一個鰭部的表面之上；移除該虛擬閘極以使該至少一個鰭部的該通道區暴露出；及沉積包覆層於該至少一個鰭部之該通道區的一或多個表面上；在該包覆層之上形成閘極介電層；以及在該閘極介電層上形成閘極電極，其中，該包覆層係由鍺(Ge)或矽鍺(SiGe)所組成，並且 其中，該基板係由(110)定向的矽晶圓所組成，且其中，該鰭部係配置有<110>通道定向。
  10. 如申請專利範圍第9項的方法，其中，該包覆層係由10%至90%之間的Ge所組成。
  11. 如申請專利範圍第9項的方法，進一步包含薄化該通道區中的該至少一個鰭部而具有第二寬度(W2)。
  12. 如申請專利範圍第9項的方法，其中，沉積包覆層於該至少一個鰭部之該通道區的一或多個表面上包括選擇性地沉積該包覆層於該通道區的該一或多個表面上。
  13. 如申請專利範圍第9項的方法，其中，沉積包覆層於該至少一個鰭部之該通道區的一或多個表面上包括具有第三寬度(W3)的該鰭部。
  14. 如申請專利範圍第9至13項中任一項的方法，進一步包含選擇該包覆層的厚度而使得每1nm的鰭部寬度沉積2nm的包覆層。
  15. 一種行動式計算系統，包含：印刷電路板；處理器，在操作上係耦接至該印刷電路板；記憶體，在操作上係耦接至該印刷電路板且與該處理器相通信；及無線通信晶片，在操作上係耦接至該印刷電路板且與該處理器相通信；其中，該處理器、無線通信晶片、及/或該記憶體的至少其中一者包含NMOS半導體裝置，該NMOS半導體 裝置包括：鰭部，在基板上，該鰭部包含半導體材料且具有通道區和與其鄰接之對應的源極/汲極區；鍺(Ge)或矽鍺(SiGe)的包覆層，在該鰭部之該通道區的一或多個表面上；閘極介電層，在該包覆層之上；閘極電極，在該閘極介電層上；及N+摻雜的源極/汲極材料，在該等源極/汲極區的每一者中，其中，該基板係由(110)定向的矽晶圓所組成，且其中，該鰭部係配置有<110>通道定向，其中，該鰭部包括第三寬度(W3)，其中，W3為基於該包覆層的厚度和該鰭部的寬度之該鰭部的全部寬度，並且其中，W3包括至少1nm的包覆層對每2nm的鰭部寬度的比。
  16. 如申請專利範圍第15項的系統，其中，該鰭部為矽，且該包覆層為SiGe。
  17. 如申請專利範圍第15項的系統，其中，該等源極/汲極區包括嵌入式磊晶生長的矽。
  18. 如申請專利範圍第15項的系統，其中，該鰭部包括在該基板的底部之第一寬度(W1)及該鰭部的頂部之第二寬度(W2)。
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