KR102058000B1 - Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조 - Google Patents

Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조 Download PDF

Info

Publication number
KR102058000B1
KR102058000B1 KR1020167030458A KR20167030458A KR102058000B1 KR 102058000 B1 KR102058000 B1 KR 102058000B1 KR 1020167030458 A KR1020167030458 A KR 1020167030458A KR 20167030458 A KR20167030458 A KR 20167030458A KR 102058000 B1 KR102058000 B1 KR 102058000B1
Authority
KR
South Korea
Prior art keywords
fins
replacement
fin
sige
pins
Prior art date
Application number
KR1020167030458A
Other languages
English (en)
Other versions
KR20160130524A (ko
Inventor
글렌 에이. 글래스
다니엘 비. 아버테인
아난드 에스. 머시
가우라브 타레자
타히르 가니
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160130524A publication Critical patent/KR20160130524A/ko
Application granted granted Critical
Publication of KR102058000B1 publication Critical patent/KR102058000B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

핀 기반 트랜지스터 디바이스를 커스터마이제이션하여 동일한 집적 회로 다이 내에서 다양한 범위의 채널 구성 및/또는 물질 체계를 제공하는 기술이 개시된다. 예시적인 일 실시예에 따르면, 희생 핀이 제거되고 주어진 응용에 적합한 임의의 조성비 및 변형률을 갖는 커스톰 반도체 물질로 대체된다. 한가지 그러한 경우에, 제1 세트의 희생 핀 각각은 리세스되거나 그렇지 않고 제거되고 p형 물질로 대체되며, 제2 세트의 희생 핀 각각은 리세스되거나 그렇지 않고 제거되고 n형 물질로 대체된다. p형 물질은 n형 물질의 공정과는 완전히 독립적일 수 있고, 그 반대의 경우도 가능하다. 본 명세서에서 제공된 기술을 이용하면 많은 다른 회로 구성 및 디바이스 변형이 가능하다.

Description

MOS 디바이스의 제조를 위한 자기 정렬 3D 에피텍셜 구조{SELF-ALIGNED 3-D EPITAXIAL STRUCTURES FOR MOS DEVICE FABRICATION}
마이크로전자 디바이스의 치수가 지속적으로 조정됨에 따라 이동성 향상 및 단채널 제어를 유지하는 것은 디바이스 제조시 과제를 제공한다. 핀 기반(fin-based) 트랜지스터 디바이스는 향상된 단채널 제어를 제공하는데 사용될 수 있다. 예를 들면, 실리콘 게르마늄(SixGe1 -x, 여기서 x<0.2) 핀 기반 채널 구조는 이동성 향상을 제공하는 것으로, 많은 통상의 제품에 사용하기에 적합하다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른, 핀 기반 트랜지스터 디바이스 형성 공정뿐 아니라, 예시적인 다양한 결과적인 구조를 예시한다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른, 핀 기반 트랜지스터 디바이스 형성 공정뿐 아니라, 예시적인 다양한 결과적인 구조를 예시한다.
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른, 핀 기반 트랜지스터 디바이스 형성 공정뿐 아니라, 예시적인 다양한 결과적인 구조를 예시한다.
도 11a 내지 도 11f는 예시적인 실시예에 따른, 이중층 소스/드레인 구조 형성 공정을 예시한다.
도 12는 본 발명의 일 실시예에 따라 구성된 하나 이상의 집적 회로 구조로 구현된 컴퓨팅 시스템을 예시한다.
인식되는 바와 같이, 도면은 반드시 축척대로 그려지지 않으며 또는 청구된 본 발명을 도시된 특정 구성으로 한정하는 것으로 의도되지 않는다. 예를 들면, 일부 도면이 대체로 직선, 직각, 및 매끄러운 표면을 나타내지만, 집적 회로 구조의 실제 구현은 직선, 직각보다 덜 완벽할 수 있고, 일부 도면은 표면 토폴로지를 가질 수 있거나 그렇지 않고 사용되는 처리 장비 및 기술의 실제 한계를 고려하면 매끄럽지 않을 수도 있다. 요약하면, 도면은 단지 예시적인 구조를 보여주기 위해서만 제공된다.
핀 기반 트랜지스터 디바이스를 커스터마이제이션(customization)하여 동일한 집적 회로 다이 내에서 다양한 범위의 채널 구성 및/또는 물질 체계를 제공하는 기술이 개시된다. 본 발명의 일 실시예에 따르면, 희생 핀(sacrificial fins)이 제거되고 주어진 응용에 적합한 임의의 조성비(composition) 및 변형률(strain)을 갖는 커스톰 반도체 물질로 대체된다. 이러한 일 실시예에서, 제1 세트의 희생 핀 각각은 리세스(recess)되거나 그렇지 않고 제거되고 p형 층 물질로 대체되며, 제2 세트의 희생 핀 각각은 리세스되거나 그렇지 않고 제거되고 n형 층 물질로 대체된다. p형 층 물질은 n형 층 물질의 공정과는 완전히 독립적일 수 있고, 그 반대의 경우도 가능할 수 있다. 다른 실시예는 원래 핀과 대체 핀들의 조합을 포함할 수 있다. 또 다른 실시예는 동일한 구성의 대체 핀들을 모두 포함할 수 있다. 본 명세서에서 제공된 기술을 이용하면 많은 다른 회로 구성 및 디바이스 변형이 가능하다.
일반적인 개요
금속 산화물 반도체(MOS) 트랜지스터의 내부 저항은 일반적으로 치수 및 물리적 특성에 의해 좌우된다. MOS 트랜지스터 채널의 표준 물질은 실리콘이다. 실리콘이 많은 좋은 특성을 갖고 있지만, 이것은, 특히 실리콘에서 가능한 것보다 높은 캐리어 이동도(mobility)를 갖는 트랜지스터를 생성하려고 할 때 항상 적합한 것은 아닐 수 있다. 실리콘은 p형 MOS(PMOS) 및 n형 MOS(NMOS) 영역에서 채널 물질을 다양하게 하는 유연성을 갖고자 할 때, 특히 이러한 다양한 채널 물질이 결함 없이 박막(예를 들어, <200Å)에 증착되거나 어떤 버퍼층도 존재하지 않고자 할 때에도 적합한 것은 아니다. 실리콘을 다른 물질로 대체하는 한 접근법은 실리콘 기판 상에 평면 필름 오버레이어(overlayer)를 증착한 다음 얕은 트랜치 리세스 처리를 진행하는 것을 포함한다. 불행하게도, 이러한 접근법은 PMOS 및 NMOS 영역의 이종 물질의 통합을 심하게 제한한다. 더욱이, 예를 들어 실리콘 위의 게르마늄으로 된 평면 필름을 생각하면, 최대 변형(무결함) 게르마늄 농도는 100nm의 전형적인 요구 두께로 표준 증착 기술을 이용하여 제조된 평면 부정형(pseudomorphic) 필름의 경우 거의 40%로 제한된다. 이러한 제한은, 예를 들어, 게르마늄 농도를 상당히 높게 하고 색다른 전구체(precursor) 물질을 회피하려는 경우 적절하지 않을 것이다.
따라서, 본 발명의 일 실시예에 따르면, 초기 구조에는 얕은 트랜치 격리 매트릭스로 패터닝된 희생 핀이 제공된다. 트랜치 격리 처리 후, 희생 핀들(또는 핀들의 서브세트)은 제거되고 주어진 응용에 적합한 임의의 조성비 및 변형률을 갖는 에피텍셜 물질로 대체된다. 이러한 일 실시예에서, 제1 세트의 희생 핀 각각은 리세스되거나 그렇지 않고 제거되고 p형 층 물질로 대체되며, 제2 세트의 희생 핀 각각은 리세스되거나 그렇지 않고 제거되고 n형 층 물질로 대체된다. 본 개시내용에 비추어 인식되는 바와 같이, p형 층 물질은 n형 층 물질의 공정과는 완전히 독립적일 수 있고, 그 반대의 경우도 가능할 수 있다. 다른 실시예에서, 원래의 핀과 대체 핀들의 조합도 프로비저닝된다. 또 다른 실시예에서, 동일한 구성의 모든 대체 핀들이 프로비저닝된다. 프로비저닝된 다양한 핀들의 극성, 조성비, 및 변형률은 어떤 원하는 방식으로도 구성될 수 있다.
일부 실시예에서, 대체 핀은, 예를 들어, 임의의 조성비를 갖는 실리콘 게르마늄(SiGe) 합금, 게르마늄, 임의의 조성비를 갖는 게르마늄 주석 합금, 임의의 조성비를 갖는 III-V 물질, 또는 주어진 응용에 적합하거나 그렇지 않고 원하는 어떤 다른 반도체 물질, 합금 또는 화합물의 에피텍셜 성장일 수 있다. 본 개시내용에 비추어 인식되는 바와 같이, 화학 기상 증착(CVD), 고속 열 CVD(RT-CVD), 가스 소스 분자 빔 에피텍시(GS-MBE) 등과 같은 어떤 적절한 에피텍셜 증착 기술이 대체 핀 물질을 제공하는데 사용될 수 있고, 많은 적절한 반도체 물질 및 그 합금(예를 들어, 컬럼 IV 물질, 컬럼 III-V 물질 등)이 사용될 수 있다.
일부 실시예에서, 본 명세서에서 제공된 리세스 및 대체 기술은, 예를 들어, 전계 효과 트랜지스터와 같은 핀 기반 트랜지스터(FinFET)를 제조하는데 사용될 수 있고, 특히 확산 라인이 평면 트랜지스터의 등가 공정 노드보다 훨씬 좁을 수 있는 3중 게이트(tri-gate) 트랜지스터 구조를 형성하는데 매우 적합하다. 일부 실시예에서, 예를 들면, 50nm 미만, 또는 40nm 미만, 또는 30nm 미만의 확산 폭이 제공된다. 또한, 일부 실시예에서, SiGe 합금(또는 다른 적절한 반도체 물질 부류)과 같은 에피텍셜 물질은 이러한 비교적 좁은 구조에 증착될 때 결함이 없을 수 있다. 이 경우, 이러한 증착의 형상은 필름이 의도적으로 전위(dislocations) 및 결정립계(grain boundaries)와 같은 결함이 없기 때문에 결정(crystalline) 결함에 어떠한 트래핑 효과도 미치지 않는다.
특정한 예시적인 일 실시예에서, 개시된 기술은 하이브리드 채널 MOS와 양립할 수 있는 완전히 변형된 실리콘 게르마늄(SiGe) 핀 기반 PMOS 트랜지스터를 제조하는데 사용될 수 있다. 본 개시내용에 비추어 인식되는 바와 같이, 본 명세서에서 제공된 기술을 이용하면 많은 다른 회로 구성 및 디바이스 변형이 가능하다. 예를 들면, 원하는 효과(예를 들어, 트랜지스터 밀도, 채널 변형, 전류 밀도 등)를 제공하기 위해 다양한 핀 치수가 조정될 수 있다. 다른 실시예에서, 회로 구성은 동일한 다이 상에 다중 유형의 NMOS 및/또는 PMOS 트랜지스터를 포함할 수 있다. 또 다른 실시예는 회로 다이 내에 커스톰 채널 층 치수 및/또는 조성으로(예를 들어, 적절한 마스킹이나 선택적 증착으로) 구성될 수 있다. 또 다른 실시예는 상이한 핀 및/또는 물질층으로 구성될 수 있다. 예를 들면, 이러한 일 실시예는 하나의 디바이스 유형에 대해 원래의 기판 기반 핀, 그리고 또 다른 디바이스 유형에 대해 대체 핀으로 구성될 수 있다. 한가지 특정한 예시적인 회로는 실리콘 또는 SixGe1-x의 원래 핀(여기서 x=0.25)은 물론, SixGe1 -x의 대체 핀(여기서 x=0.4)으로 구성될 수 있다. 다른 예시적인 회로는 컬럼 IV 물질의 원래 핀과 III-V 물질의 대체 핀으로 구성될 수 있다. 또 다른 예시적인 회로는 III-V 물질의 원래 핀과 컬럼 IV 물질의 대체 핀으로 구성될 수 있다. 또 다른 예시적인 회로는 III-V 물질의 대체 핀과 컬럼 IV 물질의 대체 핀으로 구성될 수 있다. 또 다른 예시적인 회로는 NMOS에 대해 갈륨 비소 핀은 물론 PMOS에 대해 SiGe 핀으로 구성될 수 있으며, 그 중 적어도 하나는 본 명세서에서 다양하게 설명된 바와 같이 대체 핀이다. 본 명세서에서 제공된 다양한 기술을 채용하면 디바이스 극성 및/또는 채널 조성에 대한 다양성은 효과적으로 무제한이다.
본 개시내용에 비추어 인식되는 바와 같이, 원래의 희생 핀(확산) 물질은 일 실시예에 따라 확산 영역의 후속 커스터마이제이션을 용이하게 하기 위해 템플릿 또는 플레이스홀더로 작용한다. 어떤 경우에, 리세스된 또는 그렇지 않고 짧은 핀 위의 보이드 영역에서 성장된 에피텍셜 물질의 품질은 리세스/보이드의 기하학적 구조뿐 아니라 두 물질(STI 물질 및 대체 핀 물질)의 격자 부정합 및 표면 에너지에 좌우된다. 길고 좁은 라인의 경우, 필름은 에피텍셜적으로 그리고 대면적 평면 성장으로 가능한 것보다 훨씬 낮은 결정 결함 밀도로 성장할 수 있다. 에피텍셜 필름 성장은 리세스를 충진하고 약간 더 높게 진행한다. 일부 실시예에서, 어떤 과잉 에피텍셜 필름을 주변 STI 물질과 평평하게 또는 그렇지 않고 원하는 대로 잘라내기 위해 사후(post) 필름 성장 폴리싱 처리가 사용될 수 있다. 리소그래픽 마스킹은 일부 실시예에 따라 어떤 물질 세트라도 조합하여 사용될 수 있도록 극성(예를 들어, PMOS 및 NMOS, 또는 상이한 PMOS 유형, 또는 상이한 NMOS 유형 등), 변형률(예를 들어, PMOS에 대해 압축 변형 NMOS에 대해 인장 변형), 및 조성비에 대해 다양한 다이 영역을 독립적으로 규정할 수 있다.
따라서, 본 명세서에서 제공된 바와 같은 이러한 기술은 트랜지스터 채널의 중요한 커스터마이제이션을 가능하게 하여 다양한 범위의 구성 및/또는 물질 체계를 제공할 수 있다. 본 발명의 일부 실시예에 따라, 비평면 트랜지스터 구조에서 커스텀 채널을 보여주기 위해 게이트 라인 또는 핀에 수직인 주사 전자 현미경(SEM) 또는 투과 전자 현미경(TEM) 단면이 사용될 수 있다. 예를 들면, 이러한 일부 실시예에서, SEM/TEM 단면은 제1 구성을 갖는 p형 채널과, 제1 구성과 다른 제2 구성을 갖는 n형 채널을 보여줄 것이다.
방법론 및 구조
도 1 내지 도 8은 본 발명의 일 실시예에 따른, 핀 기반 트랜지스터 디바이스 형성 공정뿐 아니라, 예시적인 다양한 결과적인 구조를 예시한다. 알 수 있는 바와 같이, 이러한 예시적인 공정은 채널 물질을 형성할 때 리세스 및 대체 기술을 채용하여, 결국 핀에 패터닝된 조립식 2차원 평면 물질로 형성된 구조와 다른 구조를 얻는다. 예를 들면, 본 발명의 일 실시예에 따라 구현된 구조는 희생 핀 물질의 제거시 제공된 리세스에 의해 자기 정렬 공정의 문맥에서 형성된 다양한 채널 물질 및/또는 구성을 보일 수 있다.
도 1은 희생 핀의 패터닝 및 얕은 트랜치 격리(STI) 공정으로부터 얻은 구조를 예시한다. 알 수 있는 바와 같이, 기판이 제공된다. 기판은, 예를 들어, 많은 희생 핀 구조를 그 내에 형성함으로써 후속 반도체 공정을 위해 마련되는 빈 기판일 수 있다. 대안으로, 기판은 부분적으로 형성된 반도체 구조일 수 있고 그 상부에 희생 핀 구조가 미리 형성된다. 또 다른 실시예에서, 기판은 부분적으로 형성된 반도체 구조일 수 있고 그 상부에 희생 핀 구조가 형성되며, STI 공정 후, 이어서 리세스되거나 그렇지 않고 제거되어 핀 리세스가 제공되었다. 따라서, 기판은 비어 있거나, 미리 형성된 핀, 또는 미리 형성된 핀 및 STI, 또는 미리 형성된 STI 및 핀 리세스를 동반할 수 있다. 이러한 예시적인 일 실시예에서, 기판은 미리 형성된 핀 및 STI를 동반하고, 그 핀의 일부의 상부는 STI의 상부 표면과 수평을 이루고, 다른 핀의 적어도 일부의 상부는 이들이 미리 리세스되거나 그렇지 않고 STI와 수형을 이루는 핀보다 짧게 제조되도록 STI의 상부 표면보다 아래에 있다. 이런 의미에서, 핀이 STI보다 아래에 있는 상부를 갖는 것으로 제공되는 한, 핀 리세싱의 동작은 반드시 필요한 것은 아님에 주목해야 한다.
여기서는 벌크 기판, 반도체 온 절연체 기판(XOI, 여기서 X는 Si, Ge 또는 Ge 농축 Si와 같은 반도체 물질임), 다층 구조를 포함하여 몇 개의 적절한 기판 구성이라도 사용될 수 있다. 더 일반적인 의미로, 후속 트랜지스터 형성 공정 전에 희생 핀이 형성될 수 있는 어떤 기판이라도 사용될 수 있다. 한가지 특정한 예시적인 경우에, 기판은 실리콘 벌크 기판이다. 다른 구현에서, 반도체 기판은 다음으로 한정되는 것은 아니지만, 게르마늄(germanium), 인듐 안티모나이드(indium antimonide), 납 텔루라이드(lead telluride), 인듐 비소(indium arsenide), 인듐 인(indium phosphide), 갈륨 비소(gallium arsenide), 또는 갈륨 안티모나이드(gallium antimonide)를 포함하는, 실리콘과 결합되거나 결합되지 않을 수 있는 대안의 물질을 이용하여 형성될 수 있다. III-V족 또는 IV족 물질로 분류된 다른 반도체 물질 역시 기판을 형성하는데 사용될 수 있다. 비록 여기서는 기판이 형성될 수 있는 몇 가지 예의 물질이 기술되지만, 반도체 디바이스가 제조될 수 있는 기반으로 작용할 수 있는 어떤 물질이라도 청구된 발명의 정신 및 범주 내에 속한다.
희생 핀은 몇 개의 적절한 공정이라도 이용하여 형성될 수 있다. 일부 실시예는, 예를 들어, 기판 상에 하드마스크의 증착 및 패터닝을 이용할 수 있다. 이것은 하나 이상의 하드마스크 물질(예를 들어, 이를테면 실리콘 이산화물, 실리콘 질화물, 및/또는 다른 적절한 하드마스크 물질)의 증착, 핀의 밑에 있는 영역(이를테면 트랜지스터 디바이스의 확산 또는 활성 영역)을 보호하기 위해 일시적으로 남아있는 하드마스크의 일부 상에 레지스트의 패터닝, (예를 들어, 건식 에칭, 또는 다른 적절한 하드마스크 제거 공정을 이용하여) 하드마스크의 마스크되지 않은(unmasked) (비레지스트) 부분을 제거하는 에칭, 그런 다음 패터닝된 레지스트 물질을 스트리핑(stripping)하여, 패터닝된 마스크를 남기는 것을 포함하여 표준 포토리소그래피를 이용하여 수행될 수 있다. 이러한 일부 실시예에서, 결과적인 하드마스크는 바닥층이 산화물(예를 들어, 실리콘 기판의 산화로 얻은 실리콘 이산화물과 같은 자연 산화물)로 그리고 상부층이 실리콘 질화물로 구성된 이층(two-layer) 하드마스크이다. 명백한 바와 같이, 희생 핀을 형성할 때 몇 개의 적절한 마스크 구성이라도 사용될 수 있다. 예시된 실시예가 기판으로부터의 거리에 따라 변하지 않는 폭을 갖는 것으로 핀을 도시하지만, 그 핀은 다른 실시예에서 바닥보다 상부에서 더 좁거나, 또 다른 실시예에서 바닥보다 상부에서 더 넓을 수 있거나, 어떤 다른 폭 변화 및 균일성(또는 비균일성) 정도를 가질 수 있다. 또한, 폭 변화는 일부 실시예에서 대칭이거나 비대칭일 수 있음에 주목해야 한다. 또한, 핀이 모두 동일한 폭을 갖는 것으로 예시되지만, 일부 핀은 다른 것들보다 넓고 및/또는 그렇지 않고 그들과 다르게 형상화될 수 있다. 예를 들면, 일 실시예에서, NMOS 트랜지스터의 생성시 사용되는 핀은 PMOS 트랜지스터의 생성시 사용되는 핀보다 좁을 수 있다. 인식되는 바와 같이, 다른 배치도 가능하다. 일부 실시예에서, 예를 들면, 핀 기반 트랜지스터 디바이스의 확산 영역의 폭을 규정하는 핀 폭은 50nm 미만, 또는 40nm 미만, 또는 30nm 미만일 수 있다. 더 일반적인 의미로, 핀은, 예를 들어, 평면 트랜지스터 기술에 비해 훨씬 더 좁은 폭을 갖도록 패터닝될 수 있다.
도 1에서 더 알 수 있는 바와 같이, 본 발명의 일 실시예에 따르면, 얕은 트랜치가 기판에 프로비저닝되고 이어서 절연 물질로 충진되어 복수의 핀에 대해 얕은 트랜치 격리(STI)가 제공된다. 몇 개의 핀이라도, 주어진 응용에 적합한 어떤 원하는 패턴이나 구성으로도 제공될 수 있다. 얕은 트랜치 에칭은, 예를 들어, 습식이나 건식 에칭, 또는 원한다면 에칭의 조합을 포함하여 표준 포토리소그래피를 이용하여 달성될 수 있다. 트랜치의 기하학적 구조(폭, 깊이, 형상 등)는 인식되는 바와 같이 실시예마다 다를 수 있고, 청구된 발명은 어떤 특정한 트랜치 기하학적 구조로 한정되는 것으로 의도되지 않는다. 벌크 실리콘 기판 및 실리콘 이산화물(SiO2)의 바닥층과 실리콘 질화물의 상부층으로 구현된 이층 하드마스크를 갖는 특정한 예시적인 일 실시예에서는, 기판의 상부 표면 아래에, 예를 들어, 약 100Å 내지 5000Å의 트랜치를 형성하기 위해 건식 에칭이 사용된다. 명백한 바와 같이, 원하는 핀 높이에 따라 몇 가지 트랜치 구성이라도 사용될 수 있다. 다음에, 트랜치는 몇 개의 적절한 증착 공정이라도 이용하여 충진될 수 있다. 실리콘 기판을 갖는 특정한 예시적인 일 실시예에서, 절연성 STI 충진 물질은 SiO2이지만, 여기서는 얕은 트랜치 격리(STI) 구조를 형성하기 위해 몇 개의 적절한 격리 유전체 물질이라도 사용될 수 있다. 일반적으로, 트랜치를 충진하기 위한 증착되거나 그렇지 않고 성장된 격리 유전체 물질은, 예를 들어, 기판 물질의 자연 산화물과의 양립성에 따라 선택될 수 있다. STI 트랜치는 특성상 원형이거나 다각형일 수 있고, 트랜치 '측면'이라는 모든 언급은 어떤 그러한 구성이라도 나타내는 것으로 의도되고, 특정한 기하학적 형상의 구조를 의미하는 것으로 해석되지 않아야 한다는 점에 주목해야 한다. 도 1은 STI 절연 물질이, 예를 들어, 화학적 기계적 평탄화(CMP) 또는 구조를 평탄화할 수 있는 다른 적절한 공정을 이용하여 어떻게 평탄화될 수 있는지를 더 보여준다. 도시된 예시적인 실시예에서, 희생 핀 위의 마스크가 완전히 제거된다. 다른 실시예는 도 2에 도시된 바와 같이 후속 처리에서 사용될 수 있는 마스크의 일부를 제자리에 남기도록 구성된 선택적인 평탄화를 이용할 수 있다.
도 2는 본 발명의 일 실시예에 따른, 일부 핀을 마스크하고 다른 핀을 리세스하는 공정 및 결과적인 구조를 예시한다. 본 예시적인 경우에는, 네 개의 핀이 도시되어 있으며, 교대 방식으로(예를 들어, 리세스되고, 마스크되고, 리세스되고, 마스크됨) 두 개가 마스크되고 두 개가 리세스된다. 마스크는, 예를 들어, 앞에서 설명된 바와 같이 다시 프로비저닝되거나 STI 공정에서 남아 있을 수 있다. 어떠한 경우에도, 마스크는 마스크되지 않은 핀의 리세스 에칭 및 (에피텍셜 처리와 같이) 그 리세스를 충진하는 후속 처리를 견디는 어떤 적절한 물질이라도 될 수 있다. 어떤 적절한 에칭 공정(예를 들어, 마스킹 및/또는 에칭 선택도를 갖는 습식 및/또는 건식 에칭)이라도 사용될 수 있다. 예시적인 일 실시예에서, 리세스 에칭은 STI 또는 마스크 물질이 아닌 마스크되지 않은 핀 물질을 제거하는 선택적 에칭이다. 이러한 경우, 마스크 물질은 또한 STI 물질(예를 들어, 실리콘 이산화물)이나 핀 리세스 에칭에 내성이 있는 어떤 다른 물질(예를 들어, 실리콘 질화물)로도 구현될 수 있음에 주목해야 한다. 특정한 예시적인 일 실시예에서, 희생 핀은 실리콘이고 마스크는 실리콘 이산화물 및/또는 실리콘 질화물이며, 리세스 에칭은 습식 에칭(예를 들어, 수산화 칼륨(potassium hydroxide) 또는 STI 물질이 아닌 마스크되지 않은 실리콘 핀 물질을 제거하는 다른 적절한 에천트(etchant))을 이용하여 수행된다. 희생 핀 에칭의 깊이는 실시예마다 다를 수 있고, (도 2에 도시된 바와 같은) 페데스탈(pedestal), 또는 원래의 핀 바닥을 지나 기판으로의 리세스(효과적으로는, x축에 걸친 페데스탈의 미러 이미지)를 남기거나, STI 트랜치의 바닥과 수평을 이룰 수 있다. 본 개시내용에 비추어 인식되는 바와 같이, 핀 리세스의 깊이는 원하는 채널 구성 및 물질, 기판 두께, 및/또는 핀 높이와 같은 인자에 좌우될 것이다. 일부 실시예에서, 에칭 공정은 리세스의 폭을 변경할 수 있고, 트랜치의 상부는 어떤 그러한 경우에 바닥보다 넓다. 원래의 희생 핀이 상부보다 바닥에서 더 넓은 다른 실시예에서, 상부는 바닥에서 폭에 가깝거나 그 폭을 초과하도록 넓어질 수 있다. 또 다른 실시예에서, 리세스는 결국 중간보다 상부 및 바닥에서 더 넓은, 약간 모래 시계 형상이 될 수 있다. 또 다른 실시예에서, 폭은 실질적으로 에칭 공정에 의해 변화되지 않을 수 있다. 더 일반적인 의미로, 리세스/핀의 형상은 (반드시 그런 것은 아니지만) 에칭 공정에 의해 변경될 수 있고, 결국 확산 영역(또는 그 일부)의 형상을 변경할 수 있다.
도 3은 본 발명의 일 실시예에 따른, 리세스된 핀 각각에서 대체물을 선택적으로 성장시키거나 그렇지 않고 형성한 다음, 필요에 따라 평탄화하는 것을 포함하는 공정을 예시한다. 본 예시적인 경우에서 알 수 있는 바와 같이, 리세스된 핀은 특정한 반도체 물질, 합금 또는 화합물(예를 들어, 컬럼 IV 물질, 컬럼 III-V 물질 등)로 충진되었다. 에피텍셜 물질은 층 두께, 극성, 도핑, 조성비 및/또는 변형률과 같은 몇 개의 관심 파라미터에 대해서도 원하는 대로 구성될 수 있다. 결과적인 대체 핀은 일반적으로 도 3에서 대체 핀 A로 지정되고, 또한 유형 A 핀으로 불릴 수 있다. 일부 실시예에서, 대체 핀 A에 대한 평탄화 공정은 나머지 희생 핀에서 마스크를 제거하여 이들의 후속 처리를 용이하게 하는데에도 사용될 수 있음에 주목해야 한다. 특정한 일 실시예에서, 기판은 벌크 실리콘 기판이고 대체 핀은 SiGe이다. 에피텍셜 증착은 표면으로부터 연장되고 기형이고, 깍인 면이고 불규칙적일 수 있는 어떤 과잉 물질을 발생할 수 있음에 주목해야 한다. 이러한 과잉 물질은 평탄화 동안에 제거될 수 있고 상부 표면의 증착 토폴로지는 특별히 청구된 발명과 관련되지 않는다.
도 4는 본 발명의 일 실시예에 따른, 마무리된 핀(유형 A 대체 핀) 중 일부를 마스크하고, 다른 나머지 핀을 리세스하는 공정 및 결과적인 구조를 예시한다. 도 2와 관련하여 마스킹 및 리세싱 핀에 대한 앞에서의 설명은 여기서 동일하게 적용가능하다. 몇 개의 적절한 마스킹 및/또는 선택적인 에칭 공정이라도 사용될 수 있으며, 청구된 발명은 어떤 특정한 공정으로 한정되는 것으로 의도되지 않는다.
도 5는 본 발명의 일 실시예에 따른, 도 4에 형성된 리세스된 핀 각각에서 대체 핀을 선택적으로 성장시키거나 그렇지 않고 형성한 다음, 필요에 따라 평탄화하는 것을 포함하는 공정을 예시한다. 본 예시적인 경우에서 알 수 있는 바와 같이, 이와 같은 제2 세트의 리세스된 핀은 유형 A 대체 핀과 다른 특정 반도체 물질, 합금 또는 화합물(예를 들어, 컬럼 IV 물질, 컬럼 III-V 물질 등)로 충진되었다. 본 공정의 결과적인 대체 핀은 일반적으로 도 5에서 대체 핀 B로 지정되고, 또한 유형 B 대체 핀으로도 불릴 수 있다. 각 대체 핀은 층 두께, 조성비, 극성, 도핑, 및/또는 변형률과 같은 몇 개의 관심 파라미터에 대해서도 원하는 대로 구성될 수 있다. 유형 A 대체 핀은 유형 B 대체 핀의 공정과 완전히 독립적일 수 있고, 그 반대의 경우도 가능할 수 있음에 주목해야 한다. 따라서, 한가지 대체 핀 유형의 극성, 변형률, 및/또는 조성비는 다른 실시예에 따라 다른 대체 핀 유형의 것과 다를 수 있다.
도 6은 본 발명의 일 실시예에 따른, 마스킹 층을 제거하는 공정이 수행된 후와, 어떤 원하는 평탄화 후의 결과적인 구조를 예시한다. 평탄화는 필요한 곳에 국부적일 수 있고, STI층 및 및/또는 마스크되지 않은 핀의 상부를 효과적인 에칭 정지(stop)로 이용할 수 있음에 주목해야 한다. 본 개시내용에 비추어 인식되는 바와 같이, 유형 A 및 B의 대체 핀으로 구성된 결과적인 구조는 많은 응용에 사용될 수 있다. CMOS 응용에서, 예를 들면, 유형 A 대체 핀은 NMOS 트랜지스터로 구성될 수 있고 유형 B 대체 핀은 PMOS 트랜지스터로 구성될 수 있다. 대안으로, 유형 A 대체 핀은 제1 유형의 NMOS 트랜지스터로 구성될 수 있고, 유형 B 대체 핀은 제2 유형의 NMOS 트랜지스터로 구성될 수 있다. 대안으로, 유형 A 대체 핀은 제1 유형의 PMOS 트랜지스터로 구성될 수 있고, 유형 B 대체 핀은 제2 유형의 PMOS 트랜지스터로 구성될 수 있다. 더욱이, 다른 실시예는 몇 개의 다양한 대체 핀 구성이라도 가질 수 있고, 청구된 발명은 도시된 두 가지 유형으로 한정되는 것으로 의도되지 않음에 주목해야 한다. 예를 들면, 일 실시예는 네 개의 다른 대체 핀 유형 A, B, C, 및 D를 포함할 수 있고, 여기서 유형 A 대체 핀은 제1 유형의 NMOS 트랜지스터로 구성되고, 유형 B 대체 핀은 제1 유형의 PMOS 트랜지스터로 구성되고, 유형 C 대체 핀은 제2 유형의 NMOS 트랜지스터로 구성되고, 유형 D 대체 핀은 제2 유형의 PMOS 트랜지스터로 구성된다. 또 다른 예시적인 실시예는 본 명세서에서 기술된 바와 같은 모든 프로비저닝된 대체 핀 이외에, 하나 이상의 리세스되지 않은 핀을 포함하여 동일한 집적 회로에서 리세스 및 대체 기반 트랜지스터와 원래 핀 기반 트랜지스터를 혼합하여 제공할 수 있다. 더 일반적인 의미로, 본 개시내용에 비추어 인식되는 바와 같이, 원래 핀으로 또는 원래 핀 없이 어떤 임의 개수의 대체 핀 유형의 치환이라도 구현될 수 있다.
도 7은 본 발명의 일 실시예에 따른, 도 6에 도시된 구조의 트랜치 산화물(또는 다른 STI 물질)을 리세스하는 공정 및 결과적인 구조를 예시한다. 이것은, 예를 들어, 마무리된 대체 핀 A 및 B를 마스킹하고 STI를 적절한 깊이로 에칭하거나, 선택적 에칭 방식을 이용하여 마스크 없이 수행될 수 있다. 어떤 적절한 에칭 공정(예를 들어, 습식 및/또는 건식)이라도 사용될 수 있다. 예를 들면, STI가 실리콘 이산화물로 구현되고 대체 핀 A 및 B 각각이 SiGe로 구현되는 특정한 예시적인 일 실시예에서, STI 리세스 공정은 (핀 물질을 에칭하지 않거나 그렇지 않고 STI 물질보다 느린 핀 물질을 에칭하는) 핀 물질에 선택적인 에천트를 이용하여 수행될 수 있다. 인식되는 바와 같이, STI 에천트에 영향받지 않거나 그렇지 않고 그 STI 에천트에 잘 견디는 마스크는 필요한 경우 대체 핀 A 및 B를 보호하기 위해 패터닝될 수 있다. STI 리세스의 깊이는 실시예마다 다를 수 있고, 본 예시적인 실시예에서는 나머지 희생 핀 물질(또는 페데스탈)의 상부와 수평을 이룬다. 본 개시내용에 비추어 더 인식되는 바와 같이, STI 리세스의 깊이는 원하는 확산 기하학적 구조, STI 두께 및 원하는 격리, 및/또는 핀 높이와 같은 인자에 좌우될 것이다. 다양한 실시예에서는, 이와 같이 STI를 부분적으로 제거하면 대체 핀 A 및 B 중 하나 이상의 폭을 변경할 수 있으며, 대체 핀의 상부는 일 실시예에서 결국 대체 핀의 바닥보다 비교적 좁아진다. 다른 실시예에서, 대체 핀의 높이에 따른 상대적 폭은 비교적 변하지 않고 남아 있을 수 있다. 일부 실시예에서, 대체 핀 A 및 B는 상이한 물질을 포함할 수 있고, 이때 유형 A 대체 핀은 그 폭이 유형 B 대체 핀보다 더 많이 변경된다. 여기서 그리고 도 2와 관련하여 설명된 그러한 폭 변화는 본 명세서에서 기술된 에칭 공정 중 어떤 것에도 적용가능할 수 있음에 주목해야 한다.
도 8은 본 발명의 일 실시예에 따른, 대체 핀 A 및 B 위에 더미 게이트 전극 물질을 증착한 다음, 패터닝하여 복수의 희생 게이트를 형성하는 공정 및 결과적인 구조를 예시한다. 더 도시된 바와 같이, 더미 게이트 전극 물질을 증착하기 전에 더미 게이트 유전체가 프로비저닝될 수 있다. 이러한 게이트 유전체는 일부 실시예에서 후속 공정에서 제거 및 대체될 수 있다는 점에서 더미 게이트 유전체로 불린다. 그러나, 다른 실시예에서 최종 구조를 위해 의도된 게이트 유전체가 사용될 수 있음에 주목해야 한다. 예시적인 더미 게이트 유전체 물질은, 예를 들어, 실리콘 이산화물을 포함하고, 예시적인 더미 게이트 전국 물질은 폴리실리콘을 포함하지만 임의의 적절한 더미/희생 게이트 유전체 및/또는 전극 물질이 사용될 수 있다. 인식되는 바와 같이, 게이트 물질의 치수는 실시예마다 다를 것이며 원하는 디바이스 성능 특성, 디바이스 크기, 및 게이트 격리와 같은 인자에 따라 원하는 대로 구성될 수 있다.
따라서, CMOS 응용에서, PMOS 및 NMOS 트랜지스터 채널 모두 원하는 물질로 대체될 수 있다. 예를 들면, 일 실시예는 p 채널에서 SiGe 그리고 n 채널에서 InAs를 포함할 수 있다. 마찬가지로 p 채널은 물론 n 채널에 대해서도 매우 다양한 물질, 이를테면 실리콘 카바이드 합금, 인듐 인화물, 갈륨 비소 등이 제안될 수 있다. p 또는 n 채널의 순서는, 예를 들어, 허용가능한 열 예산 고려사항 또는 다른 그러한 인자에 좌우될 수 있음에 주목해야 한다. 청구된 발명은 p형 우선 대 n형 우선에 대한 선호로 한정되는 것으로 의도되지 않는다. 어떤 이러한 경우에, 컬럼 IV 반도체 물질 및 합금에서 어떤 종류의 화합물 반도체까지 범위의 어떤 반도체 채널 물질을 섞어 매치한 것이 사용될 수 있다.
예를 들어, 소스 및 드레인 영역, 최종 게이트 스택, 및 금속 콘택을 포함할 수 있는, 완성된 디바이스를 형성하는 후속 처리는 원하는 대로 예를 들어 통상적으로 수행되는 것처럼 또는 어떤 커스텀 처리를 이용하여 수행될 수 있다. 본 개시내용에 비추어 많은 구성이 명백할 것이며, 청구된 방법은 어떤 특정한 것들로 한정되는 것으로 의도되지 않는다. 또한, 다양한 실시예에 따르면, 어떤 예시적인 소스/드레인 형성 기술 및 구조는 도 11a 내지 도 11f를 더 참조하여 다시 제공된다.
도 9a 내지 도 9c는 본 발명의 또 다른 실시예에 따른, 핀 기반 트랜지스터 디바이스 형성 공정뿐 아니라, 예시적인 다양한 결과적인 구조를 예시한다. 본 예시적인 공정은 대체 핀 물질(예를 들어, SiGe 또는 다른 원하는 반도체 물질, 합금 또는 화합물)이 p 채널 및 n 채널 둘 다에, 또는 어떤 트랜지스터가 구성되든 적합하다고 가정한다. 도 9a는 여기서 원래 핀 모두가 리세스되는 것을 제외하고, 도 2를 참조하여 설명된 리세스 공정과 유사하다. 따라서, (STI의 마스킹 또는 그 선택도와 다른) 마스킹 또는 선택도는 필요하지 않다. 핀의 리세싱은, 예를 들어, 동시에(모든 핀이 함께), 개별적으로, 또는 서브 그룹으로, 그리고 특별한 순서 없이 수행될 수 있다. 도 9b는 도 3 및 도 5를 참조하여 설명된 에피텍셜 증착 공정과 유사하다. 따라서, 리세스된 핀 영역 각각에 공통 물질이 증착된 다음 평탄화될 수 있다. 도 9c는 도 7을 참조하여 설명된 STI 리세스 공정과 유사하다. 본 예시적인 경우에, STI는 에칭 핀의 상부와 수평을 이루지 않고, 오히려 대체 핀의 중간 영역과 수평을 이루도록 리세스된다는 점에 주목해야 한다. 다른 실시예는 주어진 응용에 적합한 것으로서, 더 얕거나 더 깊은 리세스 트랜치 격리 물질을 가질 수 있다. 다음에, 게이트 스택은 앞에서 도 8을 참조하여 설명된 바와 같이 제공될 수 있다. 리세스 및 대체 방법론을 수행하는 것에 대한 다른 이전의 관련 설명이 여기서 동일하게 적용가능하다.
핀 및 대체 핀 하이브리드
도 10a 내지 도 10c는 본 발명의 또 다른 실시예에 따른, 핀 기반 트랜지스터 디바이스 형성 공정뿐 아니라, 예시적인 다양한 결과적인 구조를 예시한다. 도 10a는 도 2를 참조하여 설명된 리세스 공정과 유사하고, 도 10b는 도 3 및 도 5를 참조하여 설명된 에피텍셜 증착 공정과 유사하다. 따라서, 앞에서 설명된 바와 같이, 리세스된 핀 영역 각각에 공통 물질이 증착된 다음 평탄화될 수 있다. 따라서, 원래 핀 및 대체 핀의 조합이 프로비저닝된다. 도 10c는 도 7을 참조하여 설명된 STI 리세스 공정과 유사하다. 본 예시적인 경우에, STI는 대체 핀 및 원래 핀의 중간 영역까지 리세스된다. 다음에, 게이트 스택은 앞에서 도 8을 참조하여 설명된 바와 같이 제공될 수 있다. 리세스 및 대체 방법론을 수행하는 것에 대한 다른 이전의 관련 설명이 여기서 동일하게 적용가능하다.
예시적인 일 실시예에서, 원래 핀은 실리콘이고 대체 핀은 0.1% 내지 90% 범위의 게르마늄 농도, 또는 더 높은 순수한 게르마늄을 갖는 변형된 SiGe 합금과 같은 p-MOS 채널 물질로 구현된다. 만일 SiGe 합금이 나중에 핀에 에칭된 평면층으로서 통상적인 방식으로 증착된 경우, 가장 높은 변형된 게르마늄 농도는 100nm까지의 두께에 대해 40%로 제한될 것이라는 점에 주목해야 한다. 더욱이, 통상적인 기술은 동일한 웨이퍼 상에서 동일한 높이로 실리콘 핀과 SiGe 핀의 혼합을 허용하지 않는다. 본 개시내용에 비추어 많은 핀/대체 핀 물질 및 구성이 명백할 것이며, 청구된 발명은 어떤 특정한 것들로 한정되는 것으로 의도되지 않는다. 원하는 회로 성능, 이용가능한 물질, 제조 능력, 및 응용 특정 세부사항과 같은 인자는 본 명세서에서 설명된 바와 같은 핀을 커스터마이징할 때 고려될 수 있다. 이러한 커스터마이제이션은, 예를 들어, n형 또는 p형 극성, 또는 동작 주파수, 전류 밀도, 전력 용량, 이득, 대역폭 등과 같은 어떤 트랜지스터 성능 인자에 대해서도 이루어질 수 있다.
동일한 수평면에서의 다양한 채널 물질
많은 대안의 실시예 및 변형예는 본 개시내용에 비추어 명백할 것이다. 예를 들어, 도시된 실시예에서, 하나의 대체 핀 유형의 채널 영역은 또 다른 대체 핀 유형의 채널 영역과 동일한 수평면 상에 존재하거나 그렇지 않고 그와 중첩된다. 또 다른 예시적인 실시예에서, 하나의 대체 핀 유형의 채널 영역은 또 다른 프로비저닝된 대체 핀 유형의 채널 영역과 동일한 수평면 상에 존재하지 않을 수 있거나 그렇지 않고 그와 중첩된다. 한가지 특정한 예시적인 경우에, 원래 핀의 채널 영역은 실리콘일 수 있고, 대체 핀 유형 C의 채널 영역은 SiGe일 수 있고, 대체 핀 유형 B의 채널 영역은 갈륨 비소일 수 있으며 대체 핀 유형 D의 채널 영역은 인듐 비소일 수 있다. 본 명세서에서 사용된 바와 같은, 동일한 수평면에 존재한다는 것은 제1 대체 핀 유형의 채널 영역과 제2 대체 핀 유형의 채널 영역 사이에 적어도 일부가 중첩되어, 단일축을 따르는 적어도 하나의 공통면(common plane)이 제1 및 제2 대체 핀 유형 각각의 양 채널 영역을 관통한다는 것을 의미한다. 그러나, 본 개시내용에 비추어 인식되는 바와 같이, 이러한 중첩은 필요하지 않다는 점에 주목해야 한다. 더 일반적인 의미로, 각 대체 핀 유형은 다른 대체 핀 유형과 상관없이 구현될 수 있고, 존재하는 공통면 및/또는 다른 대체 핀 유형에 대한 물질 조성비를 이용하거나 이용하지 않고도 구성될 수 있다. 균질성에 대한 완전한 범위의 핀/대체 핀 다양성은 본 명세서에서 제공된 기술에 의해 가능하다.
게이트 및 소스/드레인 형성
도 8, 도 9a 내지 도 9c 및 도 10a 내지 도 10c에 도시된 다양한 예시적인 실시예에서와 같이 개별 채널 영역을 형성한 다음, 예시적인 일부 실시예에 따라 게이트 유전체 및 게이트 전극 처리가 수행될 수 있고, 소스 및 드레인 콘택이 추가될 수 있다. 이러한 사후 채널 처리는, 예를 들어, 통상적으로 수행되는 것처럼 수행될 수 있다. 트랜지스터 기반 집적 회로의 제조를 용이하게 완료하는 다른 전형적인 처리 단계, 이를테면 중간 평탄화 및 클리닝 공정, 실리사이드화 공정, 콘택 및 인터커넥트 형성 공정, 및 증착 마스킹 에칭 공정은 명백할 것이다. 더욱이, 일부 실시예는 (현상태의 핀 또는 대체 핀 물질을 이용하기보다) 원한다면 소스/드레인 영역을 형성하는 제거 및 대체 공정을 채용할 수 있다. 많은 후속 공정 방식은 본 개시내용에 비추어 명백할 것이다.
예시적인 일부 실시예에서, 게이트 유전체는, 예를 들어, SiO2 또는 고-유전율(high-k) 게이트 유전체 물질과 같은 어떤 적절한 산화물이라도 될 수 있다. 고-유전율 게이트 유전체 물질의 예는, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(tinanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium tinanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate)을 포함한다. 일부 실시예에서, 게이트 유전체층 상에서는 어닐링(annealing) 공정이 수행되어 고-유전율 물질이 사용될 때 그 품질을 향상시킬 수 있다. 일반적으로, 게이트 유전체의 두께는 소스 및 드레인 콘택에서 게이트 전극을 전기적으로 절연하기에 충분해야 한다. 게이트 전극 물질은 다른 적절한 게이트 전극 물질 역시 사용될 수 있지만, 예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 또는 금속층(예를 들어, 텅스텐, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물)일 수 있다. 다음에, 형성된 게이트 전극은 마스크로 덮혀 후속 처리 동안 이를 보호할 수 있다. 게이트 유전체, 게이트 전극 및 어떤 선택적인 마스크 물질은 일반적으로 게이트 스택 또는 게이트 구조로 불릴 수 있다.
일단 게이트 스택이 제조되면, 소스/드레인 영역이 처리될 수 있다. 이러한 처리는, 예를 들어, 에칭에 의해 소스/드레인 영역을 노출시키거나 그렇지 않고 핀 또는 대체 핀 주위에서 추가 절연체 물질을 제거하는 것을 포함할 수 있어, 예를 들어 실리사이드 공정을 이용하여 달성될 수 있는 소스 드레인 콘택이 프로비저닝될 수 있다. 전형적인 소스 드레인 콘택 물질은, 예를 들어, 텅스텐, 티타늄, 은, 금, 알루미늄, 및 이들의 합금을 포함한다.
앞에서 설명된 바와 같이, 일부 실시예는 (현상태의 핀 또는 대체 핀을 이용하기보다) 원한다면 소스/드레인 영역을 형성하는 제거 및 대체 공정을 채용할 수 있다. 도 11a 내지 도 11f는 예시적인 실시예에 따른, 이중층 소스/드레인 구조를 갖는 트랜지스터 구조를 제공하는 한가지 그러한 예시적인 공정을 예시한다. 인식되는 바와 같이, 설명의 간략함을 위해 단지 하나의 핀/대체 핀만 도시되지만, 몇 개의 핀/대체 핀이라도 갖는 구조 및 본 명세서에서 설명된 바와 같은 몇 개의 구성에서도 동일 개념이 동일하게 적용될 수 있다. 도 11a는 핀의 세 개의 표면 위에 게이트 전극을 형성하여 세 개의 게이트(즉, 3중 게이트 디바이스)를 형성하는 것을 도시한다. 핀/대체 핀과 게이트 전극 사이에는 게이트 유전체 물질이 제공되고, 게이트 전극 상부에는 하드마스크가 형성된다. 도 11b는 절연성 물질의 증착 및 모든 수직 표면 상에 절연체 물질의 코팅을 남겨 게이트 전극 및 핀/대체 핀의 측벽(sidewalls)에 스페이서(spacers)를 제공하는 후속 에칭 후의 결과적인 구조를 예시한다. 도 11c는 핀/대체 핀의 측벽에서 과잉 절연성/스페이서 물질을 제거함으로써, 게이트 전극의 측벽에 대향하는 스페이서만 남기는 추가 에칭 처리 후의 결과적인 구조를 예시한다. 도 11d는 기판의 소스/드레인 영역에서 핀/대체 핀을 제거함으로써, 리세스된 핀/대체 핀이 STI 아래에 있는 상부 표면을 갖도록 리세스를 형성하는 리세스 에칭 후의 결과적인 구조를 예시한다. 다른 실시예는 리세스되지 않을 수 있다는(예를 들어, 소스/드레인 영역이 STI층과 수평을 이루거나 STI층 위에 있다는) 점에 주목해야 한다. 도 11e는 일부 실시예에서 얇은 p형이고 실리콘의 상당 부분(예를 들어, 실리콘 또는 70 원자 % 실리콘을 갖는 SiGe)을 함유할 수 있거나, 순수한 게르마늄(예를 들어, 게르마늄으로 이루어진 개별층, 또는 통합되거나 그렇지 않고 다시 설명될 캡의 조성에 포함된 비검출 층)일 수 있는 에피텍셜 라이너의 성장 후의 결과적인 구조를 예시한다. 도 11f는 예시적인 일부 실시예에서 p형이고 주로 게르마늄을 포함하지만 20 원자 % 미만의 주석 또는 앞에서 설명된 바와 같은 다른 적절한 합금 물질일 수 있는 에피텍셜 소스/드레인 캡의 성장 후의 결과적인 구조를 예시한다. 더 인식되는 바와 같이, 3중 게이트 구성에 대한 대안은 핀/대체 핀의 상부에 유전체/격리층을 포함하는 이중 게이트 구조임에 주목해야 한다. 또한, 도 11e 및 도 11f에 도시된 소스/드레인 영역을 구성하는 라이너 및 캡의 예시적인 형상은 청구된 발명을 어떤 특정한 소스/드레인 유형 또는 형성 공정으로 한정하는 것으로 의도되지 않고, 다른 소스/드레인 형상은 본 개시내용에 비추어 명백할 것임(예를 들어, 원형, 사각형 또는 직사각형 소스/드레인 영역이 구현될 수 있음)에 주목해야 한다.
인식되는 바와 같이, 도시된 방법론은 사용된 물질 및 원하는 프로파일에 따라 리소그래피, 화학 기상 증착(CVD), 원자층 증착(ALD), 스핀 온 증착(SOD), 물리 기상 증착(PVD), 습식 및 건식 에칭(예를 들어, 등방성 및/또는 이방성)을 포함하여 어떤 적절한 표준 반도체 공정이라도 이용하여 수행될 수 있다. 대안의 증착 기술 역시 사용될 수 있으며, 예를 들어, 다양한 물질층이 열적으로 성장될 수 있다. 본 개시내용에 비추어 더 인식되는 바와 같이, 본 발명의 일 실시예를 구현하여 본 명세서에서 설명된 바와 같은 커스톰 핀 기반 디바이스 또는 구조를 제공하기 위해 몇 개의 적절한 물질, 층 기하학적 구조, 및 형성 공정이라도 사용될 수 있다.
예시적인 시스템
도 12는 본 발명의 일 실시예에 따라 구성된 하나 이상의 집적 회로 구조로 구현된 컴퓨팅 시스템을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는 다음으로 한정되는 것은 아니지만 프로세서(1004) 및 적어도 하나의 통신 칩(1006)(본 예에서는 두 개가 도시됨)을 포함하여 많은 컴포넌트를 포함할 수 있으며, 그 각각은 마더보드(1002)에 물리적 및 전기적으로 결합되거나, 그렇지 않고 그 내에 통합될 수 있다. 인식되는 바와 같이, 마더보드(1002)는, 예를 들어, 시스템(1000)의 메인 보드이든 메인 보드 또는 단독 보드에 탑재된 도터보드(daughterboard) 등이든 간에 어떤 인쇄 회로 기판이라도 될 수 있다. 그 응용에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트는, 다음으로 한정되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치확인 시스템(GPS) 디바이스, 컴파스, 가속기, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(이를테면, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트 중 어떤 것이라도 커스터마이징된 채널을 갖는 핀 기반 트랜지스터로 구성된 하나 이상의 집적 회로 구조를 포함할 수 있다. 일부 실시예에서, 다중 기능은 하나 이상의 칩에 통합될 수 있다(예를 들면, 통신 칩(1006)은 프로세서(1004)의 일부이거나 그렇지 않고 그 내에 통합될 수 있음에 주목해야 한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로의 및 그로부터의 데이터의 전송을 위해 무선 통신을 가능하게 해준다. 용어 "무선" 및 그 파생어는 비고상(non-solid) 매체를 통해 변조된 전자기 방사를 이용하여 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 사용될 수 있다. 이러한 용어는 관련 디바이스가 일부 실시예에서 이들이 포함하지 않을 수도 있지만 어떤 와이어도 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(1006)은 다음으로 한정되는 것은 아니지만 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 터메 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GRPS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어는 물론, 3G, 4G, 5G, 및 그 이상으로 지정된 어떤 다른 무선 프로토콜을 포함하여 많은 무선 표준 또는 프로토콜 중 어떤 것이라도 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들면, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA. WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신 전용일 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 실시예에서, 프로세서(1004)의 집적 회로 다이는 본 명세서에서 설명된 바와 같은 커스터마이징된 채널을 갖는 하나 이상의 핀 기반 트랜지스터를 포함한다. "프로세서"라는 용어는, 예를 들어, 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 모든 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 그러한 예시적인 일부 실시예에 따르면, 통신 칩(1006)의 집적 회로 다이는 본 명세서에서 설명된 바와 같은 커스터마이징된 채널을 갖는 하나 이상의 핀 기반 트랜지스터를 포함한다. 본 개시내용에 비추어 인식되는 바와 같이, 다중 표준 무선 기능은 프로세서(1004)에 직접 통합될 수 있다(예를 들어, 이 경우 모든 칩(1006)의 기능은 개별 통신 칩이라기보다 프로세서(1004)에 통합된다)는 점에 주목해야 한다. 또한, 프로세서(1004)는 그러한 무선 기능을 갖는 칩셋일 수 있다는 점에 주목해야 한다. 요약하면, 몇 개의 프로세서(1004) 및/또는 통신 칩(1006)이라도 사용될 수 있다. 마찬가지로, 어떤 하나의 칩 또는 칩셋에도 다중 기능이 통합될 수 있다.
다양한 구현에서, 컴퓨팅 시스템(1000)은 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대정보 단말기(PDA), 울타라 모바일 PC, 모바일폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 재생기, 또는 디지털 비디오 레코더일 수 있다. 다른 구현에서, 시스템(1000)은 데이터를 처리하거나 본 명세서에서 설명된 바와 같은 핀 기반 트랜지스터(예를 들어, 동일한 다이 상에서 커스터마이징된 채널로 구성된 p형 및 n형 디바이스를 갖는 CMOS 디바이스)를 채용하는 어떤 다른 전자 디바이스라도 될 수 있다. 본 개시내용에 비추어 인식되는 바와 같이, 본 발명의 다양한 실시예는 동일한 다이 상에서 커스터마이징된 다양한 채널 구성(예를 들어, SiGe, Si/SiGe, III-V, 및/또는 이들의 조합)의 사용을 가능하게 함으로써 모든 공정 노드에서(예를 들어, 미크론 범위, 또는 서브 미크론 또는 그 이상에서) 제조되는 제품의 성능을 향상시키는데 사용될 수 있다.
많은 실시예는 명백할 것이며, 본 명세서에서 설명된 특징들은 몇 개의 구성에서도 결합될 수 있다. 본 발명의 예시적인 일 실시예는 핀 기반 트랜지스터 구조를 형성하는 방법을 제공한다. 이 방법은 기판 상에 복수의 핀을 형성하는 단계를 포함하며, 각 핀은 기판으로부터 연장된다. 이 방법은 각 핀의 대향 측면에 얕은 트랜치 격리를 형성하는 단계, 및 핀들 중 적어도 일부를 리세싱하여 제1 세트의 리세스를 제공하는 단계를 더 포함한다. 이 방법은 제1 세트의 리세스의 각 리세스에 제1 유형의 대체 핀을 형성하는 단계를 포함하고, 제1 유형의 각 대체 핀은 트랜지스터 구조의 채널을 포함한다. 어떤 경우에, 핀들 중 적어도 일부를 리세싱하여 제1 세트의 리세스를 제공하는 단계는 제1 세트의 마스크되지 않은 희생 핀을 남기도록 복수의 핀들 중 제1 세트의 핀을 마스킹하는 단계, 및 제1 세트의 마스크되지 않은 희생 핀을 리세싱하여 제1 세트의 리세스를 제공하는 단계를 포함한다. 어떤 경우에, 이 방법은 제1 유형의 각 대체 핀을 평탄화하는 단계를 포함하고, 여기서 상기 평탄화하는 단계는 제1 세트의 핀 위의 마스킹 물질을 제거하는 단계를 포함한다. 한가지 그러한 경우에, 이 방법은 제2 세트의 마스크되지 않은 희생 핀을 남기도록 제1 유형의 대체 핀 각각을 마스킹하는 단계, 제2 세트의 마스크되지 않은 희생 핀을 리세싱하여 제2 세트의 리세스를 제공하는 단계, 및 제2 세트의 리세스의 각 리세스에 제2 유형의 대체 핀을 형성하는 단계를 더 포함한다. 한가지 그러한 경우에, 단일 축을 따르는 적어도 하나의 공통면은 제1 유형의 적어도 하나의 대체 핀 및 제2 유형의 적어도 하나의 대체 핀의 각 채널을 관통한다. 다른 그러한 예시적인 경우에, 단일 축을 따라 제1 및 제2 유형의 대체 핀의 각 채널을 관통하는 공통면은 존재하지 않는다. 또 다른 그러한 경우에, 제1 유형의 대체 핀은 극성, 변형률, 및/또는 조성비 중 적어도 하나에 대해 제2 유형의 대체 핀과 다르게 구성된다. 예를 들어, 한가지 그러한 경우에, 제1 유형의 대체 핀은 PMOS 또는 NMOS 중 하나용으로 구성되고 제2 유형의 대체 핀은 PMOS 또는 NMOS 중 다른 하나용으로 구성된다. 다른 그러한 경우에, 이 방법은 제2 유형의 각 대체 핀을 평탄화하는 단계를 더 포함하고, 여기서 상기 평탄화하는 단계는 제1 유형의 대체 핀 위의 마스킹 물질을 제거하는 단계를 포함한다. 어떤 경우에, 핀들 중 적어도 일부를 리세싱하여 제1 세트의 리세스를 제공하는 단계는 복수의 핀을 모두 리세싱하는 단계를 포함한다. 어떤 경우에, 이 방법은 기판 상에 얕은 트랜치 격리를 리세싱하여 제1 유형의 대체 핀의 측벽을 노출시키는 단계, 제1 유형의 대체 핀 위에 게이트를 형성하는 단계, 및 그 게이트와 연관된 소스/드레인 영역을 형성하는 단계를 포함한다. 어떤 경우에, 복수의 핀들 중 나머지 핀은 대체 핀이 아니고 제2 유형의 것이며, 제2 유형의 각 나머지 핀은 트랜지스터 구조의 채널을 포함한다. 한가지 그러한 경우에, 이 방법은 기판 상에 얕은 트랜치 격리를 리세싱하여 제1 유형의 대체 핀 및 제2 유형의 나머지 핀의 측벽을 노출시키는 단계, 제1 유형의 대체 핀 및 제2 유형의 나머지 핀 위에 게이트 구조를 형성하는 단계, 및 그 게이트 구조와 연관된 소스/드레인 영역을 형성하는 단계를 더 포함한다. 많은 변형예는 명백할 것이다. 예를 들면, 다른 실시예는 본 단락에서 다양하게 규정된 이 방법에 의해 형성된 집적 회로를 제공한다.
본 발명의 또 다른 실시예는 트랜지스터 디바이스를 제공한다. 이 디바이스는 기판 상에 제1 유형의 제1 복수의 대체 핀을 포함하고, 제1 복수의 각 대체 핀은 기판으로부터 연장되고 채널 영역을 포함한다. 이 디바이스는 기판 상에 제2 복수의 다른 핀을 더 포함하고, 제2 복수의 각 핀은 기판으로부터 연장되고 채널 영역을 포함한다. 어떤 경우에, 제2 복수의 다른 핀은 또한 제1 유형의 대체 핀이기도 하다. 어떤 경우에, 제2 복수의 다른 핀은 제2 유형의 것이고, 제1 유형의 대체 핀의 채널 영역은 극성, 변형률, 및/또는 조성비 중 적어도 하나에 대해 제2 유형의 다른 핀의 채널 영역과 다르게 구성된다. 한가지 그러한 경우에, 제2 유형의 다른 핀은 또한 대체 핀이기도 하다. 다른 그러한 경우에, 제2 유형의 다른 핀은 대체 핀이 아니다. 어떤 경우에, 이 디바이스는 제1 및 제2 복수의 핀 중 각 핀의 대향 측면 상에 얕은 트랜치 격리를 포함한다. 어떤 경우에, 단일 축을 따르는 적어도 하나의 공통면은 적어도 하나의 제1 유형의 대체 핀 및 다른 핀들 중 적어도 하나의 각 채널 영역을 관통한다. 다른 경우에, 단일 축을 따라 제1 유형의 대체 핀 중 어떤 하나 및 다른 핀들 중 어떤 하나의 각 채널을 관통하는 공통면은 존재하지 않는다. 어떤 경우에, 제1 유형의 대체 핀의 채널 영역은 PMOS 또는 NMOS 중 하나용으로 구성되고 다른 핀들의 채널 영역은 PMOS 또는 NMOS 중 다른 하나용으로 구성된다. 어떤 경우에, 이 디바이스는 게이트 스택 및 소스/드레인 영역을 더 포함한다. 또 다른 실시예는 본 단락에서 다양하게 설명된 디바이스를 포함하는 집적 회로를 제공한다. 또 다른 실시예는 이러한 집적 회로를 포함하는 시스템을 제공한다.
본 발명의 또 다른 실시예는 트랜지스터 디바이스를 제공한다. 본 예시적인 경우에, 이 디바이스는 기판 상에 제1 유형의 제1 복수의 대체 핀을 포함하고, 제1 복수의 각 대체 핀은 기판으로부터 연장되고 채널 영역을 포함한다. 이 디바이스는 기판 상에 제2 복수의 다른 핀을 더 포함하고, 제2 복수의 각 핀은 기판으로부터 연장되고 채널 영역을 포함한다. 이 디바이스는 제1 및 제2 복수의 핀 중 각 핀의 대향 측면 상에 얕은 트랜치 격리를 더 포함한다. 이 디바이스는 핀별로 다중 게이트 및 그 게이트들 중 적어도 하나에 해당하는 소스/드레인 영역을 제공하도록 얕은 트랜치 격리 위로 연장되는 제1 및 제2 복수의 핀들의 다중 채널 영역 표면 상에 게이트 스택을 더 포함한다. 단일 축을 따르는 적어도 하나의 공통면은 적어도 하나의 제1 유형의 대체 핀 및 다른 핀들 중 적어도 하나의 각 채널 영역을 관통한다. 어떤 예시적인 경우에, 제2 복수의 다른 핀은 제2 유형의 것이고, 제1 유형의 대체 핀의 채널 영역은 극성, 변형률, 및/또는 조성비 중 적어도 하나에 대해 제2 유형의 다른 핀의 채널 영역과 다르게 구성된다. 어떤 다른 예시적인 경우에, 다른 핀은 또한 제1 유형의 대체 핀과 조성적으로(compositionally) 다른 대체 핀이기도 하다. 한가지 특정한 그러한 예시적인 경우에, 제1 유형의 대체 핀의 채널 영역은 PMOS 또는 NMOS 중 하나용으로 구성되고 다른 핀들의 채널 영역은 PMOS 또는 NMOS 중 다른 하나용으로 구성된다.
전술한 본 발명의 예시적인 실시예의 설명은 예시 및 설명 목적으로 제시되었다. 완전하거나 본 발명을 개시된 바로 그 형태로 한정하는 것으로 의도되지 않는다. 본 개시내용에 비추어 많은 변형 및 변경이 가능하다. 예를 들면, 본 기술은 주로 FET와 같은 트랜지스터를 형성하는 문맥에서 설명되었지만, 다이오드, 가변 커패시터, 동적 저항기 등과 같은 다른 디바이스도 이루어질 수 있다. 본 발명의 범주는 이와 같은 상세한 설명에 의해서가 아니고, 첨부된 특허청구범위에 의해 한정되는 것으로 의도된다.

Claims (30)

  1. 핀 기반 트랜지스터 구조 형성 방법으로서,
    기판 상에 복수의 핀을 형성하는 단계 - 각각의 핀은 상기 기판으로부터 연장됨 -;
    각각의 핀의 대향 측면들 상에 얕은 트랜치 격리(shallow trench isolation)를 형성하는 단계;
    상기 핀들 중 적어도 일부를 리세스하여(recessing) 제1 세트의 리세스들을 제공하는 단계;
    상기 제1 세트의 리세스들의 각각의 리세스에 변형된 실리콘 게르마늄(SiGe)의 대체 핀(substitute fin)을 형성하는 단계 - 각각의 대체 핀은 상기 트랜지스터 구조의 채널을 포함하고, 각각의 대체 핀은 30nm 미만의 폭 및 40%보다 큰 게르마늄 농도를 가짐 - ; 및
    상기 SiGe 대체 핀들의 세 개의 표면 위에 게이트를 형성하여 3중 게이트 구조를 형성하는 단계
    를 포함하고,
    상기 복수의 핀 중 나머지 핀들은 대체 핀들이 아니고, 각각의 나머지 핀은 상기 트랜지스터 구조의 채널을 포함하는, 방법.
  2. 제1항에 있어서,
    상기 핀들 중 적어도 일부를 리세스하여 제1 세트의 리세스들을 제공하는 단계는,
    제1 세트의 마스크되지 않은 희생 핀들(unmasked sacrificial fins)을 남기도록 상기 복수의 핀 중 제1 세트의 핀을 마스킹하는 단계; 및
    상기 제1 세트의 마스크되지 않은 희생 핀들을 리세스하여 상기 제1 세트의 리세스들을 제공하는 단계
    를 포함하는 방법.
  3. 삭제
  4. 제2항에 있어서,
    각각의 SiGe 대체 핀을 평탄화(planarizing)하는 단계 - 상기 평탄화하는 단계는 상기 제1 세트의 핀들 위의 마스킹 물질을 제거하는 단계를 포함함 - ;
    제2 세트의 마스크되지 않은 희생 핀들을 남기도록 상기 SiGe의 대체 핀들 각각을 마스킹하는 단계;
    상기 제2 세트의 마스크되지 않은 희생 핀들을 리세스하여 제2 세트의 리세스들을 제공하는 단계; 및
    상기 제2 세트의 리세스들 중 각각의 리세스에 비-SiGe 물질의 대체 핀을 형성하는 단계
    를 더 포함하는 방법.
  5. 제4항에 있어서,
    적어도 하나의 공통 수평면이 적어도 하나의 SiGe 대체 핀 및 적어도 하나의 비SiGe 대체 핀의 각각의 채널들을 관통하는 방법.
  6. 제4항에 있어서,
    상기 SiGe 및 비SiGe 대체 핀들의 각각의 채널들을 관통하는 공통 수평면이 존재하지 않는 방법.
  7. 제4항에 있어서,
    상기 비SiGe 대체 핀들은 III-V족 반도체 물질의 대체 핀들인, 방법.
  8. 제7항에 있어서,
    상기 SiGe 대체 핀들은 PMOS에 대해 구성되고, 상기 III-V족의 대체 핀들은 NMOS에 대해 구성되는 방법.
  9. 제4항에 있어서,
    각각의 비SiGe 대체 핀을 평탄화하는 단계
    를 더 포함하고,
    상기 평탄화하는 단계는 상기 SiGe 대체 핀들 위의 마스킹 물질을 제거하는 단계를 포함하는 방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 기판 상의 얕은 트랜치 격리를 리세스하여 상기 SiGe 대체 핀들의 측벽들(sidewalls)을 노출시키는 단계; 및
    게이트와 연관된 소스/드레인 영역들을 형성하는 단계
    를 더 포함하는 방법.
  12. 삭제
  13. 제1항에 있어서,
    상기 기판 상의 얕은 트랜치 격리를 리세스하여 상기 SiGe 대체 핀들 및 상기 나머지 핀들의 측벽들을 노출시키는 단계;
    상기 나머지 핀들 위에 게이트 구조를 형성하는 단계; 및
    상기 게이트 구조와 연관된 소스/드레인 영역들을 형성하는 단계
    를 더 포함하는 방법.
  14. 제1항의 방법에 의해 형성된 집적 회로.
  15. 트랜지스터 디바이스로서,
    기판 상의 변형된 SiGe의 제1 복수의 대체 핀 - 상기 제1 복수의 대체 핀 중 각각의 대체 핀은 상기 기판으로부터 연장되고 채널 영역을 포함하고, 상기 제1 복수의 대체 핀 중 각각의 대체 핀은 30nm 미만의 폭 및 40%보다 큰 게르마늄 농도를 가짐 -;
    상기 기판 상의 제2 복수의 다른 핀 - 상기 제2 복수의 다른 핀 중 각각의 핀은 상기 기판으로부터 연장되고 채널 영역을 포함함 - ; 및
    3개의 게이트를 형성하는, 상기 변형된 SiGe 핀들 중 적어도 하나의 변형된 SiGe 핀의 세 개의 표면 위의 게이트 스택
    을 포함하는 트랜지스터 디바이스.
  16. 제15항에 있어서,
    상기 제2 복수의 다른 핀은 III-V족 반도체 물질의 대체 핀들인 트랜지스터 디바이스.
  17. 제15항에 있어서,
    상기 제2 복수의 다른 핀은 비Si-Ge 물질인 트랜지스터 디바이스.
  18. 제17항에 있어서,
    상기 제2 복수의 다른 핀도 대체 핀인 트랜지스터 디바이스.
  19. 제17항에 있어서,
    상기 제2 복수의 다른 핀은 대체 핀이 아닌 트랜지스터 디바이스.
  20. 제15항에 있어서,
    상기 제1 복수의 핀 및 제2 복수의 핀 중 각각의 핀의 대향 측면들 상의 얕은 트랜치 격리
    를 더 포함하는 트랜지스터 디바이스.
  21. 제15항에 있어서,
    적어도 하나의 공통 수평면이 적어도 하나의 대체 핀 및 상기 다른 핀들 중 적어도 하나의 다른 핀의 각각의 채널 영역들을 관통하는 트랜지스터 디바이스.
  22. 제15항에 있어서,
    상기 대체 핀들 중 어느 하나의 대체 핀 및 상기 다른 핀들 중 어느 하나의 다른 핀 양자 모두의 각각의 채널 영역들을 관통하는 공통 수평면이 존재하지 않는 트랜지스터 디바이스.
  23. 제15항에 있어서,
    상기 SiGe 대체 핀들의 상기 채널 영역들은 PMOS에 대해 구성되고, 상기 다른 핀들의 상기 채널 영역들은 NMOS에 대해 구성되는 트랜지스터 디바이스.
  24. 제15항에 있어서,
    소스/드레인 영역들
    을 더 포함하는 트랜지스터 디바이스.
  25. 제15항의 디바이스를 포함하는 집적 회로.
  26. 제25항의 집적 회로를 포함하는 시스템.
  27. 트랜지스터 디바이스로서,
    기판 상의 변형된 SiGe의 제1 복수의 대체 핀 - 상기 제1 복수의 대체 핀 중 각각의 대체 핀은 상기 기판으로부터 연장되고 채널 영역을 포함하고, 상기 제1 복수의 대체 핀 중 각각의 대체 핀은 30nm 미만의 폭 및 40%보다 큰 게르마늄 농도를 가짐 -;
    상기 기판 상의 제2 복수의 다른 핀 - 상기 제2 복수의 다른 핀 중 각각의 핀은 상기 기판으로부터 연장되고 채널 영역을 포함함 - ;
    상기 제1 복수의 핀 및 상기 제2 복수의 핀 중 각각의 핀의 대향 측면들 상의 얕은 트랜치 격리;
    핀별로 다중 게이트를 제공하기 위하여 상기 얕은 트랜치 격리 위로 연장되는 상기 제1 복수의 핀 및 제2 복수의 핀의 복수의 채널 영역 표면들 상의 게이트 스택 - 상기 게이트 스택은 3개의 게이트를 형성하도록 상기 변형된 SiGe 핀들 중 적어도 하나의 변형된 SiGe 핀의 세 개의 표면 위에 있음 - ; 및
    상기 게이트들 중 적어도 하나의 게이트에 대응하는 소스/드레인 영역들
    을 포함하고,
    적어도 하나의 공통 수평면이 적어도 하나의 SiGe 대체 핀 및 상기 다른 핀들 중 적어도 하나의 다른 핀의 각각의 채널 영역들을 관통하는 트랜지스터 디바이스.
  28. 제27항에 있어서,
    상기 제2 복수의 다른 핀은 비Si-Ge 물질인 트랜지스터 디바이스.
  29. 제27항에 있어서,
    상기 다른 핀들은 III-V족 반도체 물질의 대체 핀들인 트랜지스터 디바이스.
  30. 제29항에 있어서,
    상기 SiGe 대체 핀들의 상기 채널 영역들은 PMOS에 대해 구성되고, 상기 다른 핀들의 상기 채널 영역들은 NMOS에 대해 구성되는 트랜지스터 디바이스.
KR1020167030458A 2012-07-27 2013-06-12 Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조 KR102058000B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/560,513 US9728464B2 (en) 2012-07-27 2012-07-27 Self-aligned 3-D epitaxial structures for MOS device fabrication
US13/560,513 2012-07-27
PCT/US2013/045471 WO2014018182A1 (en) 2012-07-27 2013-06-12 Self-aligned 3-d epitaxial structures for mos device fabrication

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147034051A Division KR101712972B1 (ko) 2012-07-27 2013-06-12 Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조

Publications (2)

Publication Number Publication Date
KR20160130524A KR20160130524A (ko) 2016-11-11
KR102058000B1 true KR102058000B1 (ko) 2019-12-20

Family

ID=49994071

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020147034051A KR101712972B1 (ko) 2012-07-27 2013-06-12 Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조
KR1020167030458A KR102058000B1 (ko) 2012-07-27 2013-06-12 Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020147034051A KR101712972B1 (ko) 2012-07-27 2013-06-12 Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조

Country Status (6)

Country Link
US (3) US9728464B2 (ko)
EP (1) EP2878007A4 (ko)
KR (2) KR101712972B1 (ko)
CN (1) CN104380443A (ko)
TW (2) TWI517264B (ko)
WO (1) WO2014018182A1 (ko)

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559160B2 (en) * 2011-12-23 2017-01-31 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US9564367B2 (en) * 2012-09-13 2017-02-07 Globalfoundries Inc. Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices
EP2717316B1 (en) * 2012-10-05 2019-08-14 IMEC vzw Method for producing strained germanium fin structures
US9536792B2 (en) * 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
JP6251604B2 (ja) * 2013-03-11 2017-12-20 ルネサスエレクトロニクス株式会社 フィンｆｅｔ構造を有する半導体装置及びその製造方法
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
US8900934B2 (en) 2013-04-18 2014-12-02 International Business Machines Corporation FinFET devices containing merged epitaxial Fin-containing contact regions
US9240342B2 (en) 2013-07-17 2016-01-19 Globalfoundries Inc. Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process
CN104425275B (zh) * 2013-09-04 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9245882B2 (en) * 2013-09-27 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with gradient germanium-containing channels
US9165929B2 (en) * 2013-11-25 2015-10-20 Qualcomm Incorporated Complementarily strained FinFET structure
TWI549295B (zh) * 2014-03-22 2016-09-11 阿爾特拉公司 高性能鰭式場效電晶體
US9406530B2 (en) * 2014-03-27 2016-08-02 International Business Machines Corporation Techniques for fabricating reduced-line-edge-roughness trenches for aspect ratio trapping
EP3185302B1 (en) * 2014-03-27 2018-05-09 IMEC vzw Gate-all-around semiconductor device with two group iii-v semiconductor nanowires
WO2015149705A1 (zh) * 2014-04-04 2015-10-08 唐棕 一种鳍型半导体结构及其成型方法
US9570554B2 (en) * 2014-04-04 2017-02-14 International Business Machines Corporation Robust gate spacer for semiconductor devices
US9484244B2 (en) * 2014-04-11 2016-11-01 Taiwan Semiconductor Manufacturing Company Limited Structures and methods for forming fin structures
JP6428789B2 (ja) * 2014-06-24 2018-11-28 インテル・コーポレーション 集積回路、相補型金属酸化膜半導体（ｃｍｏｓ）デバイス、コンピューティングシステム、および方法
US9196479B1 (en) * 2014-07-03 2015-11-24 International Business Machines Corporation Method of co-integration of strained silicon and strained germanium in semiconductor devices including fin structures
US9536879B2 (en) 2014-07-09 2017-01-03 International Business Machines Corporation FinFET with constrained source-drain epitaxial region
CN105448758A (zh) * 2014-08-19 2016-03-30 中国科学院微电子研究所 一种沟道刻蚀工艺的监测方法
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9496379B2 (en) * 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET
US9287264B1 (en) 2014-12-05 2016-03-15 Globalfoundries Inc. Epitaxially grown silicon germanium channel FinFET with silicon underlayer
US9660059B2 (en) 2014-12-12 2017-05-23 International Business Machines Corporation Fin replacement in a field-effect transistor
US9455274B2 (en) 2015-01-30 2016-09-27 International Business Machines Corporation Replacement fin process in SSOI wafer
KR102259917B1 (ko) 2015-02-23 2021-06-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9799771B2 (en) 2015-04-20 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US9293373B1 (en) 2015-05-26 2016-03-22 International Business Machines Corporation Method for fabricating CMOS finFETs with dual channel material
CN107534052A (zh) * 2015-05-27 2018-01-02 英特尔公司 用于创建延伸到晶体管的有栅极区域中的缓冲部的设备和方法
KR102367995B1 (ko) * 2015-06-12 2022-02-25 인텔 코포레이션 다양한 채널 재료를 사용하여 동일한 다이 상에 트랜지스터들을 형성하기 위한 기술들
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
WO2016204737A1 (en) * 2015-06-16 2016-12-22 Intel Corporation A transistor with a subfin layer
KR102454077B1 (ko) * 2015-06-23 2022-10-14 인텔 코포레이션 인듐-리치 ｎｍｏｓ 트랜지스터 채널들
WO2016209220A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Replacement channel etch for high quality interface
CN107660311B (zh) * 2015-06-24 2022-02-11 英特尔公司 在替代沟道finfet中的子鳍状物侧壁钝化
WO2016209281A1 (en) * 2015-06-26 2016-12-29 Intel Corporation Well-based integration of heteroepitaxial n-type transistors with p-type transistors
US9548216B1 (en) 2015-07-26 2017-01-17 United Microelectronics Corp. Method of adjusting channel widths of semiconductive devices
CN106531792A (zh) * 2015-09-09 2017-03-22 中国科学院微电子研究所 一种形成绝缘体上鳍的方法
WO2017044117A1 (en) 2015-09-11 2017-03-16 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
DE112015006962T5 (de) * 2015-09-24 2018-06-07 Intel Corporation Hybride tri-gate- und nanodraht-cmos-vorrichtungsarchitektur
CN108028276B (zh) 2015-09-25 2022-04-26 英特尔公司 晶体管沟道区域界面的钝化
CN106558554A (zh) * 2015-09-28 2017-04-05 中国科学院微电子研究所 Cmos制作方法
CN106558553A (zh) * 2015-09-28 2017-04-05 中国科学院微电子研究所 Cmos制作方法
US9378952B1 (en) 2015-09-30 2016-06-28 International Business Machines Corporation Tall relaxed high percentage silicon germanium fins on insulator
US9559192B1 (en) 2015-11-18 2017-01-31 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US9484347B1 (en) * 2015-12-15 2016-11-01 International Business Machines Corporation FinFET CMOS with Si NFET and SiGe PFET
WO2017111954A1 (en) * 2015-12-22 2017-06-29 Intel Corporation FIN-BASED III-V/SI or GE CMOS SAGE INTEGRATION
DE112015007222T5 (de) * 2015-12-24 2018-09-13 Intel Corporation Transistor mit einem zugbelasteten Germanium Kanal
WO2017171761A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Etching fin core to provide fin doubling
US10944006B2 (en) * 2016-03-30 2021-03-09 Intel Corporation Geometry tuning of fin based transistor
US9953883B2 (en) 2016-04-11 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor device including a field effect transistor and method for manufacturing the same
EP3472867A4 (en) * 2016-06-17 2020-12-02 INTEL Corporation SELF-ALIGNED GATE ELECTRODE FIELD-EFFECT TRANSISTORS ON A SEMICONDUCTOR FIN
TWI622171B (zh) * 2016-06-24 2018-04-21 財團法人國家實驗研究院 異質整合半導體裝置及其製造方法
US9917154B2 (en) * 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
US10002759B2 (en) * 2016-07-26 2018-06-19 Applied Materials, Inc. Method of forming structures with V shaped bottom on silicon substrate
US11081570B2 (en) 2016-09-28 2021-08-03 Intel Corporation Transistors with lattice matched gate structure
US10002868B2 (en) * 2016-09-30 2018-06-19 International Business Machines Corporation Vertical fin resistor devices
US11004954B2 (en) 2016-09-30 2021-05-11 Intel Corporation Epitaxial buffer to reduce sub-channel leakage in MOS transistors
WO2018063277A1 (en) 2016-09-30 2018-04-05 Intel Corporation Integrated circuit devices with non-collapsed fins and methods of treating the fins to prevent fin collapse
US10164042B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10770568B2 (en) 2017-01-20 2020-09-08 Applied Materials, Inc. Method to remove III-V materials in high aspect ratio structures
US10269647B2 (en) 2017-01-20 2019-04-23 Applied Materials, Inc. Self-aligned EPI contact flow
US11605556B2 (en) 2017-03-30 2023-03-14 Intel Corporation Back side processing of integrated circuit structures to form insulation structure between adjacent transistor structures
US10163731B2 (en) * 2017-04-12 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET semiconductor structure having hybrid substrate and method of fabricating the same
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
CN111033754A (zh) * 2017-09-29 2020-04-17 英特尔公司 与具有l谷沟道的n型晶体管的改进的接触
DE112017008130T5 (de) * 2017-09-29 2020-09-17 Intel Corporation Dotierte sti zum reduzieren von source/drain-diffusion für germanium-nmos-transistoren
KR101985968B1 (ko) * 2017-10-18 2019-06-04 서울시립대학교 산학협력단 반도체 소자 및 반도체 소자의 제조 방법
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
WO2019132910A1 (en) 2017-12-28 2019-07-04 Intel Corporation Pmos and nmos contacts in common trench
US11398479B2 (en) * 2017-12-29 2022-07-26 Intel Corporation Heterogeneous Ge/III-V CMOS transistor structures
US10411094B2 (en) 2018-01-03 2019-09-10 International Business Machines Corporation Method and structure for forming silicon germanium FinFET
US10367077B1 (en) * 2018-04-27 2019-07-30 International Business Machines Corporation Wrap around contact using sacrificial mandrel
US11404578B2 (en) 2018-06-22 2022-08-02 Intel Corporation Dielectric isolation layer between a nanowire transistor and a substrate
US11616060B2 (en) 2018-06-29 2023-03-28 Intel Corporation Techniques for forming gate structures for transistors arranged in a stacked configuration on a single fin structure
US11348916B2 (en) 2018-06-29 2022-05-31 Intel Corporation Leave-behind protective layer having secondary purpose
US11742346B2 (en) 2018-06-29 2023-08-29 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors
US11456357B2 (en) 2018-06-29 2022-09-27 Intel Corporation Self-aligned gate edge architecture with alternate channel material
US11374004B2 (en) 2018-06-29 2022-06-28 Intel Corporation Pedestal fin structure for stacked transistor integration
CN110729341B (zh) * 2018-07-16 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10700204B2 (en) 2018-08-17 2020-06-30 Qualcomm Incorporated Circuits having a diffusion break with avoided or reduced adjacent semiconductor channel strain relaxation, and related methods
CN112701041A (zh) * 2019-10-22 2021-04-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102021102939A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelemente und herstellungsverfahren
US11527533B2 (en) * 2020-05-29 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET pitch scaling
TWI833259B (zh) * 2022-05-05 2024-02-21 南亞科技股份有限公司 具有長形主動區之記憶體元件的製備方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073667A1 (en) * 2006-09-27 2008-03-27 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US20110097881A1 (en) * 2009-10-23 2011-04-28 Imec Method of Forming Mono-Crystalline Germanium or Silicon Germanium
US20120104472A1 (en) 2010-10-18 2012-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (finfet) device and method of manufacturing same

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
KR100517559B1 (ko) 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US6875982B2 (en) * 2003-08-29 2005-04-05 International Business Machines Corporation Electron microscope magnification standard providing precise calibration in the magnification range 5000X-2000,000X
KR100578130B1 (ko) 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US7705345B2 (en) * 2004-01-07 2010-04-27 International Business Machines Corporation High performance strained silicon FinFETs device and method for forming same
US7224029B2 (en) 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US20060085675A1 (en) * 2004-10-12 2006-04-20 Andrew Popell One-touch backup system
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7230287B2 (en) * 2005-08-10 2007-06-12 International Business Machines Corporation Chevron CMOS trigate structure
KR100725951B1 (ko) 2005-08-23 2007-06-11 경북대학교 산학협력단 웰 구조를 갖는 ｃｍ ｏｓ소자
US7651919B2 (en) * 2005-11-04 2010-01-26 Atmel Corporation Bandgap and recombination engineered emitter layers for SiGe HBT performance optimization
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7544994B2 (en) 2006-11-06 2009-06-09 International Business Machines Corporation Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure
US8217423B2 (en) * 2007-01-04 2012-07-10 International Business Machines Corporation Structure and method for mobility enhanced MOSFETs with unalloyed silicide
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US20090057846A1 (en) 2007-08-30 2009-03-05 Doyle Brian S Method to fabricate adjacent silicon fins of differing heights
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
US7872303B2 (en) * 2008-08-14 2011-01-18 International Business Machines Corporation FinFET with longitudinal stress in a channel
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US8058692B2 (en) 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8519481B2 (en) 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US8211772B2 (en) 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
JP5166458B2 (ja) 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
EP2538434B1 (en) * 2010-02-16 2018-05-02 NGK Insulators, Ltd. Epitaxial substrate and method for producing same
US8338259B2 (en) 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
KR101760886B1 (ko) * 2010-05-31 2017-08-07 삼성전자주식회사 집적 회로 장치 및 그것의 정전기 방전 보호 회로
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) * 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US9184100B2 (en) * 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US9087687B2 (en) 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US8486770B1 (en) * 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
US20130193482A1 (en) * 2012-01-27 2013-08-01 International Business Machines Corporation Fin Structures with Damage-Free Sidewalls for Multi-Gate Mosfets
US8647439B2 (en) * 2012-04-26 2014-02-11 Applied Materials, Inc. Method of epitaxial germanium tin alloy surface preparation
US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US8673718B2 (en) * 2012-07-09 2014-03-18 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
JP2014063929A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体装置およびその製造方法
US8765563B2 (en) 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8497177B1 (en) * 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
EP2741320B1 (en) 2012-12-05 2020-06-17 IMEC vzw Manufacturing method of a finfet device with dual-strained channels
US9240342B2 (en) * 2013-07-17 2016-01-19 Globalfoundries Inc. Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process
US9165837B1 (en) * 2014-10-28 2015-10-20 Globalfoundries Inc. Method to form defect free replacement fins by H2 anneal
US10032912B2 (en) * 2014-12-31 2018-07-24 Stmicroelectronics, Inc. Semiconductor integrated structure having an epitaxial SiGe layer extending from silicon-containing regions formed between segments of oxide regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080073667A1 (en) * 2006-09-27 2008-03-27 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US20110097881A1 (en) * 2009-10-23 2011-04-28 Imec Method of Forming Mono-Crystalline Germanium or Silicon Germanium
US20120104472A1 (en) 2010-10-18 2012-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (finfet) device and method of manufacturing same

Also Published As

Publication number Publication date
US9728464B2 (en) 2017-08-08
EP2878007A1 (en) 2015-06-03
KR20160130524A (ko) 2016-11-11
EP2878007A4 (en) 2016-03-02
CN104380443A (zh) 2015-02-25
TWI517264B (zh) 2016-01-11
KR20150005705A (ko) 2015-01-14
TW201626466A (zh) 2016-07-16
US20220028747A1 (en) 2022-01-27
US20140027860A1 (en) 2014-01-30
KR101712972B1 (ko) 2017-03-07
WO2014018182A1 (en) 2014-01-30
TW201417189A (zh) 2014-05-01
TWI564968B (zh) 2017-01-01
US11171058B2 (en) 2021-11-09
US20180019170A1 (en) 2018-01-18

Similar Documents

Publication Publication Date Title
KR102058000B1 (ko) Mos 디바이스의 제조를 위한 자기 정렬 3d 에피텍셜 구조
US9812524B2 (en) Nanowire transistor devices and forming techniques
TWI611584B (zh) 奈米線電晶體裝置及其形成技術
TWI521707B (zh) 用於鰭式電晶體的高移動率應變通道
US9614093B2 (en) Strain compensation in transistors
TWI493715B (zh) 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置
KR102099195B1 (ko) 다층형 순응성 기판들을 갖는 비-평면형 반도체 디바이스들
TW201709524A (zh) 在具有不同通道材料的相同晶粒上形成電晶體之技術
TW201709408A (zh) 用於環繞式閘極電晶體之ＧａＡｓ上的擬晶式ＩｎＧａＡｓ
US11004954B2 (en) Epitaxial buffer to reduce sub-channel leakage in MOS transistors
US10529827B2 (en) Long channel MOS transistors for low leakage applications on a short channel CMOS chip
US20240006499A1 (en) Gate spacer in stacked gate-all-around (gaa) device architecture

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant