TW201709408A - 用於環繞式閘極電晶體之ＧａＡｓ上的擬晶式ＩｎＧａＡｓ - Google Patents

用於環繞式閘極電晶體之ＧａＡｓ上的擬晶式ＩｎＧａＡｓ Download PDF

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Abstract

本發明因而說明了一種非平面環繞式閘極裝置及製造方法。在一實施例中，藉由在一淺溝槽隔離(STI)溝槽中選擇性地沉積整個磊晶堆疊，而形成一多層堆疊。在一緩衝層之上以擬晶方式生長該通道層。在該通道層的頂部上生長一覆蓋層。在一實施例中，在形成該閘極之前，該STI層的高度仍然高於該通道層。在每一通道奈米線上及環繞每一通道奈米線處形成一閘極介電層。在該閘極介電層上及環繞該通道奈米線處形成一閘極電極。

Description

用於環繞式閘極電晶體之GaAs上的擬晶式 InGaAs
本發明之實施例係有關半導體裝置之領域，且尤係有關一種非平面環繞式閘極(gateall-around)裝置及製造方法。
在過去數十年中，積體電路中之特徵的微縮已成為不斷成長的半導體工業背後的一驅動力。微縮到愈來愈小的特徵時，能夠增加半導體晶片的有限基材面積上的功能單元之密度。例如，微縮電晶體尺寸時，可在晶片上加入數目更多的記憶體裝置，而導致具有較大容量的產品之製造。然而，推動不斷增加的容量不是沒有問題的。將每一裝置的性能最佳化之必要性變得愈來愈重要。
進一步地減小積體電路裝置的尺度時，需要更多地使用諸如三閘極電晶體、鰭式場效電晶體(FinFET)、穿隧式場效電晶體(TFET)、Ω式場效電晶體(omega-FET)、及雙閘極電晶體等的非平面電晶體。在該等非平面電晶體中，環繞式閘極電晶體由於有環 繞四個面上的通道之一閘極結構，而提供了對通道之較佳控制。然而，維持遷移率(mobility)的改進且同時增加短通道控制仍然是一主要的挑戰。已嘗試了用於改善對源極至汲極漏電流的許多不同的技術，然而，仍然需要顯著的改善。
100‧‧‧基材
101‧‧‧鰭
102‧‧‧淺溝槽隔離層
103‧‧‧溝槽
103a‧‧‧底部
110‧‧‧多層堆疊
111‧‧‧緩衝層
112‧‧‧通道層
113‧‧‧覆蓋層
102a、102b、112a‧‧‧上表面
113‧‧‧覆蓋層
120‧‧‧閘極
121‧‧‧犧牲閘極電極
123‧‧‧硬遮罩
122‧‧‧側壁間隔物
130‧‧‧源極/汲極溝槽
132‧‧‧取代源極/汲極區
160‧‧‧層間介電質層
115‧‧‧奈米線通道
173‧‧‧內部間隔層
170‧‧‧閘極介電層
175‧‧‧閘極電極
1600‧‧‧轉接板
1602‧‧‧第一基材
1604‧‧‧第二基材
1606‧‧‧銲球柵陣列
1608‧‧‧金屬互連
1610‧‧‧通孔
1612‧‧‧穿透矽通孔
1614‧‧‧嵌入式裝置
1700‧‧‧計算裝置
1702‧‧‧積體電路晶粒
1708‧‧‧通訊晶片
1704‧‧‧中央處理單元
1706‧‧‧晶粒內置記憶體
1710‧‧‧揮發性記憶體
1712‧‧‧非揮發性記憶體
1714‧‧‧圖形處理單元
1716‧‧‧數位信號處理器
1742‧‧‧密碼處理器
1720‧‧‧晶片組
1722‧‧‧天線
1724‧‧‧觸控式螢幕顯示器
1726‧‧‧觸控式螢幕控制器
1728‧‧‧電池
1744‧‧‧全球衛星定位系統裝置
1730‧‧‧羅盤
1734‧‧‧喇叭
1736‧‧‧相機
1740‧‧‧大量儲存裝置
在各附圖中以舉例且非限制之方式示出了本發明揭露的實施例，在該等附圖中：第1圖示出根據一實施例而包含在一基材上形成的複數個鰭的裝置之一透視圖。
第2圖示出根據一實施例而在該基材及該等鰭的頂部上形成一淺溝槽隔離(STI)層之後的該裝置之一透視圖。
第3圖示出根據一實施例而在使該等鰭凹入以便形成複數個溝槽之後的該裝置之一透視圖。
第4A圖示出根據一實施例而在該等溝槽中形成了多層堆疊之後的該裝置之一透視圖。
第4B圖示出根據一實施例而在該等溝槽中形成了包含多個通道層的多層堆疊之後的該裝置之一透視圖。
第4C圖示出根據一實施例而具有一人字形通道層的該裝置之一透視圖。
第5圖示出根據一實施例而在將一覆蓋層研磨到與該STI層相同的高度之後的該裝置之一透視圖。
第6圖示出根據一實施例而在使該STI層凹入以便露出該等多層堆疊內的該覆蓋層之後的該裝置之一透視圖。
第7圖示出根據一實施例而在該覆蓋層及該STI層之上形成一犧牲閘極電極及側壁間隔物之後的該裝置之一透視圖。
第8圖示出根據一實施例而在使該多層堆疊的一些部分凹入以便形成取代源極/汲極(S/D)溝槽之後的該裝置之一透視圖。
第9圖示出在該等S/D溝槽中形成了一取代S/D區之後的該裝置之一透視圖。
第10A圖示出根據一實施例而在該等露出表面之上形成了一層間介電質(ILD)之後的該裝置之一透視圖。
第10B圖示出根據一實施例的第10A圖所示的該裝置沿著線A之一橫斷面圖。
第11A圖示出根據一實施例而在移除了該犧牲閘極電極之後的該裝置之一透視圖。
第11B圖示出根據一實施例的第11A圖所示的該裝置沿著線A之一橫斷面圖。
第12A圖示出根據一實施例而在使該等側壁間隔物內的該STI層凹入且蝕刻該覆蓋層及該緩衝層以便露出通道層之後的該裝置之一透視圖。
第12B圖示出根據一實施例的第12A圖所示的該裝 置沿著線A之一橫斷面圖。
第13圖示出根據一實施例而在形成了內部間隔層之後的第12A圖所示的該裝置沿著線A之一橫斷面圖。
第14A圖示出根據一實施例而在施加一閘極介電質及一閘極電極之後的第12A圖所示的該裝置沿著線A之一橫斷面圖。
第14B圖示出根據一實施例而在將一閘極介電質及一閘極電極施加到具有多個奈米線通道的一裝置之後的第12A圖所示的該裝置沿著線A之一橫斷面圖。
第15圖示出根據一實施例而在形成了S/D區之後的該裝置之一透視圖。
第16圖是實施了本發明的一或多個實施例的一轉接板之一橫斷面圖。
第17圖是根據本發明的一實施例而建構的一計算裝置之一示意圖。
【發明內容及實施方式】
本發明之實施例係有關一種新穎的環繞式閘極電晶體及其製造方法。在下文的說明中，述及了許多細節，以便提供對本發明的徹底瞭解。然而，熟悉此項技術者當可易於瞭解：可在沒有這些特定細節的情形下實施本發明。在其他的情形中，並不詳細說明習知的半導體製程及製造技術，以避免模糊了本發明。在本說明書中提及"一實施例"時，意指以與該實施例有關之方式所述之一特 定特徵、結構、或特性被包含在本發明的至少一實施例。因此，在本說明書中各處出現詞語"在一實施例中"時，不必然都參照到相同的實施例。此外，可在一或多個實施例中以任何適當的方式結合該等特定特徵、結構、或特性。例如，可在一第一實施例及一第二實施例不互斥之任何地方結合該等兩個實施例。
本發明之實施例係有關非平面環繞式閘極電晶體裝置之製造。在本發明的一實施例中，在一緩衝層之上以擬晶方式生長通道層，使該通道層之厚度小於其臨界厚度(critical thickness)。該擬晶生長(pseudomorphic growth)將該緩衝層與該通道層間之一整合界面(coherent interface)(晶格在功能上匹配)提供給該等兩層，而避免不合需要的應變(strain)及失配位錯(misfit dislocation)，且增強通道電子遷移率。
在本發明的一實施例中，藉由選擇性地沉積一STI溝槽中之整個磊晶堆疊，而形成一多層堆疊。因此，使用以原位形成的方式(亦即，不自磊晶腔室(epitaxial chamber)取出結構)製造半導體組件的改良式新方法且按照連續的整合順序製造所揭露的半導體組件。先前將一凹入及重長晶方案用於生長磊晶堆疊。然而，自沉積室取出晶圓時，將使該等層的上表面暴露於空氣中，因而很可能有將氧氣及/或水蒸汽導入該等層中或該等層上的效應。本發明揭露的多層堆疊之原位形成(in-situ formation)減少了空氣斷路及平坦化 (planarization)的不良反應，而保持通道表面的潔淨。
在本發明的一實施例中，於一窄STI溝槽中形成該多層堆疊，因而次結構中之缺陷捕捉(defect trapping)終止了由於晶格失配(lattice mismatch)而產生的缺陷。此外，該STI層的高度高於該通道層，且在形成閘極之前，一覆蓋層及緩衝層自頂部及底部環繞該通道層。該通道層的該等被完全覆蓋的表面保持該通道層的清潔，不受缺陷、污染、及非故意的侵蝕之影響。
請參閱第1圖，圖中示出具有複數個鰭101之一基材100。如熟悉此項技術者所瞭解的，可將基材100上形成鰭101的數目調整到一適當的數目。在一實施例中，使用一蝕刻製程形成該等鰭101。在基材100上放置一用於產生圖案的蝕刻遮罩(etch mask)。然後，該基材100中被該遮罩保護的部分形成了該等鰭101。然後移除該等蝕刻遮罩。
在一實施例中，可以任何適當的材料形成基材100。在一實施例中，基材100可以是使用一塊狀矽(bulk silicon)或一絕緣體上覆矽(Silicon-On-Insulator；簡稱SOI)次結構形成的一結晶基材。在其他實施例中，可使用可能與或可能不與矽結合之替代的材料形成半導體基材100。此類材料可包括但不限於鍺、銻化銦(indium antimonide)、碲化鉛(lead telluride)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、砷化鎵(gallium arsenide)、砷化銦鎵(indium gallium arsenide)、銻化鎵(gallium antimonide)、或III-V族材料或IV族材料的其他組合。在另一實施例中，基材100包含鍺基材、絕緣層上覆鍺(germanium-on-insulator，GeOI)基材、或空上鍺(germanium-on-nothing，GeON)基材。雖然本說明書說明可被用於形成基材100的材料之一些例子，但是可被用來作為可在其上建構半導體裝置的基礎之任何材料都在本發明的精神及範圍內。
在一實施例中，可利用與基材100相同的材料形成該等鰭101。在一實施例中，該等鰭101是高的寬高比的鰭。在一實施例中，該等高的寬高比的鰭可具有2：1或更大的高度與寬度比。一額外的實施例可包含高度與寬度比為10：1或更大的鰭101。在一實施例中，該等鰭101之寬度WF被選擇為具有實質上等於後續將被形成的且將於下文中更詳細說明的一奈米線通道的所需寬度之一寬度。舉例而言，該等鰭101之寬度WF可在10-20奈米之間。
請參閱第2圖，可在基材100及鰭101的上表面之上形成一淺溝槽隔離(Shallow Trench Isolation；簡稱STI)層102。在一實施例中，可將諸如化學氣相沉積(Chemical Vapor Deposition；簡稱CVD)製程等的任何適當的沉積製程用於在基材100及鰭101之上沉積一STI層。該STI層可被沉積至大於該等鰭101的上表面之高度。然後，如第2圖所示，將STI層102平坦化，以便 露出該等鰭101的上表面。例如，可利用一化學機械研磨(Chemical-Mechanical Polishing；簡稱CMP)操作將STI層102平坦化。
在一實施例中，可以任何適當的絕緣材料形成STI層102。例如，STI層102可以是諸如氧化矽等的氧化物。根據一額外的實施例，STI層102可包括複數種介電材料。例如，一第一介電材料可以是一保形材料(conformal material)，且一第二介電材料可以是一填充材料。
請參閱第3圖，該等鰭101可被移除，而形成一溝槽103。可以包括但不限於乾式蝕刻(dry etching)、濕式蝕刻(wet etching)、或以上兩者的組合之任何已知的蝕刻技術移除該等鰭101。在一實施例中，溝槽103是一寬高比捕獲(Aspect Ratio Trapping；簡稱ART)溝槽。在本說明書的用法中，ART大致意指使缺陷終止於諸如介電側壁等的非結晶之缺陷捕捉技術，其中該等側壁比生長區的尺寸充分地高，以便捕捉大部分的(即使不是全部的)缺陷。ART將諸如溝槽或孔等的高的寬高比開口捕捉位錯，使這些位錯不會到達磊晶表面，且大幅減少ART開口內之表面位錯密度。
根據一額外的實施例，在該蝕刻操作期間，不完全移除該等鰭101。在此種實施例中，鰭101的剩餘材料可保留在溝槽103的底部。在一實施例中，溝槽103的底部103a可具有可促進III-V族材料生長的一{111}切 面(faceting)。在一實施例中，可以該蝕刻操作期間被使用的一蝕刻化學劑形成該{111}切面，其中該蝕刻化學劑沿著一所需晶面(crystallographic plane)蝕刻該等鰭101。在另一實施例中，於該等鰭101的移除期間或該移除期間之後，溝槽103的底部103a可延伸進入基材100。在此種實施例中，該溝槽的該底部可具有在基材100中形成的一{111}切面。
請參閱第4A圖，可在溝槽103中形成一多層堆疊110。多層堆疊110包含複數個個別的層。在一實施例中，多層堆疊110包含三個不同的層。多層堆疊110的最底層是一緩衝層111。可在前文所述之被保留在溝槽103的底部上的該剩餘材料之上形成緩衝層111。可在緩衝層111之上形成一通道層112。可在通道層112之上形成一覆蓋層113。雖然第4A圖中示出三層，但是我們應可了解：三層以上的層可被包含在多層堆疊110。例如，多層堆疊110可進一步包含介於基材100與緩衝層111之間的一晶種層(seed layer)。該晶種層可以是用於生長該緩衝層的一基礎層。在一實施例中，可在基材100與通道層112之間形成一些額外的漸變緩衝層(graded buffer layer)。
在另一實施例中，如第4B圖所示，在溝槽103內形成多個通道層。該等通道層可被鄰近通道層間之緩衝層隔離。請參閱第4B圖，在該等下方緩衝層111的頂部上生長該等通道層112。在一實施例中，該等通道層 112有不同的厚度。如將於下文中進一步說明的，此種實施例可容許在每一取代源極及汲極區之間形成複數條奈米線。雖然第4B圖中示出三個通道層112，但是我們應可了解：各實施例亦可包含兩個通道層、或三個以上的通道層。除了被用於形成多層堆疊110的該等層之變更之外，用於形成第4B圖所示的該裝置所需之處理可實質上類似於前文中詳述的處理。
請再參閱第4A圖，可在溝槽103的底部103a之上以磊晶方式生長緩衝層111。在一實施例中，由與溝槽103的底部103a中之該剩餘材料不同的一材料組成緩衝層111。在一實施例中，可利用其中包括原子層沉積(Atomic Layer Deposition；簡稱ALD)、金屬有機化學氣相沉積(Metalorganic Chemical Vapor Deposition；簡稱MOCVD)、或化學氣相沉積(CVD)之任何已知形成製程以磊晶方式生長緩衝層111。在一實施例中，溝槽103之該ART特徵防止緩衝層111內之缺陷到達其表面。
在一實施例中，可由提供與通道層112有關的良好蝕刻選擇性且能夠如將於下文中解說的以擬晶方式生長通道層112任何適當的材料組成緩衝層111。可由高能帶間隙(band-gap)III-V族材料組成緩衝層111。為了本發明之說明，可將高能帶間隙材料定義為一種具有大於矽的能帶間隙之材料。此外，溝槽103的高的寬高比可避免使用具有不良填充特性之材料。例如，當在一高的寬高比溝槽中沉積一材料時，所形成的層可能有大量的孔洞 (void)及/或其他缺陷。因此，本發明之實施例包含可在溝槽103的底部103a上以磊晶方式生長且不會形成大量的孔洞及/或其他缺陷之用於緩衝層111之材料。例如，可由砷化銦鋁(indium aluminum arsenide)、磷化銦、磷化鎵(gallium phosphide)、銻砷化鎵(gallium arsenide antimonide)、銻砷化鋁(aluminum arsenide antimonide)、砷化銦鋁鎵(indium aluminum gallium arsenide)、磷化銦鋁鎵(indium aluminum gallium phosphide)、以及砷化鋁鎵(aluminum gallium arsenide)等的材料組成緩衝層111。可使緩衝層111生長到大於溝槽103的深度的一半之一高度(例如，介於50-150奈米之間)。
在本發明的一實施例中，可在緩衝層111的上表面之上形成通道層112。舉例而言，可利用一ALD、MOCVD、CVD、或分子束磊晶(MBE)製程形成通道層112。在一實施例中，通道層112的一上表面112a低於STI層102的一上表面102a。在一實施例中，通道層112的寬度被溝槽103的側壁局限。在一實施例中，通道層112的寬度直接地延伸，且平行於緩衝層111的寬度。
請參閱第4C圖，在另一實施例中，以一倒V形或人字形(chevron shape)(該人字形的頂點或頂部指向上方)之方式形成通道層112。在此類實施例中，人字形通道層112產生了一另外的表面區，且因而增加了電晶體驅動能力。係在不增加橫向電晶體面積的情形下提供該 額外的驅動能力，且因而形成了一種極緊密的且在尺寸利用上有效率的電晶體。
通道層112最好是有接近下方緩衝層111中之晶格參數的一晶格參數(lattice parameter)。可以諸如低能帶間隙III-V族磊晶材料等的任何適當的材料形成通道層112。為了本發明之說明，可將低能帶間隙材料定義為一種其能帶間隙小於矽的能帶間隙之材料。例如，可以砷化銦鎵、砷化銦、及銻化銦等的材料形成通道層112。
在本發明的一實施例中，在緩衝層111之上以擬晶方式生長通道層112。雖然異質磊晶(heteroepitaxial)系統中之晶格失配導致較厚磊晶生長層中之缺陷產生，但是即使在晶格非常失配的基材上生長磊晶層，也可在沒有晶體缺陷(crystal defect)的情形下生長薄應變磊晶層，此種生長被稱為擬晶生長。藉由將被稱為臨界厚度的一厚度限制施加到該等磊晶層，而實現晶體缺陷的避免。因此，可使通道層112生長到小於該通道層的臨界厚度之一厚度TC。例如，雖然砷化銦鎵(Indium Gallium Arsenide；簡稱InGaAs)的晶格常數(lattice constant)大於砷化鎵(Gallium Arsenide；簡稱GaAs)的晶格常數，但是可藉由擬晶生長(亦即，藉由沿著平行於GaAs基材表面的方向之InGaAs層之晶格常數與該GaAs基材之晶格常數強制地匹配)，而在GaAs基材上以磊晶方式生長高品質的InGaAs層，只要該InGaAs層比由於晶格失配而開始發生位錯的臨界厚度薄即可。
通道層112的臨界厚度取決於緩衝層111與通道層112間之晶格失配。一般而言，該等兩個晶格常數間之差異愈大，該通道層的臨界厚度就愈小。大約1-5%的失配通常需要1-100奈米的臨界厚度。例如，在一實施例中，在4%的晶格失配下，以GaAs形成緩衝層111，且以InGaAs形成該通道層，此時該通道層有10-12奈米的厚度。
如第4圖中進一步示出的，可在通道層112的上表面112a之上生長一覆蓋層113。舉例而言，可利用一ALD、MOCVD、CVD、或MBE製程形成覆蓋層113。覆蓋層113最好是有接近下方通道層112中之晶格參數的一晶格參數。可以諸如高能帶間隙III-V族材料等的任何適當的材料組成覆蓋層113。例如，可由砷化銦鋁、磷化銦、磷化鎵、砷化鎵、銻砷化鎵、銻砷化鋁、砷化銦鋁鎵、磷化銦鋁鎵、以及砷化鋁鎵等的材料組成覆蓋層113。
在本發明的一實施例中，由與緩衝層111相同的材料組成覆蓋層113。在一實施例中，可根據被用於緩衝層111及覆蓋層113的材料對被用於通道層112的材料之蝕刻選擇性而選擇被用於緩衝層111及覆蓋層113的材料。在一實施例中，緩衝層111及覆蓋層113可以是磷化銦(InP)，且通道層112可以是砷化銦鎵(InGaAs)。舉例而言，包含氯化氫(HCl)及硫酸(H2SO4)的一混合物之一濕式蝕刻劑可選擇性地蝕刻 InGaAs通道層112之上的InP緩衝層及覆蓋層111及113。雖然InP及InGaAs被用來作為實施例，但是我們應可了解：可使用任何數目的材料組合，只要緩衝層111及覆蓋層113相對於通道層112而被選擇性地蝕刻即可。例如，可由GaAs製成緩衝層111及覆蓋層113，且可由InGaAs製成通道層112。在此類實施例中，諸如氫氧化鉀(KOH)等的含有蝕刻劑之任何適當的氫氧化物可被用於在不會蝕刻通道層112之情形下選擇性地蝕刻緩衝層111及覆蓋層113。
在本發明的一實施例中，覆蓋層113的上表面是在該STI層的上表面102a之上。在一實施例中，由通道層112的上表面112a至STI層102的上表面102a界定在生長覆蓋層113之前的溝槽103的未被填充部分之高度。在一實施例中，在覆蓋層113開始生長到溝槽103之上之前，溝槽103的該等側壁局限了覆蓋層113的寬度。在覆蓋層113生長到溝槽103之外之後，該層的寬度可開始增長，這是因為該層不再被局限。
請參閱第5圖，本發明之一實施例可包含一平坦化。該平坦化製程可移除已延伸到溝槽103之外且延伸到STI層102的上表面102a之上的覆蓋層113之過度生長。例如，可利用一CMP製程將覆蓋層113及STI層102之上表面平坦化。
請參閱第5圖，藉由選擇性地沉積整個磊晶堆疊(開始的緩衝層111、接續的通道層112、及最後的 覆蓋層113)，而形成多層堆疊110。因此，使用以原位形成的方式(亦即，不自磊晶腔室取出結構)製造半導體組件的改良式新方法且按照連續的整合順序製造所揭露的半導體組件。傳統上，自沉積室取出晶圓時，將使該等層的上表面暴露於空氣中，因而很可能有將氧氣及/或水蒸汽導入該等層中或該等層上的效應。本發明揭露的多層堆疊110之原位形成減少了空氣斷路及平坦化的不良反應，而保持通道表面的潔淨。
請參閱第6圖，可使STI層102凹入。將一蝕刻製程用於在不蝕刻覆蓋層113之情形下使STI層102凹入。因此，覆蓋層113的至少一部分延伸到STI層102的上表面102a之上。在一實施例中，使該STI層凹入到可使STI層102的上表面102a保持在通道層112的上表面112a之上的一高度。在一實施例中，通道層112的上表面112a與STI層102的上表面102a間之高度差異是在10-20奈米之間。在一實施例中，通道層112被覆蓋層113自頂部且被緩衝層111自底部且被STI層102自兩側完全環繞。通道層112的該等被完全覆蓋的表面保持該通道層的清潔，不受缺陷、污染、及非故意的侵蝕之影響。
請參閱第7圖，在覆蓋層113及STI層102的中央部分之上形成一閘極120。使閘極120以垂直於覆蓋層113之方式延伸。開始時在覆蓋層113的一中央部分之上形成延伸到該STI層的上表面102a及一部分之上的一犧牲閘極電極121，而製造閘極120。可在該等露出的 表面之上毯覆式地沉積被用於形成該犧牲閘極電極121的一層材料，且在該層材料上產生圖案，而形成犧牲閘極電極121。可以包括多晶矽、鍺、矽鍺(silicon germanium)、氮化矽、氧化矽、或以上各項的一組合之任何適當的材料形成犧牲閘極電極121。在一實施例中，在犧牲閘極電極121的頂部上形成一硬遮罩123。在一實施例中，硬遮罩123使犧牲閘極電極121在繼續執行的步驟期間不會露出。
請參閱第7圖，可在犧牲閘極電極121的對面之側壁上形成一對側壁間隔物122。在本說明書中將該等兩個側壁間隔物122間之區域稱為閘極區。可使用此項技術中習知的形成側壁間隔物之慣用方法形成這對側壁間隔物122。在一實施例中，先在包括覆蓋層113及犧牲閘極電極121的所有結構上毯覆式地沉積諸如但不限於氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、以及以上各項的組合之一保形介電質間隔層(spacer layer)。可使用諸如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition；簡稱LPCVD)、電漿增強式化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；簡稱PECVD)、及原子層沉積(ALD)等的慣用CVD方法沉積該介電質間隔層。在一實施例中，將該介電質間隔層沉積到大約2與10奈米之間的厚度。然後，可將一眾所周知的間隔物蝕刻製程用於移除過量的介電材料，且留下該等側壁間隔物122。在一實施例中，硬遮罩123及該等側 壁間隔物122完全包封了犧牲閘極電極121。
請參閱第8圖，在本發明的一實施例中，在此製程階段形成了源極及汲極區。在此類實施例中，溝槽103內的多層堆疊110中未被犧牲閘極電極121及側壁間隔物122覆蓋的部分被凹入，而形成了一源極/汲極(Source/Drain；簡稱S/D)溝槽130。可利用諸如濕式蝕刻或電漿乾式蝕刻等的慣用蝕刻方法將多層堆疊110凹入。因為多層堆疊110包含多層不同的材料，所以可利用一或多種不同的蝕刻製程，以便移除每一層。在一實施例中，蝕刻製程將至少移除覆蓋層113及通道層112。在一實施例中，緩衝層111的一部分可保留在S/D溝槽130的底部。在一額外的實施例中，該蝕刻製程可完全移除多層堆疊110的該等露出部分，而使基材100露出。
請參閱第9圖，可在該等S/D溝槽130中形成取代S/D區132。在一實施例中，使用諸如低壓化學氣相沉積、氣相磊晶(vapor phase epitaxy)、及分子束磊晶(molecular beam epitaxy)等的慣用磊晶沉積方法形成該等取代S/D區132。在一實施例中，該等取代S/D區132在機械上及電氣上耦合到多層堆疊110中在犧牲閘極電極121及該等側壁間隔物122之下形成的部分。因為該等取代S/D區132延伸到S/D溝槽130之上，所以生長不再被局限，且該等S/D區132可開始橫向地朝向彼此而擴張。在一實施例中，如第9圖所示，在大到足以使該等取代S/D區132不會合併在一起的一間距(pitch)下形成該 等多層堆疊。
在本發明的一實施例中，可使用諸如矽鍺或碳化矽等的矽合金形成該等取代S/D區132。在某些實施例中，可在原位利用諸如硼、砷、或等的摻雜劑摻雜以磊晶方式沉積的該矽合金。在進一步的實施例中，可使用諸如鍺或III-V族材料或合金等的一或多種替代半導體材料形成取代S/D區132。且在進一步的實施例中，可將一或多層的金屬及/或金屬合金用於形成取代S/D區132。各實施例可包含具有比多層堆疊110的導電係數高的一導電係數之一取代S/D區，且因而可製造一種更有效率的裝置。
第8及9圖示出藉由蝕刻掉多層堆疊110的該等露出部分且然後生長或沉積取代S/D區132而形成的取代S/D區132之使用，本發明之實施例不限於此種組態。例如，可以不蝕刻掉多層堆疊110的該等露出部分，且替代地保留該等露出部分而形成該裝置之源極及汲極區。在此類實施例中，在形成了犧牲閘極電極121及該等側壁間隔物122之後，可摻雜多層堆疊110的該等露出部分。可利用諸如用於形成具有所需導電類型及濃度水平的源極及汲極區之離子植入等的習知技術執行該摻雜。
在一替代實施例中，該等S/D區的製造被延遲到形成了S/D接觸之後。不論在形成了假閘極(dummy gate)之後形成該等S/D區，或是延遲到形成了S/D接觸之後才形成該等S/D區，都在該等露出表面上毯覆式地沉 積一層間介電質(Inter-Layer Dielectric；簡稱ILD)層160。在一實施例中，不形成該裝置之任何S/D區。請參閱第10A圖，圖中示出本發明的一實施例，其中S/D區的形成被延遲到製造了S/D接觸之後。在此類實施例中，只在最後的階段中露出通道層112，且通道層112被進一步保護不受缺陷及污染之影響。舉例而言，可使用諸如CVD等的慣用技術沉積ILD層160。在一實施例中，ILD層160可以是諸如但不限於未被摻雜的氧化矽、被摻雜的氧化矽(例如，硼磷矽玻璃(BPSG)、磷矽玻璃(PSG))、氮化矽、及氮氧化矽等的任何介電材料。如第10A圖所示，在沉積了ILD層160之後，然後可使用慣用的化學機械平坦化方法研磨掉任何覆蓋物，以便露出犧牲閘極電極121的上表面以及該對側壁間隔物122的上表面。第10B圖是沿著第10A圖的線A之二維橫斷面圖。
請參閱第11A圖，可移除犧牲閘極電極121，以便露出覆蓋層113。第11B圖示出沿著第11A圖的線A之二維橫斷面圖。在一實施例中，可利用一濕式蝕刻製程移除犧牲閘極電極121。該濕式蝕刻製程可利用四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)五水合物(pentahydrate)，或者硝酸及氫氟酸的一混合溶液可被用於移除犧牲閘極電極121之該濕式蝕刻製程。
請參閱第12A圖以及係為沿著第12A圖的線 A的一橫斷面圖之第12B圖，使STI層102中介於該等兩個側壁間隔物122之間的部分(閘極區)凹入，因而首次由兩側露出通道層112。在一實施例中，也露出緩衝層111的一小部分。例如，緩衝層111之凹入深度可以是10-20奈米。此種方式保證該蝕刻行動同時對蝕刻覆蓋層113及緩衝層111都有效。在一實施例中，STI層102在該閘極區中之部分的上表面102b比STI層102在該閘極區之外的上表面部分低了20-30奈米。在一實施例中，諸如氫氟酸(HF)蝕刻或乾式電漿製程等的任何適當的蝕刻製程可被用於使該等兩個側壁間隔物122內之該STI層凹入。
請參閱第12A圖及第12B圖，可選擇性地蝕刻掉覆蓋層113及緩衝層111在該閘極區中之部分，而自頂部及底部露出通道層112。在一實施例中，如第12B圖所示，也蝕刻覆蓋層113及緩衝層111在該等側壁間隔物122之下的部分。通道層112在該閘極區內之該露出部分被稱為奈米線通道115。可使用在比移除通道層112顯著高的速率下選擇性地移除覆蓋層113及緩衝層111之任何習知的蝕刻劑移除覆蓋層113及緩衝層111。舉例而言，包含鹽酸(HCl)及硫酸(H2SO4)的混合物之一濕式蝕刻劑可選擇性地蝕刻InGaAs奈米線通道136之上的InP剝離層134。覆蓋層113及緩衝層111的移除導致奈米線通道115與基材100間之一間隙的形成。根據一實施例，奈米線通道115與基材100間之該間隙大到足以可在其間 形成一閘極介電質材料及閘極電極。舉例而言，該間隙可具有大約5奈米與30奈米間之厚度。
請參閱第13圖，在一實施例中，根據此項技術中習知的方法而在該閘極區與覆蓋層113及緩衝層111的未被蝕刻部分之間形成了內部間隔層173。可由用於防止閘極介電層170失效時的漏電流之任何適當的絕緣材料形成該等內部間隔層173。在一實施例中，使該等內部間隔層173對齊該等側壁間隔物122的側面，且該等內部間隔層173因而有與該等側壁間隔物122相同的寬度。如第13圖所示，該等內部間隔層173可填滿該等側壁間隔物122之下的間隙。在一實施例中，該等內部間隔層173防範短路及漏電流，且減少一側上的閘極結構與後來在該等內部間隔層173的另一側上形成的導電或半導體材料間之重疊電容(overlap capacitance)。
請參閱第14A圖，在該閘極區中形成完全環繞奈米線通道115的一閘極結構。在一實施例中，該閘極結構包含一閘極介電層170及一閘極電極175。在一實施例中，在奈米線通道115的露出表面之上形成一閘極介電層170。在一實施例中，亦可沿著該等內部間隔層173的露出側壁且沿著該等側壁間隔物122的露出側壁且在基材100的露出部分之上形成閘極介電層170。可利用諸如但不限於氧化矽、氮化矽、氧化鉿(hafnium oxide)、及氮氧化矽等的任何習知閘極介電質材料形成閘極介電層170。在一實施例中，使用諸如低壓化學氣相沉積 (LPCVD)、原子層沉積(ALD)、或旋塗介電質(spin-on-dielectric)製程等的高保形沉積方法形成閘極介電層170。
請參閱第14A圖，根據本發明的一實施例，可在閘極介電層170之上沉積一閘極電極材料，而形成一閘極電極175。閘極電極175填充了覆蓋層113及緩衝層111在該閘極區中之部分被移除後留下的空間。根據一實施例，使用諸如原子層沉積(ALD)等的一保形沉積製程沉積閘極電極175，以便保證在閘極介電層170上及奈米線通道115周圍形成閘極電極175。如第14A圖所示，然後可以化學機械方式將該毯覆式閘極電極材料平坦化到閘極電極175的上表面係在與ILD層160相同的高度為止。
每一金屬氧化物半導體(MOS)電晶體包含由至少兩層(亦即，一閘極介電層及一閘極電極層)形成的一閘極堆疊。該閘極介電層可包含一層、或一堆疊的層。該一或多層可包含氧化矽、二氧化矽(SiO2)、及/或一高k值介電材料。該高k值介電材料可包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮、及鋅等的元素。可被用於該閘極介電層的高k值材料之例子包括但不限於氧化鉿、矽酸鉿(hafnium silicon oxide)、氧化鑭(lanthanum oxide)、鋁酸鑭(lanthanum aluminum oxide)、氧化鋯(zirconium oxide)、矽酸鋯(zirconium silicon oxide)、氧化鉭(tantalum oxide)、氧化鈦(titanium oxide)、鈦酸鍶 鋇(barium strontium titanium oxide)、鈦酸鋇(barium titanium oxide)、鈦酸鍶(strontium titanium oxide)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、鉭酸鈧鉛(lead scandium tantalum oxide)、及鈮酸鋅鉛(lead zinc niobate)。在某些實施例中，於使用一高k值材料時，可在該閘極介電層上執行一退火製程，以便改善其品質。
在該閘極介電層上形成該閘極電極層，且根據該電晶體將成為一P型金屬氧化物半導體(PMOS)或一N型金屬氧化物半導體(NMOS)電晶體，該閘極電極層可包含至少一P型功函數(work function)金屬或N型功函數金屬。在某些實施例中，該閘極電極層可包含由兩個或更多個金屬層構成的一堆疊，其中一或多個金屬層是功函數金屬層，且至少一金屬層是一填充金屬層。
對於PMOS電晶體而言，可被用於該閘極電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳、以及諸如氧化釕等的導電金屬氧化物。P型金屬層將能夠形成具有大約4.9eV(電子伏特)與大約5.2eV間之功函數的一PMOS閘極電極。對於NMOS電晶體而言，可被用於該閘極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、上列這些金屬的合金、以及諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁等的這些金屬的碳化物。N型金屬層將能夠形成具有大約3.9eV與大約4.2eV間之功函數的一NMOS閘極電極。
在某些實施例中，該閘極電極可包含一"U"形結構，該"U"形結構包含實質上平行於該基材的表面之一底部部分、以及實質上垂直於該基材的上表面之兩個側壁部分。在另一實施例中，形成該閘極電極的該等金屬層中之至少一金屬層可以只是實質上平行於該基材的上表面之一平面層，且不包含實質上垂直於該基材的上表面之側壁部分。在本發明之進一步的實施例中，該閘極電極可包含U形結構以及平面的非U形結構之一組合。例如，該閘極電極可包含在一或多個平面的非U形層的頂部上形成之一或多個U形金屬層。
使用所述的方法形成之最終電晶體裝置是一種根據本發明的一實施例的具有奈米線通道之非平面環繞式閘極裝置。
第14B圖示出具有多個通道層112的一裝置的閘極區中之閘極結構的形成。在一實施例中，該閘極結構包含一閘極介電層170及一閘極電極175。如第14B圖所示，該閘極結構完全環繞該等通道層112在兩個內部間隔層173間之部分。此類實施例可容許在每一取代源極及汲極區之間形成複數條奈米線。雖然第14B圖中示出三個通道層112，但是我們應可了解：各實施例亦可包含兩個通道層、或三個以上的通道層。除了形成環繞多個奈米線通道的閘極結構之外，用於形成第14B圖所示的裝置所需之處理可實質上類似於前文中詳細說明的處理。
第8及9圖示出在形成了犧牲閘極之後才形 成該等取代S/D區。在一實施例中，不形成任何S/D區。在一替代實施例中，如前文所述，該等取代S/D區132的形成被延遲到形成了閘極結構120之後。第15圖示出在形成了該等取代S/D區132及閘極結構120之後的該裝置。在一實施例中，該等取代S/D區132在機械上及電氣上耦合到在閘極電極175及該等側壁間隔物122之下形成的該奈米線通道。在形成了閘極結構120之後形成該等取代S/D區132所需之製程可實質上類似於前文中以與第8及9圖有關之方式詳細說明的形成取代S/D區132之製程，且因而此處將不重複說明該製程。
第16圖示出包含本發明的一或多個實施例之一轉接板(interposer)1600。轉接板1600是被用於將一第一基材1602橋接到一第二基材1604的一中間基板。第一基材1602可以是諸如一積體電路晶粒。第二基材1604可以是諸如一記憶體模組、一電腦主機板、或另一積體電路晶粒。一般而言，轉接板1600之用途在於使一連接伸展到一較寬的間距或使一連接重新佈線到一不同的連接。例如，一轉接板1600可將一積體電路晶粒耦合到一銲球柵陣列(Ball Grid Array；簡稱BGA)1606，而該BGA 1606然後可被耦合到第二基材1604。在某些實施例中，第一及第二基材1602/1604被連接到轉接板1600的相反面。在其他實施例中，第一及第二基材1602/1604被連接到轉接板1600的相同面。且在進一步的實施例中，利用轉接板1600將三個或更多個基材互連。
可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺等的聚合物材料形成轉接板1600。在進一步的實施例中，可由諸如矽、鍺、及其他的III-V族及IV族材料等的可包括與前文所述的用於半導體基材之相同材料等的替代的剛性或軟性材料形成該轉接板。
該轉接板可包含一些金屬互連1608、以及其中包括但不限於一些穿透矽通孔(Through-Silicon Via；簡稱TSV)1612的一些通孔1610。轉接板1600可進一步包含嵌入式裝置1614，其中包括被動及主動裝置。此類裝置包括但不限於電容、去耦合電容、電阻、電感、熔絲、二極體、變壓器、感測器、及靜電放電(Electrostatic Discharge；簡稱ESD)裝置。亦可在轉接板1600上形成諸如射頻(Radio Frequency；簡稱RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置等的更複雜的裝置。
根據本發明的實施例，諸如自ART溝槽中之多層堆疊形成的奈米線或奈米帶(nanoribbon)通道等的本發明揭露的裝置及製程可被用於製造轉接板1600，或更具體而言，可被用於製造該等裝置1614或其中包括該轉接板內之電晶體等的任何其他結構。
第17圖示出根據本發明的一實施例的一計算裝置1700。計算裝置1700可包含一些組件。在一實施例中，這些組件被連接到一或多個主機板。在一替代實施例 中，這些組件被製造到一單一系統單晶片(System-on-a-Chip；簡稱SoC)中，而不是被製造到一主機板上。計算裝置1700中之該等組件包括但不限於一積體電路晶粒1702以及至少一通訊晶片1708。在某些實施例中，通訊晶片1708被製造為積體電路晶粒1702的一部分。積體電路晶粒1702可包含一CPU 1704、以及通常被用來作為快取記憶體之晶粒內置記憶體1706，且可以諸如嵌入式動態隨機存取記憶體(embedded DRAM；簡稱eDRAM)或自旋轉移力矩記憶體(Spin-Transfer Torque Memory；簡稱STTM或STTM-RAM)等的技術提供該晶粒內置記憶體1706。
計算裝置1700可包含可在或可不在實體上及電氣上被耦合到主機板的(或一SoC晶粒內製造的)其他組件。這些其他的組件包括但不限於揮發性記憶體1710(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體1712(例如，唯讀記憶體(ROM)或快閃記憶體)、一圖形處理單元(Graphics Processing Unit；簡稱GPU)1714、一數位信號處理器1716、一密碼處理器1742(一種執行硬體內的密碼演算法之專用處理器)、一晶片組1720、一天線1722、一顯示器或一觸控式螢幕顯示器1724、一觸控式螢幕控制器1726、一電池1728或或其他電源、一功率放大器(圖中未示出)、一全球衛星定位系統(Global Positioning System；簡稱GPS)裝置1744、一羅盤1730、一行動共處理器或感應器1732(可 包括一加速度計(accelerometer)、一陀螺儀(gyroscope)、及一羅盤)、一喇叭1734、一相機1736、使用者輸入裝置1738(例如，鍵盤、滑鼠、觸控筆、及觸控板)、以及一大量儲存裝置1740(例如，硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片1708能夠執行無線通訊，而將資料傳輸進出計算裝置1700。術語"無線"及其派生詞可被用來描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片1708可實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置1700可包含複數個通訊晶片1708。例如，一第一通訊晶片1708可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片1708可被專用於諸如GPS、EDGE、 GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置1700之處理器1704包含諸如具有根據本發明的實施例而形成的奈米線或奈米帶通道之環繞式閘極電晶體等的一或多個裝置。術語"處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片1708亦可包含諸如具有自ART溝槽中之多層堆疊形成的奈米線或奈米帶通道之環繞式閘極電晶體等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置1700內之另一組件可包含諸如具有自ART溝槽中之多層堆疊形成的奈米線或奈米帶通道之環繞式閘極電晶體等的一或多個裝置。
在各實施例中，計算裝置1700可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記本電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置1700可以是用於處理資料之任何其他電子裝置。
其中包括在"發明摘要"中所述者的前文中對 本發明的所示實施例之說明之用意不是詳盡無遺的，也不是將本發明限制在所揭露之確切形式。雖然為了例示之目的而在本說明書中說明了本發明的特定實施例及例子，但是如熟悉此項技術者將可了解的，可在本發明的範圍內作出各種等效的修改。
可根據上述之詳細說明而作出本發明的這些修改。不應將最後的申請專利範圍中使用的術語詮釋為將本發明限制在本說明書及申請專利範圍中揭露的特定實施例。而是將完全由將根據申請專利範圍詮釋的公認信條而詮釋之最後的申請專利範圍決定本發明之範圍。
本發明之實施例包含一種製造半導體裝置之方法。該方法包含下列步驟：在一淺溝槽隔離(STI)層中形成的一溝槽內形成一多層堆疊，其中該多層堆疊包含至少一通道層、該通道層之下形成的一緩衝層、以及該通道層之上形成的一覆蓋層；使該STI層凹入，因而該STI層的一上表面高於該通道層的一上表面；以及以相對於該通道層而選擇性地移除該緩衝層及該覆蓋層的一蝕刻製程露出該通道層。
在一實施例中，亦可包含一種製造半導體裝置之方法，其中在該緩衝層上以磊晶方式生長該通道層，該通道層薄得足以在不會導入失配位錯之情形下順應該緩衝層。
一額外的實施例亦可包含一種製造半導體裝置之方法，其中該通道層之厚度小於其臨界厚度。
一額外的實施例亦可包含一種製造半導體裝置之方法，其中使該STI層凹入，因而該STI層的一上表面低於該覆蓋層的一上表面。
一額外的實施例亦可包含一種製造半導體裝置之方法，其中該蝕刻製程選擇性地移除一閘極區中之該STI層，以便露出該通道。
一額外的實施例亦可包含一種製造半導體裝置之方法，其中該緩衝層及該覆蓋層是相同的材料。
一額外的實施例亦可包含一種製造半導體裝置之方法，其中該緩衝層、該覆蓋層、及該通道層分別是一III-V族半導體材料。
一額外的實施例亦可包含一種製造半導體裝置之方法，其中該通道層包含自砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)選出的一材料，且其中該緩衝層及覆蓋層包含自砷化鎵(GaAs)、磷化銦(InP)、銻砷化鎵(GaAsSb)、銻砷化鋁(AlAsSb)、磷化鎵(GaP)、及砷化鋁鎵(AlGaAs)選出的一材料。
一額外的實施例亦可包含一種製造半導體裝置之方法，其中該覆蓋層的該上表面高於該STI層的該上表面。
一額外的實施例亦可包含下列步驟：在使該STI層凹入之後，在該覆蓋層及該STI層的一部分之上形成一犧牲閘極電極；以及沿著該犧牲閘極電極的側壁沉積側壁間隔物，而在該等側壁間隔物之間形成一閘極區。
一額外的實施例亦可包含下列步驟：移除該多層堆疊中不在該閘極區內之部分；以及在該多層堆疊的該等部分被移除之處形成取代源極及汲極區。
一額外的實施例亦可包含下列步驟：在該STI層及該覆蓋層中不在該閘極區內之該等部分之上形成一層間介電質(ILD)層。
一額外的實施例亦可包含下列步驟：移除該犧牲閘極電極，以便露出該閘極區中之該覆蓋層；在露出該通道層之前，先使該閘極區中之該STI層凹入到低於該緩衝層的一上表面；在該閘極區中之該通道層的該等露出表面之上沉積一閘極介電層；以及在該閘極區內之該閘極介電質及環繞的通道層上沉積一閘極電極。
本發明之實施例包含一種製造半導體裝置之方法。該方法包含：在一基材上的一淺溝槽隔離(STI)層中形成一溝槽；在該溝槽的一下方部分中沉積一緩衝層；在該緩衝層上生長一擬晶通道層，其中該擬晶通道層薄得足以在不會導入失配位錯之情形下順應該緩衝層；在該溝槽中之該擬晶通道層的頂部上沉積一覆蓋層；使該STI層凹入，以便露出該覆蓋層；在該覆蓋層及該STI層的一部分之上形成一犧牲閘極電極；沿著該犧牲閘極電極的側壁沉積側壁間隔物，而在該等側壁間隔物之間形成一閘極區；在該STI層及該覆蓋層中不在該閘極區內的部分之上形成一層間介電質(ILD)層；移除該犧牲閘極電極，而露出該閘極區中之該覆蓋層；使該閘極區中之該 STI層凹入到低於該緩衝層的一上表面；以相對於該通道層選擇性地移除該緩衝層及該覆蓋層之一蝕刻製程露出該通道層；在該閘極區中之該通道層的該等露出表面之上沉積一閘極介電層；以及在該閘極區內之該閘極介電質及環繞的通道層上沉積一閘極電極。
本發明的一額外的實施例可包含一種製造半導體裝置之方法，其中該通道層之厚度小於其臨界厚度。
本發明的一額外的實施例可包含一種製造半導體裝置之方法，其中該緩衝層及該覆蓋層是相同的材料。
本發明的一額外的實施例可包含一種製造半導體裝置之方法，其中該緩衝層是一III-V族半導體材料，該覆蓋層是一III-V族半導體材料，且該通道層是一III-V族半導體材料。
本發明的一額外的實施例可包含一種製造半導體裝置之方法，其中該III-V族半導體材料通道層包含自包括砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)的一組材料選出的一材料，且其中該緩衝層及覆蓋層包含自包括砷化鎵(GaAs)、磷化銦(InP)、銻砷化鎵(GaAsSb)、銻砷化鋁(AlAsSb)、磷化鎵(GaP)、及砷化鋁鎵(AlGaAs)的一組材料選出的一材料。
本發明的一額外的實施例可包含一種製造半導體裝置之方法，其中該通道層之厚度小於其臨界厚度。
本發明的一額外的實施例可包含一種半導體裝置，該半導體裝置包含完全環繞一閘極區中之一奈米線通道的一閘極結構、以及至少部分地在該閘極區的對面側上的一STI層中之溝槽內形成的該奈米線通道的對面端上之一源極區及一汲極區，其中該STI層的一上表面高於該通道層的一上表面。
本發明的一額外的實施例可包含一種半導體裝置，其中該奈米線通道有一人字形。
本發明的一額外的實施例可包含一種半導體裝置，其中該通道層之厚度小於其臨界厚度。
本發明的一額外的實施例可包含一種半導體裝置，其中該通道層包含自包括砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)的一組材料選出的一材料。
本發明的一額外的實施例可包含一種半導體裝置，其中該溝槽有實質上等於該奈米線通道的寬度之一寬度。
本發明的一額外的實施例可包含一種半導體裝置，該半導體裝置進一步包含額外的奈米線通道，每一額外的奈米線通道自該源極區延伸到該汲極區，且其中該閘極結構環繞該閘極區中之該等額外的奈米線通道。
110‧‧‧多層堆疊
111‧‧‧緩衝層
112‧‧‧通道層
113‧‧‧覆蓋層
102a、112a‧‧‧上表面

Claims (25)

  1. 一種製造半導體裝置之方法，包含：在一淺溝槽隔離(STI)層中形成的一溝槽內形成一多層堆疊，其中該多層堆疊包含至少一通道層、該通道層之下形成的一緩衝層、以及該通道層之上形成的一覆蓋層；使該STI層凹入，以使該STI層的一上表面高於該通道層的一上表面；以及以相對於該通道層而選擇性地移除該緩衝層及該覆蓋層的一蝕刻製程露出該通道層。
  2. 如申請專利範圍第1項之方法，其中在該緩衝層上以磊晶方式生長該通道層，該通道層薄得足以在不會導入失配位錯之情形下順應該緩衝層。
  3. 如申請專利範圍第1項之方法，其中該通道層之厚度小於其臨界厚度。
  4. 如申請專利範圍第1項之方法，其中使該STI層凹入，以使該STI層的一上表面低於該覆蓋層的一上表面。
  5. 如申請專利範圍第1項之方法，其中該蝕刻製程選擇性地移除一閘極區中之該STI層，以便露出該通道。
  6. 如申請專利範圍第1項之方法，其中該緩衝層及該覆蓋層是相同的材料。
  7. 如申請專利範圍第6項之方法，其中該緩衝層是一III-V族半導體材料，該覆蓋層是一III-V族半導體材料，且該通道層是一III-V族半導體材料。
  8. 如申請專利範圍第7項之方法，其中該III-V族半導體材料通道層包含自包括砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)的一組材料選出的一材料，且其中該緩衝層及覆蓋層包含自包括砷化鎵(GaAs)、磷化銦(InP)、銻砷化鎵(GaAsSb)、銻砷化鋁(AlAsSb)、磷化鎵(GaP)、及砷化鋁鎵(AlGaAs)的一組材料選出的一材料。
  9. 如申請專利範圍第1項之方法，其中該覆蓋層的該上表面高於該STI層的該上表面。
  10. 如申請專利範圍第1項之方法，進一步包含：在使該STI層凹入之後，在該覆蓋層及該STI層的一部分之上形成一犧牲閘極電極；沿著該犧牲閘極電極的側壁沉積側壁間隔物，以在該等側壁間隔物之間形成一閘極區。
  11. 如申請專利範圍第10項之方法，進一步包含：移除該多層堆疊中不在該閘極區內之部分；以及在該多層堆疊的該等部分被移除之處形成取代源極及汲極區。
  12. 如申請專利範圍第11項之方法，進一步包含：在該STI層及該覆蓋層中不在該閘極區內之該等部分之上形成一層間介電質(ILD)層。
  13. 如申請專利範圍第12項之方法，進一步包含：移除該犧牲閘極電極，以便露出該閘極區中之該覆蓋層； 在露出該通道層之前，先使該閘極區中之該STI層凹入到低於該緩衝層的一上表面；在該閘極區中之該通道層的該等露出表面之上沉積一閘極介電層；以及在該閘極區內之該閘極介電質及環繞的通道層上沉積一閘極電極。
  14. 一種製造半導體裝置之方法，包含：在一基材上的一淺溝槽隔離(STI)層中形成一溝槽；在該溝槽的一下方部分中形成一緩衝層；在該緩衝層上生長一擬晶通道層，其中該擬晶通道層薄得足以在不會導入失配位錯之情形下順應該緩衝層；在該溝槽中之該擬晶通道層的頂部上沉積一覆蓋層；使該STI層凹入，以便露出該覆蓋層；在該覆蓋層及該STI層的一部分之上形成一犧牲閘極電極；沿著該犧牲閘極電極的側壁沉積側壁間隔物，以在該等側壁間隔物之間形成一閘極區；在該STI層及該覆蓋層中不在該閘極區內的部分之上形成一層間介電質(ILD)層；移除該犧牲閘極電極，以露出該閘極區中之該覆蓋層；使該閘極區中之該STI層凹入到低於該緩衝層的一上表面； 以相對於該通道層選擇性地移除該緩衝層及該覆蓋層之一蝕刻製程露出該通道層；在該閘極區中之該通道層的該等露出表面之上沉積一閘極介電層；以及在該閘極區內之該閘極介電質及環繞的通道層上沉積一閘極電極。
  15. 如申請專利範圍第14項之方法，其中該通道層之厚度小於其臨界厚度。
  16. 如申請專利範圍第14項之方法，其中該緩衝層及該覆蓋層是相同的材料。
  17. 如申請專利範圍第16項之方法，其中該緩衝層是一III-V族半導體材料，該覆蓋層是一III-V族半導體材料，且該通道層是一III-V族半導體材料。
  18. 如申請專利範圍第17項之方法，其中該III-V族半導體材料通道層包含自包括砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)的一組材料選出的一材料，且其中該緩衝層及覆蓋層包含自包括砷化鎵(GaAs)、磷化銦(InP)、銻砷化鎵(GaAsSb)、銻砷化鋁(AlAsSb)、磷化鎵(GaP)、及砷化鋁鎵(AlGaAs)的一組材料選出的一材料。
  19. 如申請專利範圍第14項之方法，其中該通道層之厚度小於其臨界厚度。
  20. 一種半導體裝置，包含：完全環繞一閘極區中之一奈米線通道的一閘極結構； 以及至少部分地在該閘極區的對面側上的一STI層中之溝槽內形成的該奈米線通道的對面端上之一源極區及一汲極區，其中該STI層的一上表面高於該通道層的一上表面。
  21. 如申請專利範圍第20項之半導體裝置，其中該奈米線通道有一人字形。
  22. 如申請專利範圍第20項之半導體裝置，其中該通道層之厚度小於其臨界厚度。
  23. 如申請專利範圍第20項之半導體裝置，其中該通道層包含自包括砷化銦鎵(InGaAs)、砷化銦(InAs)、銻化銦(InSb)的一組材料選出的一材料。
  24. 如申請專利範圍第20項之半導體裝置，其中該溝槽有實質上等於該奈米線通道的寬度之一寬度。
  25. 如申請專利範圍第20項之半導體裝置，進一步包含額外的奈米線通道，每一額外的奈米線通道自該源極區延伸到該汲極區，且其中該閘極結構環繞該閘極區中之該等額外的奈米線通道。
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