CN107924867A - 用于全环栅晶体管的gaas上的赝晶ingaas - Google Patents

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C.S.莫哈帕特拉
A.S.墨菲
G.A.格拉斯
W.拉克马迪
G.德维
J.T.卡瓦利罗斯
T.加尼
M.V.梅茨
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Abstract

描述了一种非平面全环栅器件及其制作方法。在一个实施例中，通过在STI沟槽中选择性地沉积整个epi堆叠来形成多层堆叠。在缓冲层之上赝晶生长沟道层。在沟道层的顶部上生长盖层。在实施例中，STI层的高度保持高于沟道层，直到栅极的形成。在每一个沟道纳米线上并且完全绕着每一个沟道纳米线而形成栅极电介质层。在栅极电介质层上并且围绕沟道纳米线而形成栅电极。

Description

用于全环栅晶体管的GAAS上的赝晶INGAAS
技术领域
本发明的实施例涉及半导体器件的领域，并且更特别地涉及非平面全环栅器件和制作方法。
背景技术
在过去的几十年中，集成电路中的特征的缩放已经是不断增长的半导体工业背后的驱动力。对越来越小的特征的缩放使得能够在半导体芯片的有限基板面（real estate）上实现增加的功能单元密度。例如，缩小晶体管尺寸允许芯片上的增加数目的存储器器件的并入，从而有助于具有增加的容量的产品的制作。然而，对于越来越多的容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。
集成电路器件的规模方面的进一步减小已经要求诸如三栅晶体管、FinFET、TFETS、omega-FET和双栅晶体管之类的非平面晶体管的增加的使用。在非平面晶体管之中，全环栅晶体管通过具有在四个表面上围绕沟道的栅极结构而提供对沟道的更好控制。然而，维持迁移率改进而同时增加短沟道控制仍旧是主要的挑战。已经尝试了许多不同的技术以改进控制源极到漏极泄漏，然而，仍旧需要显著的改进。
附图说明
通过示例的方式并且不通过限制的方式在附图的各图中图示本公开的实施例，其中：
图1图示根据实施例的包括形成在衬底上的多个鳍状物的器件的透视图。
图2图示根据实施例的在衬底和鳍状物的顶部上形成浅沟槽隔离（STI）层之后的器件的透视图。
图3图示根据实施例的在鳍状物凹陷以形成多个沟槽之后的器件的透视图。
图4A图示根据实施例的在沟槽中形成多层堆叠之后的器件的透视图。
图4B图示根据实施例的在沟槽中形成包括多个沟道层的多层堆叠之后的器件的透视图。
图4C图示根据实施例的具有人字形沟道层的器件的透视图。
图5图示根据实施例的在将盖层抛光到与STI层相同的高度之后的器件的透视图。
图6图示根据实施例的在STI层凹陷以暴露多层堆叠内的盖层之后的器件的透视图。
图7图示根据实施例的在盖层和STI层之上形成牺牲栅电极和侧壁间隔物之后的器件的透视图。
图8图示根据实施例的在多层堆叠的部分凹陷以形成取代源极/漏极（S/D）沟槽之后的器件的透视图。
图9图示在S/D沟槽中形成取代S/D区之后的器件的透视图。
图10A图示根据实施例的在所暴露的表面之上形成层间电介质（ILD）之后的器件的透视图。
图10B图示根据实施例的沿线A的图10A中图示的器件的截面视图。
图11A图示根据实施例的在移除牺牲栅电极之后的器件的透视图。
图11B图示根据实施例的沿线A的图11A中图示的器件的截面视图。
图12A图示根据实施例的在侧壁间隔物内的STI层凹陷并且蚀刻盖层和缓冲层以暴露沟道层之后的器件的透视图。
图12B图示根据实施例的沿线A的图12A中图示的器件的截面视图。
图13图示根据实施例的在内部间隔物的形成之后的沿线A的图12A中图示的器件的截面视图。
图14A图示根据实施例的在施加栅极电介质和栅电极之后的沿线A的图12A中图示的器件的截面视图。
图14B图示根据实施例的在向具有多个纳米线沟道的器件施加栅极电介质和栅电极之后的沿线A的图12A中图示的器件的截面视图。
图15是根据实施例的在S/D区的形成之后的器件的透视图。
图16是实现本发明的一个或多个实施例的插入器的截面图示。
图17是依照本发明的实施例构建的计算设备的示意。
具体实施方式
本发明的实施例涉及新颖的全环栅晶体管及其制作方法。在以下描述中，阐述众多细节以便提供对本发明的透彻理解。然而，对于本领域技术人员将明显的是，可以在没有这些具体细节的情况下实践本发明。在其他实例中，并未详细描述公知的半导体工艺和制造技术以避免使本发明模糊。贯穿本说明书对“实施例”的引用意味着与该实施例有关描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，短语“在实施例中”在贯穿本说明书的各种地方中的出现不一定都是指本发明的相同实施例。另外，可以以任何合适的方式在一个或多个实施例中组合特定特征、结构、功能或特性。例如，在第一实施例和第二实施例不相互排斥的任何地方，第一实施例可以与第二实施例组合。
本发明的实施例涉及非平面全环栅晶体管器件的制作。在本发明的实施例中，在缓冲层之上赝晶生长沟道层，使得沟道层的厚度小于其临界厚度。赝晶生长为缓冲层和沟道层提供两个层之间的共格界面（在功能上晶格匹配），从而防止不合期望的应变和失配位错，并且增强沟道电子迁移率。
在本发明的实施例中，通过在STI沟槽中选择性地沉积整个epi堆叠来形成多层堆叠。因此，使用在原位（即没有从外延室移除结构）并且以连续的整合顺序制作半导体组件的新且改进的方法来制作所公开的半导体组件。之前，凹陷和再生长方案用于生长epi堆叠。然而，从沉积室移除晶片使层的顶表面暴露于空气，这大概具有将氧气和/或水蒸气引入到层中或层上的效应。多层堆叠的所公开的原位形成缩减空气阻断和平面化的不利效应，从而保持沟道表面洁净。
在本发明的实施例中，在窄STI沟槽中形成多层堆叠，使得由于晶格失配所致的缺陷通过下部结构中的缺陷俘获而终止。另外，STI层的高度保持高于沟道层，并且盖层和缓冲层从顶部和底部围绕沟道层，直到栅极的形成。沟道层的被完全覆盖的表面维持沟道层洁净以防缺陷、污染和非意图的腐蚀。
参考图1，图示具有多个鳍状物101的衬底100。可以将在衬底100上形成的鳍状物101的数目调节至适当的数目，如本领域技术人员所理解的。在实施例中，使用蚀刻工艺形成鳍状物101。在衬底100上放置图案化蚀刻掩模。此后，蚀刻衬底100并且衬底的被掩模保护的部分形成鳍状物101。然后移除蚀刻掩模。
在实施例中，衬底100可以由任何适当的材料形成。在实施例中，衬底100可以是使用体硅形成的晶体衬底或绝缘体上硅（SOI）下部结构。在其他实施例中，半导体衬底100可以使用替换材料形成，所述替换材料可以与硅组合或者可以不与硅组合。这样的材料可以包括但不限于，锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或III-V族或IV族材料的其他组合。在另一实施例中，衬底100包括锗衬底、绝缘体上锗衬底（GeOI）或无物上锗衬底（GeON）。尽管在此描述可以从其形成衬底100的材料的几个示例，但是可以用作基于其可以构建半导体器件的基础的任何材料落在本发明的精神和范围内。
在实施例中，从与衬底100相同的材料形成鳍状物101。在实施例中，鳍状物101是高纵横比鳍状物。在实施例中，高纵横比鳍状物可以具有2:1或更大的高度与宽度比。附加的实施例可以包括具有10:1或更大的高度与宽度比的鳍状物101。在实施例中，将鳍状物101的宽度WF选择成具有大体等于纳米线沟道的期望宽度的宽度，随后将形成所述纳米线沟道并且以下更加详细地对其进行描述。作为示例，鳍状物101的宽度WF可以在10-20nm之间。
参考图2，可以在衬底100和鳍状物101的顶表面之上形成浅沟槽隔离（STI）层102。在实施例中，诸如化学气相沉积（CVD）工艺之类的任何适当的沉积工艺可以用于在衬底100和鳍状物101之上沉积STI层。可以将STI层沉积到大于鳍状物101的顶表面的高度。然后，如图2中所示，对STI层102平面化以暴露鳍状物101的顶表面。例如，可以利用化学机械抛光（CMP）操作对STI层102进行平面化。
在实施例中，可以从任何适当的绝缘材料形成STI层102。例如，STI层102可以是氧化物，诸如氧化硅。根据附加的实施例，STI层102可以包括多种电介质材料。例如，第一电介质材料可以是保形材料，并且第二电介质材料可以是填充材料。
参考图3，可以移除鳍状物101以形成沟槽103。可以通过任何已知的蚀刻技术移除鳍状物101，所述蚀刻技术包括但不限于，干法蚀刻、湿法蚀刻或其组合。在实施例中，沟槽103是纵横比俘获（ART）沟槽。如本文所使用的，ART一般是指使得缺陷在非晶、例如电介质侧壁处终止的缺陷俘获技术，其中侧壁相对于生长区域的尺寸而言足够高以便俘获大部分（如果不是全部的话）的缺陷。ART利用高纵横比开口，诸如沟槽或孔洞，以俘获位错，从而防止它们到达外延表面，并且大幅减小ART开口内的表面位错密度。
根据实施例，在蚀刻操作期间不完全移除鳍状物101。在这样的实施例中，鳍状物101的残余材料可以保留在沟槽103的底部。在一个实施例中，沟槽103的底部部分103a可以具有{111}刻面，其可以促进III-V材料的生长。在一个实施例中，可以通过在沿期望的晶面选择性地蚀刻鳍状物101的蚀刻操作期间使用的蚀刻化学品来形成{111}刻面。在另一实施例中，在鳍状物101的移除期间或此后，沟槽103的底部部分103a可以延伸到衬底100中。在这样的实施例中，沟槽的底部部分可以具有形成在衬底100中的{111}刻面。
参考图4A，在沟槽103中形成多层堆叠110。多层堆叠110包括多个单独的层。在实施例中，多层堆叠110包括三个明显不同的层。多层堆叠110的最底层是缓冲层111。可以在以上解释的保留在沟槽103的底部上的残余材料之上形成缓冲层111。可以在缓冲层111之上形成沟道层112。可以在沟道层112之上形成盖层113。虽然在图4A中图示三个层，但是要领会到，可以在多层堆叠110中包括多于三个层。例如，多层堆叠110还可以包括衬底100与缓冲层111之间的种子层。种子层可以是用于生长缓冲层的基础层。在实施例中，可以在衬底100与沟道层112之间形成附加的渐变缓冲层。
在另一实施例中，如图4B中所示，在沟槽103内形成多个沟道层。沟道层可以通过相邻沟道层中间的缓冲层分离。参考图4B，在下面的缓冲层111的顶部上生长沟道层112。在实施例中，沟道层112具有不同的厚度。这样的实施例，如以下进一步解释的，可以允许在每一个取代源极和漏极区之间形成多个纳米线。虽然在图4B中示出三个沟道层112，但是要领会到，实施例还可以包括两个沟道层，或多于三个沟道层。除对用于形成多层堆叠110的层的更改之外，对形成图4B中图示的器件所必要的处理可以大体类似于以上详细描述的处理。
参考回图4A，可以在沟槽103的底部部分103a之上外延生长缓冲层111。在实施例中，缓冲层111由与沟槽103的底部部分103a中的残余材料不同的材料构成。在实施例中，可以通过任何已知的形成工艺来外延生长缓冲层111，所述形成工艺包括原子层沉积（ALD）、金属有机化学气相沉积（MOCVD）或化学气相沉积（CVD）工艺。在实施例中，沟槽103的ART特征防止缓冲层111内的缺陷到达其表面。
在实施例中，缓冲层111可以由提供相对于沟道层112的良好蚀刻选择性并且使得能够实现如以下解释的沟道层112的赝晶生长的任何适当的材料构成。缓冲层111可以由高带隙III-V材料构成。出于本描述的目的，可以将高带隙材料限定为具有大于硅的带隙的材料。另外，沟槽103的高纵横比可以防止具有欠佳的填充特性的材料的使用。例如，当在高纵横比沟槽中沉积材料时，所得层可能具有显著数目的空洞和/或其他缺陷。相应地，本发明的实施例包括可以在沟槽103的底部部分103a上外延生长而没有显著数目的空洞或其他缺陷的形成的用于缓冲层111的材料。例如，缓冲层111可以由砷化铟铝、磷化铟、磷化镓、砷化镓、锑砷化镓、锑砷化铝、砷化铟铝镓、磷化铟铝镓、砷化铝镓等构成。缓冲层111可以生长到大于沟槽103的深度的一半的高度，例如在50-150nm之间。
在本发明的实施例中，可以在缓冲层111的顶表面之上形成沟道层112。作为示例，沟道层112可以利用ALD、MOCVD、CVD或MBE工艺形成。在实施例中，沟道层112的顶表面112a低于STI层102的顶表面102a。在一个实施例中，沟道层112的宽度由沟槽103的侧壁限制。在实施例中，沟道层112的宽度笔直延伸并且与缓冲层111的宽度平行。
参考图4C，在另一实施例中，沟道层112以倒转的“V”形状或人字形形状形成，其中人字形的顶点或尖端指向上。在这样的实施例中，人字形形状的沟道层112创建另外的表面区域和因而增加的晶体管驱动能力。在不增加横向晶体管面积的情况下提供该附加的驱动能力，并且因而形成非常紧凑且尺寸高效的晶体管。
沟道层112优选地具有接近于下面的缓冲层111中的晶格参数的晶格参数。沟道层112可以由任何适当的材料形成，诸如低带隙III-V外延材料。出于本描述的目的，可以将低带隙材料限定为具有小于硅的带隙的材料。例如，沟道层112可以由砷化铟镓、砷化铟、锑化铟等形成。
在本发明的实施例中，在缓冲层111之上赝晶生长沟道层112。虽然异质外延系统中的晶格失配导致在相对厚的外延生长的层中的缺陷生成，但是可以在没有晶体缺陷的情况下生长薄应变外延层，甚至当生长在非常晶格失配的衬底上时，这样的生长称为赝晶生长。通过在外延层上强加厚度限制（称为临界厚度）来实现晶体缺陷的避免。照此，可以将沟道层112生长到小于其临界厚度的厚度TC。例如，尽管砷化铟镓（InGaAs）的晶格常数大于砷化镓（GaAs）的晶格常数，但是通过赝晶生长在GaAs衬底上外延生长高质量InGaAs层是可能的，其中通过赝晶生长即通过在平行于GaAs衬底的表面的方向上强制匹配InGaAs层的晶格常数与GaAs衬底的晶格常数，只要InGaAs层薄于由于晶格失配而位错开始出现所在的临界厚度即可。
沟道层112的临界厚度取决于缓冲层111与沟道层112之间的晶格失配。一般地，两个晶格常数之间的差异越大，沟道层的临界厚度越小。典型地，大约1-5%的失配要求大约1-100nm的临界厚度。例如，在实施例中，缓冲层111由GaAs形成，并且沟道层由InGaAs形成，其中晶格失配为4%，而沟道层具有10-12nm的厚度。
如图4中进一步示出的，可以在沟道层112的顶表面112a之上生长盖层113。作为示例，盖层113可以利用ALD、MOCVD、CVD或MBE工艺形成。盖层113优选地具有接近于在下面的沟道层112中的晶格参数的晶格参数。盖层113可以由任何适当的材料构成，诸如高带隙III-V材料。例如，盖层113可以由砷化铟铝、磷化铟、磷化镓、砷化镓、锑砷化镓、锑砷化铝、砷化铟铝镓、磷化铟铝镓、砷化铝镓等构成。
在本发明的实施例中，盖层113由与缓冲层111相同的材料构成。在实施例中，可以基于其对用于沟道层112的材料的蚀刻选择性而选择用于缓冲层111和盖层113的材料。在实施例中，缓冲层111和盖层113可以是磷化铟（InP）并且沟道层112可以是砷化铟镓（InGaAs）。作为示例，包括氯化氢（HCl）和硫酸（H2SO4）的混合物的湿法蚀刻剂可以相比于InGaAs沟道层112而选择性地蚀刻InP缓冲和盖层111和113。虽然将InP和InGaAs用作示例性实施例，但是要领会到，可以使用任何数目的材料组合，只要相对于沟道层112选择性地蚀刻缓冲层111和盖层113即可。例如，缓冲层111和盖层113可以由GaAs制成，并且沟道层112可以由InGaAs制成。在这样的实施例中，包含蚀刻剂的任何适当的含氢氧化物，例如氢氧化钾（KOH），可以用于选择性地蚀刻缓冲层111和盖层113而不蚀刻沟道层112。
在本发明的实施例中，盖层113的顶表面在STI层的顶表面102a上方。在实施例中，在生长盖层113之前沟槽103的未经填充的部分的高度由沟道层112的顶表面112a到STI层102的顶表面102a限定。在实施例中，盖层113的宽度由沟槽103的侧壁限制，直到盖层113开始在沟槽103上方生长为止。在盖层113生长超出沟槽103之后，层的宽度可以开始增大，因为其不再受限。
参考图5，本发明的实施例可以包括平面化。平面化工艺可以移除盖层113的已经在沟槽103以外并且在STI层102的顶表面102a上方延伸的任何过生长。例如，可以利用CMP工艺使盖层113和STI层102的顶表面平面化。
参考图5，通过选择性地沉积整个epi堆叠来形成多层堆叠110，以缓冲层111开始，然后是沟道层112，并且最后是盖层113。因此，使用在原位（即没有从外延室移除结构）并且以连续整合顺序制作半导体组件的新且改进的方法制作所公开的半导体组件。传统上，从沉积室移除晶片将层的顶表面暴露于空气，这大概具有将氧气和/或水蒸气引入到层中或层上的效应。多层堆叠110的原位形成缩减空气阻断和平面化的不利效应，从而保持沟道表面洁净。
参考图6，STI层102可以凹陷。在实施例中，蚀刻工艺用于使STI层102凹陷而不蚀刻盖层113。照此，盖层113的至少部分在STI层102的顶表面102a上方延伸。在实施例中，STI层凹陷到使得STI结构102的顶表面102a保留在沟道层112的顶表面112a上方的高度。在实施例中，沟道层112的顶表面112a与STI层102的顶表面102a之间的高度差在10-20nm之间。在实施例中，沟道层112被盖层113从顶部、被缓冲层111从底部并且被STI层102从两侧完全围绕。沟道层112的被完全覆盖的表面维持沟道层洁净以防缺陷、污染和非意图的腐蚀。
参考图7，在盖层113和STI层102的中心部分之上形成栅极120。栅极120垂直于盖层113延伸。通过最初在盖层113的中心部分之上形成在STI层的一部分和顶表面102a上方延伸的牺牲栅电极121来制作栅极120。可以在所暴露的表面之上席状沉积用于形成牺牲栅电极121的材料层并且对其进行图案化以形成牺牲栅电极121。牺牲栅电极121可以由任何适当的材料形成，包括多晶硅、锗、硅锗、氮化硅、氧化硅或其组合中的一个。在实施例中，在牺牲栅电极121的顶部上形成硬掩模123。在实施例中，硬掩模123保护牺牲栅电极121以防在进行的步骤期间被暴露。
参考图7，可以在牺牲栅电极121的相对侧壁上形成一对侧壁间隔物122。两个侧壁间隔物122之间的区在本文中被称为栅极区。可以使用本领域中已知的形成侧壁间隔物的常规方法来形成该对侧壁间隔物122。在实施例中，在所有结构（包括盖层113和牺牲栅电极121）上首先席状沉积保形电介质间隔物层，诸如但不限于氧化硅、氮化硅、氮氧化硅及其组合。可以使用常规的CVD方法来沉积电介质间隔物层，诸如低压化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）和原子层沉积（ALD）。在实施例中，将电介质间隔物层沉积到近似2和10nm之间的厚度。此后，通常已知的间隔物蚀刻工艺可以用于移除过量的电介质材料，并且留下侧壁间隔物122。在实施例中，硬掩模123和侧壁间隔物122完全包封牺牲栅电极121。
参考图8，在本发明的实施例中，在该工艺阶段形成源极和漏极区。在这样的实施例中，未被牺牲栅电极121和侧壁间隔物122盖顶的沟槽103内的多层堆叠110的部分凹陷以形成源极/漏极（S/D）沟槽130。可以利用常规的蚀刻方法来使多层堆叠110凹陷，诸如湿法蚀刻或等离子体干法蚀刻。由于多层堆叠110包括不同材料的层，因此可以利用一个或多个不同的蚀刻工艺以便移除每一个层。在实施例中，蚀刻工艺将至少移除盖层113和沟道层112。在实施例中，缓冲层111的部分可以保留在S/D沟槽130的底部上。在附加的实施例中，凹陷工艺可以完全移除多层堆叠110的所暴露的部分并且留下衬底100被暴露。
参考图9，可以在S/D沟槽130中形成取代S/D区132。在实施例中，使用常规的外延沉积方法形成取代S/D区132，诸如低压化学气相沉积、气相外延和分子束外延。在实施例中，取代S/D区132与多层堆叠110的形成在牺牲栅电极120和侧壁间隔物122下方的部分机械和电气耦合。当取代S/D区132在S/D沟槽130上方延伸时，生长不再受限制，并且S/D区132可以开始朝向彼此横向扩张。在实施例中，以足够大以防止取代S/D区132合并在一起的间距形成多层堆叠，如图9中所图示的。
在本发明的实施例中，取代S/D区132可以使用硅合金诸如硅锗或碳化硅来形成。在一些实现方式中，可以利用诸如硼、砷或磷之类的掺杂剂原位掺杂外延沉积的硅合金。在另外的实施例中，可以使用一种或多种替代的半导体材料诸如锗或III-V材料或合金来形成取代S/D区132。并且在另外的实施例中，一个或多个金属和/或金属合金层可以用于形成取代S/D区132。实施例可以包括具有高于多层堆叠110的电导率的取代S/D区并且因而可以产生更高效的器件。
虽然图8和9图示通过蚀刻掉多层堆叠110的所暴露的部分然后外延生长或沉积取代S/D区132来形成的取代S/D区132的使用，但是本发明的实施例不限于这样的配置。例如，多层堆叠110的所暴露的部分可以不被蚀刻掉，而是替代性地，被维持以形成用于器件的源极和漏极区。在这样的实施例中，可以在牺牲栅电极121和侧壁间隔物122的形成之后掺杂多层堆叠110的所暴露的部分。可以利用公知的技术执行掺杂，诸如离子注入以形成期望的导电类型和浓度水平的源极和漏极区。
在替换实施例中，延迟S/D区的制作直到形成S/D接触件之后。无论是在虚拟栅极的形成之后形成S/D区还是使其延迟直到S/D接触件的制作之后，在所暴露的表面之上席状沉积层间电介质（ILD）层160。在实施例中，不形成用于器件的S/D区。参考图10A，示出本发明的实施例，其中延迟S/D区的形成直到S/D接触件的制作之后。在这样的实施例中，沟道层112仅在最终阶段暴露，并且其被进一步保护以防缺陷和污染。作为示例，可以使用常规技术诸如CVD来沉积ILD层160。在实施例中，ILD层160可以是任何电介质材料，诸如但不限于，未经掺杂的氧化硅、掺杂的氧化硅（例如BPSG、PSG）、氮化硅和氮氧化硅。在沉积ILD层160之后，然后可以使用常规的化学机械平面化方法抛光回任何覆盖层（overburden）以暴露牺牲栅电极121的顶表面和该对侧壁间隔物122的顶表面，如图10中所示。图10B是沿图10中的线A的二维截面视图。
参考图11A，可以移除牺牲栅电极121以暴露盖层113。图11B图示沿图11A中的线A的二维截面视图。在实施例中，可以利用湿法蚀刻工艺移除牺牲栅电极121。湿法蚀刻工艺可以利用四甲基氢氧化铵五水合物（TMAH），或者可以在湿法蚀刻工艺中使用硝酸和氢氟酸的混合溶液来移除牺牲栅电极121。
参考图12A和图12B，其为沿图12A中的线A的截面视图，STI层102的在两个侧壁间隔物122之间的部分（栅极区）凹陷，使得沟道层112通过侧部首次暴露。在实施例中，还暴露缓冲层111的小部分。例如，缓冲层111的凹陷深度可以是10-20nm。这是为了确保蚀刻动作对同时蚀刻盖113和缓冲111是有效的。在实施例中，STI层102的在栅极区中的部分的顶表面102b位于STI层102的在栅极区外部的顶部部分下方20-30nm。在实施例中，诸如HF蚀刻或干法等离子体工艺之类的任何适当的蚀刻工艺可以用于使STI层在两个侧壁间隔物122内凹陷。
参考图12A和图12B，可以选择性地蚀刻掉盖层113和缓冲层111的在栅极区中的部分以从顶部和底部暴露沟道层112。在实施例中，还蚀刻盖层113和缓冲层111的在侧壁间隔物122下方的部分，如图12B中所示。将沟道层112的在栅极区内的暴露的部分称为纳米线沟道115。可以使用以明显高于沟道层112的速率选择性地移除盖层113和缓冲层111的任何公知的蚀刻剂来移除盖层113和缓冲层111。作为示例，包括HCl和H2SO4的混合物的湿法蚀刻剂可以相对于InGaAs纳米线沟道136而选择性地蚀刻InP释放层134。盖层113和缓冲层111的移除导致纳米线沟道115与衬底100之间的间隙的形成。根据实施例，纳米线沟道115与衬底110之间的间隙足够大以允许在它们之间形成栅极电介质材料和栅电极。作为示例，间隙可以具有近似5和30nm之间的厚度。
参考图13，在实施例中，根据本领域中公知的方法在栅极区与盖层113和缓冲层111的未经蚀刻的部分之间形成内部间隔物层173。内部间隔物层173可以由任何适当的绝缘体材料形成以防止在栅极电介质层170失效的地方的泄漏。在实施例中，内部间隔物层173与侧壁间隔物122的侧表面对准并且照此具有与侧壁间隔物122相同的宽度。内部间隔物层173可以填充侧壁间隔物122下方的间隙，如图13中所示。在实施例中，内部间隔物层173保护以防短接和泄漏，并且减少一侧上的栅极结构和稍后形成在内部间隔物层173的另一侧上的导电或半导体材料之间的重叠电容。
参考图14A，在栅极区中形成栅极结构，其完全围绕纳米线沟道115。在实施例中，栅极结构包括栅极电介质层170和栅电极175。在实施例中，在纳米线沟道115的所暴露的表面之上形成栅极电介质层170。在实施例中，栅极电介质层170还可以沿内部间隔物173的所暴露的侧壁、侧壁间隔物122的所暴露的侧壁以及在衬底100的所暴露的部分之上形成。栅极电介质层170可以从任何公知的栅极电介质材料形成，诸如但不限于，氧化硅、氮化硅、氧化铪和氮氧化硅。在实施例中，使用高度保形的沉积方法诸如低压化学气相沉积（LPCVD）、原子层沉积（ALD）或旋涂式电介质来形成栅极电介质层170。
参考图14A，根据本发明的一个实施例，可以在栅极电介质层170之上沉积栅电极材料以形成栅电极175。栅电极175填充由于盖层113和缓冲层111的在栅极区中的部分的移除而留下的空间。根据实施例，使用保形沉积工艺诸如原子层沉积（ALD）沉积栅电极175，以确保在栅极电介质层170上和在纳米线沟道115周围形成栅电极175。然后可以化学机械平面化席状栅电极材料，直到栅电极175的顶表面在与ILD层160相同的高度处，如图14A中所图示的。
每一个MOS晶体管包括由至少两个层（栅极电介质层和栅电极层）形成的栅极堆叠。栅极电介质层可以包括一个层或层的堆叠。所述一个或多个层可以包括氧化硅、二氧化硅（SiO2）和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以使用在栅极电介质层中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌锌酸铅。在一些实施例中，当使用高k材料时，可以在栅极电介质层上实施退火工艺以改进其质量。
在栅极电介质层上形成栅电极层并且其可以取决于晶体管是PMOS还是NMOS晶体管而由至少一个P型功函数金属或N型功函数金属构成。在一些实现方式中，栅电极层可以由两个或更多金属层的堆叠构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅电极的金属包括但不限于，钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有在大约4.9eV和大约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金，以及这些金属的碳化物、例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成具有大约3.9eV和大约4.2eV之间的功函数的NMOS栅电极。
在一些实现方式中，栅电极可以由“U”形结构构成，所述“U”形结构包括大体平行于衬底的表面的底部部分和大体垂直于衬底的顶表面的两个侧壁部分。在另一实现方式中，形成栅电极的金属层中的至少一个可以简单地为平面层，其大体平行于衬底的顶表面并且不包括大体垂直于衬底的顶表面的侧壁部分。在本发明另外的实现方式中，栅电极可以由U形结构和平面的非U形结构的组合构成。例如，栅电极可以由在一个或多个平面、非U形层顶上形成的一个或多个U形金属层构成。
依照本发明的实施例，使用所描述的方法形成的所得晶体管器件是具有纳米线沟道的非平面全环栅器件。
图14B图示具有多个沟道层112的器件的栅极区中的栅极结构的形成。在实施例中，栅极结构包括栅极电介质层170和栅电极175。如图14B中所示，栅极结构完全围绕沟道层112的在两个内部间隔物173之间的部分。这样的实施例可以允许在每一个取代源极和漏极区之间形成多个纳米线。虽然在图14B中示出三个沟道层112，但是要领会到，实施例还可以包括两个沟道层，或多于三个沟道层。除围绕多个纳米线沟道的栅极结构的形成之外，形成图14B中图示的器件所必要的处理可以大体类似于以上详细描述的处理。
图8和9描述在牺牲栅极的形成之后形成取代S/D区。在实施例中，不形成S/D区。在替换实施例中，如以上所解释的，延迟取代S/D区132的形成，直到栅极结构120的形成之后。图15示出取代S/D区132和栅极结构120的形成之后的器件。在实施例中，取代S/D区132与形成在栅电极175和侧壁间隔物122以下的纳米线沟道机械和电气耦合。在栅极结构120的形成之后形成取代S/D区132所必要的工艺可以大体类似于以上关于图8和图9详细解释的形成取代S/D 132的工艺，并且因而在此将不重复。
图16图示包括本发明的一个或多个实施例的插入器1600。插入器1600是用于将第一衬底1602桥接至第二衬底1604的居间衬底。第一衬底1602可以是例如集成电路管芯。第二衬底1604可以是例如存储器模块、计算机母板或另一集成电路管芯。一般地，插入器1600的目的是将连接扩展到更宽的间距或将连接重新路由至不同的连接。例如，插入器1600可以将集成电路管芯耦合到球栅阵列（BGA）1606，所述球栅阵列（BGA）1606可以随后耦合到第二衬底1604。在一些实施例中，将第一和第二衬底1602/1604附接到插入器1600的相对侧。在其他实施例中，将第一和第二衬底1602/1604附接到插入器1600的相同侧。并且在另外的实施例中，通过插入器1600互连三个或更多衬底。
插入器1600可以由环氧树脂、玻璃纤维强化的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实现方式中，插入器可以由替换的刚性或柔性材料形成，所述材料可以包括与以上描述的用于使用在半导体衬底中的相同的材料，诸如硅、锗和其他III-V族或IV族材料。
插入器可以包括金属互连1608和过孔1610，包括但不限于硅通孔（TSV）1612。插入器1600还可以包括嵌入式器件1614，包括无源和有源器件二者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变换器、传感器和静电放电（ESD）器件。还可以在插入器1600上形成更加复杂的器件，诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
依照本发明的实施例，可以在插入器1600，或者更具体地，器件1614或包括插入器内的晶体管的任何其他结构的制作中使用本文所公开的装置或工艺，诸如由ART沟槽中的多层堆叠形成的纳米线或纳米带沟道。
图17图示依照本发明的一个实施例的计算设备1700。计算设备1700可以包括许多组件。在一个实施例中，这些组件附接到一个或多个母板。在替换实施例中，将这些组件制作到单个片上系统（SoC）管芯而不是母板上。计算设备1700中的组件包括但不限于集成电路管芯1702和至少一个通信芯片1708。在一些实现方式中，将通信芯片1708制作为集成电路管芯1702的部分。集成电路管芯1702可以包括CPU 1704以及通常被用作高速缓冲存储器的管芯上存储器1706，其可以通过诸如嵌入式DRAM（eDRAM）或自旋转移力矩存储器（STTM或STTM-RAM）之类的技术提供。
计算设备1700可以包括其他组件，其可以或可以不物理和电气耦合到母板或制作在SoC管芯内。这些其他组件包括但不限于易失性存储器1710（例如DRAM）、非易失性存储器1712（例如ROM或闪速存储器）、图形处理单元1714（GPU）、数字信号处理器1716、密码处理器1742（执行硬件内的密码算法的专用处理器）、芯片集1720、天线1722、显示器或触摸屏显示器1724、触摸屏控制器1726、电池1728或其他功率源、功率放大器（未示出）、全球定位系统（GPS）设备1728、罗盘1730、运动协处理器或传感器1732（其可以包括加速度计、陀螺仪和罗盘）、扬声器1734、相机1736、用户输入设备1738（诸如键盘、鼠标、触笔和触摸板）和大容量存储设备1740（诸如硬盘驱动器、致密盘（CD）、数字通用盘（DVD）等等）。
通信芯片1708使得能够实现无线通信以用于数据去往和来自计算设备1700的传送。术语“无线”及其派生物可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过经由非固态介质的经调制的电磁辐射的使用来传送数据。该术语不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片1708可以实现许多无线标准或协议中的任何一个，所述无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及指定为3G、4G、5G及以上的任何其他无线协议。计算设备1700可以包括多个通信芯片1708。例如，第一通信芯片1708可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信，并且第二通信芯片1708可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他之类的较长程无线通信。
计算设备1700的处理器1704包括一个或多个器件，诸如依照本发明的实施例形成的具有纳米线或纳米带沟道的全环栅晶体管。术语“处理器”还可以是指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片1708也可以包括一个或多个器件，诸如具有纳米线或纳米带沟道的全环栅晶体管，其从ART沟槽中的多层堆叠形成。
在另外的实施例中，容纳在计算设备1700内的另一组件可以包含一个或多个器件，诸如具有纳米线或纳米带沟道的全环栅晶体管，其从ART沟槽中的多层堆叠形成。
在各种实施例中，计算设备1700可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录仪。在另外的实现方式中，计算设备1700可以是处理数据的任何其他电子设备。
本发明的所说明的实现方式的以上描述，包括在摘要中描述的内容，不意图是详尽的或将本发明限制到所公开的确切形式。虽然出于说明的目的而在本文中描述了本发明的具体实现方式及其示例，但是各种等同修改在本发明的范围内是可能的，如相关领域中的技术人员将认识到的。
可以鉴于以上详细描述而对本发明做出这些修改。在随附权利要求中使用的术语不应当被解释成将本发明限制到说明书和权利要求中公开的具体实现方式。而是，本发明的范围要完全由随附权利要求确定，所述随附权利要求要依照权利要求解释的已建立原则来解释。
本发明的实施例包括一种用于制作半导体器件的方法。所述方法包括在形成于浅沟槽隔离（STI）层中的沟槽内形成多层堆叠，其中多层堆叠至少包括沟道层、形成在沟道层下方的缓冲层，以及形成在沟道层上方的盖层，使STI层凹陷使得STI层的顶表面在沟道层的顶表面上方，以及通过蚀刻工艺暴露沟道层，所述蚀刻工艺相对于沟道层而选择性地移除缓冲层和盖层。
在一个实施例中也可以包括一种用于制作半导体器件的方法，其中沟道层在缓冲层上外延生长得足够薄以符合缓冲层而不引入失配位错。
附加的实施例也可以包括一种用于制作半导体器件的方法，其中沟道层的厚度小于其临界厚度。
附加的实施例也可以包括一种用于制作半导体器件的方法，其中使STI层凹陷使得STI层的顶表面在盖层的顶表面下方。
附加的实施例也可以包括一种用于制作半导体器件的方法，其中蚀刻工艺选择性地移除栅极区中的STI层以暴露沟道。
附加的实施例也可以包括一种用于制作半导体器件的方法，其中缓冲层和盖层具有相同的材料。
附加的实施例也可以包括一种用于制作半导体器件的方法，其中缓冲层、盖层和沟道层均是III-V半导体材料。
附加的实施例也可以包括一种用于制作半导体器件的方法，其中沟道层包括从InGaAs、InAs、InSb选择的材料，并且其中缓冲和盖层包括从GaAs、InP、GaAsSb、AlAsSb、GaP和AlGaAs选择的材料。
附加的实施例也可以包括一种用于制作半导体器件的方法，其中盖层的顶表面在STI层的顶表面上方。
附加的实施例还可以包括在使STI层凹陷之后，在盖层和STI层的一部分之上形成牺牲栅电极，以及沿牺牲栅电极的侧壁沉积侧壁间隔物以在侧壁间隔物之间形成栅极区。
附加的实施例还可以包括移除多层堆叠的不在栅极区内的部分，以及在移除多层堆叠的所述部分的地方形成取代源极和漏极区。
附加的实施例还可以包括在STI层和盖层的不在栅极区内的部分之上形成层间电介质（ILD）层。
附加的实施例还可以包括移除牺牲栅电极以暴露栅极区中的盖层，在暴露沟道层之前使栅极区中的STI层凹陷至缓冲层的顶表面下方，在沟道层在栅极区中的暴露的表面之上沉积栅极电介质层，以及在栅极电介质上并且围绕栅极区内的沟道层沉积栅电极。
本发明的实施例包括一种用于制作半导体器件的方法。所述方法包括在衬底上的浅沟槽隔离（STI）层中形成沟槽，在沟槽的下部部分中沉积缓冲层，在缓冲层上生长赝晶沟道层，其中赝晶沟道层足够薄以符合缓冲层而不引入失配位错，在沟槽中的赝晶沟道层的顶部上沉积盖层，使STI层凹陷以暴露盖层，在盖层和STI层的一部分之上形成牺牲栅电极，沿牺牲栅电极的侧壁沉积侧壁间隔物以在侧壁间隔物之间形成栅极区，在STI层和盖层的不在栅极区内的部分之上形成层间电介质（ILD）层，移除牺牲栅电极以暴露栅极区中的盖层，使栅极区中的STI层凹陷至缓冲层的顶表面下方，通过蚀刻工艺暴露沟道层，所述蚀刻工艺相对于沟道层而选择性地移除缓冲层和盖层，在沟道层在栅极区中的暴露的表面之上沉积栅极电介质层，以及在栅极电介质上并且围绕栅极区内的沟道层沉积栅电极。
本发明的附加实施例可以包括一种用于制作半导体器件的方法，其中沟道层的厚度小于其临界厚度。
本发明的附加实施例可以包括一种用于制作半导体器件的方法，其中缓冲层和盖层具有相同材料。
本发明的附加实施例可以包括一种用于制作半导体器件的方法，其中缓冲层是III-V半导体材料，盖层是III-V半导体材料，并且沟道层是III-V半导体材料。
本发明的附加实施例可以包括一种用于制作半导体器件的方法，其中III-V半导体材料沟道层包括从由InGaAs、InAs、InSb组成的组选择的材料，并且其中缓冲和盖层包括从由GaAs、InP、GaAsSb、AlAsSb、GaP和AlGaAs组成的组选择的材料。
本发明的附加实施例可以包括一种用于制作半导体器件的方法，其中沟道层的厚度小于其临界厚度。
本发明的附加实施例可以包括一种半导体器件，包括完全围绕栅极区中的纳米线沟道的栅极结构，以及至少部分地形成在栅极区的相对侧的STI层中的沟槽内的、在纳米线沟道的相对端的源极区和漏极区，其中STI层的顶表面在沟道层的顶表面上方。
本发明的附加实施例可以包括一种半导体器件，其中纳米线沟道具有人字形形状。
本发明的附加实施例可以包括一种半导体器件，其中沟道层的厚度小于其临界厚度。
本发明的附加实施例可以包括一种半导体器件，其中沟道层包括从由InGaAs、InAs、InSb组成的组选择的材料。
本发明的附加实施例可以包括一种半导体器件，包括半导体器件，其中沟槽具有大体等于纳米线沟道的宽度的宽度。
本发明的附加实施例可以包括一种半导体器件，还包括附加的纳米线沟道，其均从源极区延伸到漏极区，并且其中栅极结构缠绕栅极区中的所述附加的纳米线沟道。

Claims (25)

1.一种用于制作半导体器件的方法，包括：
在形成于浅沟槽隔离（STI）层中的沟槽内形成多层堆叠，其中多层堆叠至少包括沟道层、形成在沟道层下方的缓冲层，以及形成在沟道层上方的盖层；
使STI层凹陷使得STI层的顶表面在沟道层的顶表面上方；以及
通过蚀刻工艺暴露沟道层，所述蚀刻工艺相对于沟道层而选择性地移除缓冲层和盖层。
2.权利要求1所述的方法，其中沟道层在缓冲层上外延生长得足够薄以符合缓冲层而不引入失配位错。
3.权利要求1所述的方法，其中沟道层的厚度小于其临界厚度。
4.权利要求1所述的方法，其中使STI层凹陷使得STI层的顶表面在盖层的顶表面下方。
5.权利要求1所述的方法，其中蚀刻工艺选择性地移除栅极区中的STI层以暴露沟道。
6.权利要求1所述的方法，其中缓冲层和盖层具有相同的材料。
7.权利要求6所述的方法，其中缓冲层是III-V半导体材料，盖层是III-V半导体材料，并且沟道层是III-V半导体材料。
8.权利要求7所述的方法，其中III-V半导体材料沟道层包括从由InGaAs、InAs、InSb组成的组选择的材料，并且其中缓冲和盖层包括从由GaAs、InP、GaAsSb、AlAsSb、GaP和AlGaAs组成的组选择的材料。
9.权利要求1所述的方法，其中盖层的顶表面在STI层的顶表面上方。
10.权利要求1所述的方法，还包括：
在使STI层凹陷之后，在盖层和STI层的一部分之上形成牺牲栅电极，
沿牺牲栅电极的侧壁沉积侧壁间隔物以在侧壁间隔物之间形成栅极区。
11.权利要求10所述的方法，还包括：
移除多层堆叠的不在栅极区内的部分；以及
在移除多层堆叠的所述部分的地方形成取代源极和漏极区。
12.权利要求11所述的方法，还包括：
在STI层和盖层的不在栅极区内的部分之上形成层间电介质（ILD）层。
13.权利要求12所述的方法，还包括：
移除牺牲栅电极以暴露栅极区中的盖层；
在暴露沟道层之前使栅极区中的STI层凹陷至缓冲层的顶表面下方；
在沟道层在栅极区中的暴露的表面之上沉积栅极电介质层；以及
在栅极电介质上并且围绕栅极区内的沟道层沉积栅电极。
14.一种用于制作半导体器件的方法，包括：
在衬底上的浅沟槽隔离（STI）层中形成沟槽；
在沟槽的下部部分中沉积缓冲层；
在缓冲层上生长赝晶沟道层，其中赝晶沟道层足够薄以符合缓冲层而不引入失配位错；
在沟槽中的赝晶沟道层的顶部上沉积盖层；
使STI层凹陷以暴露盖层；
在盖层和STI层的一部分之上形成牺牲栅电极；
沿牺牲栅电极的侧壁沉积侧壁间隔物以在侧壁间隔物之间形成栅极区；
在STI层和盖层的不在栅极区内的部分之上形成层间电介质（ILD）层；
移除牺牲栅电极以暴露栅极区中的盖层；
使栅极区中的STI层凹陷至缓冲层的顶表面下方；
通过蚀刻工艺暴露沟道层，所述蚀刻工艺相对于沟道层而选择性地移除缓冲层和盖层；
在沟道层在栅极区中的暴露的表面之上沉积栅极电介质层；以及
在栅极电介质上并且围绕栅极区内的沟道层沉积栅电极。
15.权利要求14所述的方法，其中沟道层的厚度小于其临界厚度。
16.权利要求14所述的方法，其中缓冲层和盖层具有相同材料。
17.权利要求16所述的方法，其中缓冲层是III-V半导体材料，盖层是III-V半导体材料，并且沟道层是III-V半导体材料。
18.权利要求17所述的方法，其中III-V半导体材料沟道层包括从由InGaAs、InAs、InSb组成的组选择的材料，并且其中缓冲和盖层包括从由GaAs、InP、GaAsSb、AlAsSb、GaP和AlGaAs组成的组选择的材料。
19.权利要求14所述的方法，其中沟道层的厚度小于其临界厚度。
20.一种半导体器件，包括：
完全围绕栅极区中的纳米线沟道的栅极结构；以及
至少部分地形成在栅极区的相对侧的STI层中的沟槽内的、在纳米线沟道的相对端的源极区和漏极区，
其中STI层的顶表面在沟道层的顶表面上方。
21.权利要求20所述的半导体器件，其中纳米线沟道具有人字形形状。
22.权利要求20所述的半导体器件，其中沟道层的厚度小于其临界厚度。
23.权利要求20所述的半导体器件，其中沟道层包括从由InGaAs、InAs、InSb组成的组选择的材料。
24.权利要求20所述的半导体器件，其中沟槽具有大体等于纳米线沟道的宽度的宽度。
25.权利要求20所述的半导体器件，还包括附加的纳米线沟道，其均从源极区延伸到漏极区，并且其中栅极结构缠绕栅极区中的所述附加的纳米线沟道。
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