KR20180021146A - 게이트-올-어라운드 트랜지스터들을 위한 gaas 상의 부정형 ingaas - Google Patents

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찬드라 에스. 모하파트라
아난드 에스. 머시
글렌 에이. 글라스
윌리 라흐마디
길버트 듀이
잭 티. 카발리에로스
타히르 가니
매튜 브이. 메츠
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Abstract

비평면 게이트 올-어라운드 디바이스 및 그 제조 방법이 설명된다. 일 실시예에서, 다층 스택은 STI 트렌치 내에 전체 에피-스택을 선택적으로 퇴적하는 것에 의해 형성된다. 채널 층은 버퍼 층 위에 부정형으로 성장된다. 캡 층은 채널 층의 상부 상에 성장된다. 실시예에서, STI 층의 높이는 게이트의 형성까지 채널 층보다 높게 유지된다. 게이트 유전체 층이 각각의 채널 나노와이어 상에 그리고 올-어라운드로 형성된다. 게이트 전극이 게이트 유전체 층 상에 형성되고, 채널 나노와이어를 둘러싼다.

Description

게이트-올-어라운드 트랜지스터들을 위한 GAAS 상의 부정형 INGAAS
본 발명의 실시예들은 반도체 디바이스들의 분야에 관한 것으로서, 더 구체적으로는 비평면 게이트 올-어라운드 디바이스 및 제조 방법에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 칩 상에 증가된 수의 메모리 디바이스들을 통합하는 것이 가능하여, 용량이 증가된 제품들의 제조를 초래한다. 하지만, 점점 더 많은 용량에 대한 요구가 쟁점이다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 중요해지고 있다.
집적 회로 디바이스들의 스케일에서의 추가적인 감소는 비평면 트랜지스터들, 예컨대 트라이-게이트 트랜지스터들, FinFET들, TFET들, 오메가-FET들 및 더블-게이트 트랜지스터의 증가된 사용을 요구했다. 비평면 트랜지스터들 중에서, 게이트-올-어라운드(Gate-All-Around) 트랜지스터들은 4개의 표면 상에서 채널을 둘러싸고 있는 게이트 구조체를 갖는 것에 의해 채널의 양호한 제어를 제공한다. 그러나, 쇼트 채널 제어를 증가시키면서 이동성 개선들을 유지하는 것이 여전히 중요한 과제이다. 소스 투 드레인 누설(source to drain leakage)을 제어하는 것을 개선하기 위해 많은 상이한 기술이 시도되었지만, 상당한 개선들이 여전히 요구된다.
본 개시내용의 실시예들이 첨부 도면들의 그림들에서 제한으로서가 아니라 예로서 도시된다.
도 1은 실시예에 따라, 기판 상에 형성된 복수의 핀을 포함하는 디바이스의 사시도를 도시한다.
도 2는 실시예에 따라 얕은 트렌치 격리(shallow trench isolation)(STI) 층이 기판의 상부 및 핀들 상에 형성된 후의 디바이스의 사시도를 도시한다.
도 3은 실시예에 따라 핀들이 리세싱되어 복수의 트렌치를 형성한 후의 디바이스의 사시도를 도시한다.
도 4a는 실시예에 따라, 다층(multi-layer) 스택들이 트렌치들에 형성된 후의 디바이스의 사시도를 도시한다.
도 4b는 실시예에 따라, 다수의 채널 층을 포함하는 다층 스택들이 트렌치에 형성된 후의 디바이스의 사시도를 도시한다.
도 4c는 실시예에 따른 쉐브론(chevron) 형상 채널 층을 갖는 디바이스의 사시도를 도시한다.
도 5는 실시예에 따라, 캡 층이 STI 층과 동일한 높이로 연마된 후의 디바이스의 사시도를 도시한다.
도 6은 실시예에 따라, STI 층이 다층 스택들 내에서 캡 층을 노출하기 위해 리세싱된 후의 디바이스의 사시도를 도시한다.
도 7은 실시예에 따라, 희생 게이트 전극 및 측벽 스페이서들이 캡 층 및 STI 층 위에 형성된 후의 디바이스의 사시도를 도시한다.
도 8은 실시예에 따라, 다층 스택의 부분들이 대체 소스/드레인(source/drain)(S/D) 트렌치들을 형성하기 위해 리세싱된 후의 디바이스의 사시도를 도시한다.
도 9는 대체 S/D 영역이 S/D 트렌치들에 형성된 후의 디바이스의 사시도를 도시한다.
도 10a는 실시예에 따라, 노출된 표면들 위에 층간 유전체(ILD)가 형성된 후의 디바이스의 사시도를 도시한다.
도 10b는 실시예에 따라, 도 10a에 도시된 라인 A를 따르는 디바이스의 단면도를 도시한다.
도 11a는 실시예에 따라, 희생 게이트 전극이 제거된 후의 디바이스의 사시도를 도시한다.
도 11b는 실시예에 따라, 도 11a에 도시된 라인 A를 따르는 디바이스의 단면도를 도시한다.
도 12a는 실시예에 따라, 측벽 스페이서들 내의 STI 층이 리세싱되고 캡 층 및 버퍼 층이 에칭되어 채널 층을 노출시킨 후의 디바이스의 사시도를 도시한다.
도 12b는 실시예에 따라 도 12a에 도시된 라인 A를 따르는 디바이스의 단면도를 도시한다.
도 13은 실시예에 따라, 내부 스페이서들의 형성 후, 도 12a에 도시된 라인 A를 따르는 디바이스의 단면도를 도시한다.
도 14a는 실시예에 따라, 게이트 유전체 및 게이트 전극이 적용된 후, 도 12a에 도시된 라인 A를 따르는 디바이스의 단면도를 도시한다.
도 14b는 실시예에 따라, 게이트 유전체 및 게이트 전극이 다수의 나노와이어 채널을 갖는 디바이스에 적용된 후, 도 12a에 도시된 라인 A를 따르는 디바이스의 단면도를 도시한다.
도 15는 실시예에 따라, S/D 영역들의 형성 후의 디바이스의 사시도를 도시한다.
도 16은 본 발명의 하나 이상의 실시예를 구현하는 인터포저의 단면도이다.
도 17은 본 발명의 실시예에 따라 구축된 컴퓨팅 디바이스의 개략도이다.
본 발명의 실시예들은 신규한 게이트 올라운드(all-around) 트랜지스터 및 그 제조 방법에 관한 것이다. 아래의 설명에서는 본 발명의 충분한 이해를 제공하기 위해 다수의 상세사항들이 설명된다. 그러나, 이러한 특정 상세사항들 없이 본 발명이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 다른 예들에서는 본 발명을 불명확하게 하는 것을 방지하기 위해 공지된 반도체 프로세스들 및 제조 기술들은 상세히 설명되지 않았다. 본 명세서 전체를 통해, "실시예"에 대한 참조는, 그러한 실시예와 관련하여 설명된 특정한 특징, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전체를 통해 다양한 곳에서의 "실시예에서" 라는 문구의 출현이, 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징들, 구조들, 기능들, 또는 특성들이 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예가 상호 배타적인 것이지 않는 어느 곳에서든 제2 실시예와 조합될 수 있다.
본 발명의 실시예들은 비평면 게이트-올-어라운드(non-planar gate-all-around) 트랜지스터 디바이스의 제조에 관한 것이다. 본 발명의 실시예에서, 채널 층은 채널 층의 두께가 그 임계 두께보다 작도록 버퍼 층 위에 부정형으로 성장된다. 부정형 성장은 (기능적으로 격자 정합된) 그 2개의 층 사이에 코히어런트 인터페이스를 갖는 버퍼 층 및 채널 층을 제공하여 바람직하지 않은 변형 및 불일치 전위를 방지하고 채널 전자 이동도를 향상시킨다.
본 발명의 실시예에서, 다층 스택은 STI 트렌치에서 전체 에피-스택(epi-stack)을 선택적으로 퇴적하는 것에 의해 형성된다. 따라서, 개시된 반도체 컴포넌트는 인-시튜(in-situ)(즉, 에피택셜 챔버로부터 구조체를 제거하지 않음) 및 연속적인 집적 시퀀스로 반도체 컴포넌트들을 제조하는 새롭고 개선된 방법을 사용하여 제조된다. 이전에, 에피-스택을 성장시키기 위해 리세스 및 재성장 스킴이 사용되었다. 그러나, 퇴적 챔버로부터 웨이퍼를 제거하는 것은 층들의 상부 표면을 공기에 노출시켰으며 이는 아마도 산소 및/또는 수증기를 층들 내로 또는 층들 상으로 도입하는 효과를 갖는다. 개시된 다층 스택의 인-시튜 형성은 채널 표면들을 깨끗하게 유지하면서 에어-브레이크(air-break) 및 평탄화의 역효과들을 줄인다.
본 발명의 실시예에서, 다층 스택은 좁은 STI 트렌치 내에 형성되어, 격자 부정합으로 인한 결함들이 하부 구조의 결함 트래핑에 의해 종단된다. 또한, STI 층의 높이는 채널 층보다 높게 유지되고, 캡 층과 버퍼 층은 게이트 형성까지 채널 층을 상부 및 저부로부터 둘러싸고 있다. 채널 층의 완전히 덮인 표면들은 결함들, 오염 및 의도하지 않은 침식에 대해 채널 층을 깨끗하게 유지한다.
도 1을 참조하면, 복수의 핀(101)을 갖는 기판(100)이 도시된다. 기판(100) 상에 형성된 핀들(101)의 수는 본 기술분야의 통상의 기술자에게 이해되는 바와 같이 적절한 수로 조정될 수 있다. 실시예에서, 핀들(101)은 에칭 프로세스를 사용하여 형성된다. 패터닝 에칭 마스크가 기판(100) 상에 배치된다. 그 후, 기판(100)은 에칭되고, 마스크에 의해 보호된 기판의 부분들은 핀들(101)을 형성한다. 그 후, 에칭 마스크들이 제거된다.
실시예에서, 기판(100)은 임의의 적절한 재료로 형성될 수 있다. 실시예에서, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator) 하부 구조를 사용하여 형성된 결정질 기판일 수 있다. 다른 실시예들에서, 반도체 기판(100)은 실리콘과 결합되거나 결합되지 않는 대안적인 재료들을 사용하여 형성될 수 있다. 그러한 재료들은 게르마늄, 인듐 안티몬화물, 납 텔루라이드, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 III-V족 또는 IV족 재료들의 다른 조합들을 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예에서, 기판(100)은 게르마늄 기판, GeOI(germanium-on-insulator substrate), 또는 GeON(germanium-on-nothing substrate)을 포함한다. 기판(100)이 형성될 수 있는 재료들의 소수의 예가 본 명세서에서 설명될 수 있지만, 반도체 디바이스가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료가 본 발명의 사상 및 범위 내에 있다.
실시예에서, 핀들(101)은 기판(100)과 동일한 재료로 형성된다. 실시예에서, 핀들(101)은 고 종횡비 핀들이다. 실시예에서, 고 종횡비 핀들은 2:1 이상인 높이 대 폭 비율을 가질 수 있다. 추가적인 실시예는 10:1 이상인 높이 대 폭 비율을 갖는 핀들(101)을 포함할 수 있다. 실시예에서, 핀들(101)의 폭 WF은, 후속하여 형성되고 아래에 더 상세히 설명될 나노와이어 채널의 원하는 폭과 실질적으로 동등한 폭을 갖기 위해 선택된다. 예로서, 핀들(101)의 폭 WF은 10-20 nm 사이일 수 있다.
도 2를 참조하면, 얕은 트렌치 격리(STI) 층(102)이 기판(100)의 상부 표면들 및 핀들(101) 위에 형성될 수 있다. 실시예에서, 기판(100) 및 핀(101) 위에 STI 층을 퇴적하기 위해 임의의 적절한 퇴적 프로세스, 예컨대 화학 기상 퇴적(CVD) 프로세스가 사용될 수 있다. STI 층은 핀들(101)의 상부 표면보다 높은 높이로 퇴적될 수 있다. 그 다음, 도 2에 도시된 바와 같이, STI 층(102)은 평탄화되어 핀들(101)의 상부 표면을 노출시킨다. 예를 들어, STI 층(102)은 화학-기계적 연마(chemical-mechanical polishing)(CMP) 동작에 의해 평탄화될 수 있다.
실시예에서, STI 층(102)은 임의의 적절한 절연 재료로 형성될 수 있다. 예를 들어, STI 층(102)은 실리콘 산화물과 같은 산화물일 수 있다. 추가적인 실시예에 따르면, STI 층(102)은 복수의 유전체 재료를 포함할 수 있다. 예를 들어, 제1 유전체 재료는 컨포멀 재료일 수 있고 제2 유전체 재료는 충전 재료일 수 있다.
도 3을 참조하면, 핀들(101)은 트렌치(103)를 형성하기 위해 제거될 수 있다. 핀들(101)은, 건식 에칭, 습식 에칭 또는 이들의 조합을 포함하지만 이에 제한되지는 않는 임의의 공지된 에칭 기술들에 의해 제거될 수 있다. 실시예에서, 트렌치(103)는 종횡비 트래핑(aspect ratio trapping)(ART) 트렌치이다. 본 명세서에서 사용된 바와 같이, ART는 일반적으로 결함들이 비결정질, 예를 들어, 유전체 측벽들에서 종단되게 하는 결함 트래핑 기술을 지칭하며, 측벽들은 전부는 아닐지라도, 대부분의 결함들을 트래핑하도록 성장 영역의 크기에 비해 충분히 높다. ART는 고 종횡비 개구들, 예컨대 트렌치들 또는 홀들을 이용하여 전위들을 트래핑하여, 전위들이 에피택셜 표면에 도달하는 것을 방지하고, ART 개구 내의 표면 전위 밀도를 크게 감소시킨다.
실시예에 따르면, 핀들(101)은 에칭 동작 동안에 완전히 제거되지 않는다. 이러한 실시예에서, 핀들(101)의 잔류 재료는 트렌치(103)의 저부에 남아 있을 수 있다. 일 실시예에서, 트렌치(103)의 저부 부분(103a)은 III-V 재료의 성장을 용이하게 할 수 있는 {111} 패싯팅을 가질 수 있다. 일 실시예에서, {111} 패싯팅은 원하는 결정면을 따라 핀들(101)을 선택적으로 에칭하는 에칭 동작 동안 사용되는 에칭 화학 작용에 의해 형성될 수 있다. 다른 실시예에서, 트렌치(103)의 저부 부분(103a)은 핀들(101)의 제거 중에 또는 그 후에 기판(100) 내로 연장될 수 있다. 이러한 실시예에서, 트렌치의 저부 부분은 기판(100)에 형성된 {111} 패싯팅을 가질 수 있다.
도 4a를 참조하면, 다층 스택(110)이 트렌치(103) 내에 형성된다. 다층 스택(110)은 복수의 개별 층을 포함한다. 실시예에서, 다층 스택(110)은 3개의 별개의 층을 포함한다. 다층 스택(110)의 최저 층은 버퍼 층(111)이다. 버퍼 층(111)은 전술한 트렌치(103)의 저부 상에 남아 있는 잔류 재료 위에 형성될 수 있다. 채널 층(112)이 버퍼 층(111) 위에 형성될 수 있다. 캡 층(113)이 채널 층(112) 위에 형성될 수 있다. 도 4a에서 3개의 층이 도시되지만, 3개보다 많은 층이 다층 스택(110)에 포함될 수 있음이 인식되어야 한다. 예를 들어, 다층 스택(110)은 기판(100)과 버퍼 층(111) 사이에 시드 층을 더 포함할 수 있다. 시드 층은 버퍼 층을 성장시키기 위한 베이스 층일 수 있다. 실시예에서, 추가적인 그레이딩된(graded) 버퍼 층이 기판(100)과 채널 층(112) 사이에 형성될 수 있다.
다른 실시예에서, 도 4b에 도시된 바와 같이, 다수의 채널 층이 트렌치(103) 내에 형성된다. 채널 층들은 인접한 채널 층 사이의 버퍼 층에 의해 분리될 수 있다. 도 4b를 참조하면, 채널 층들(112)은 기저(underlying) 버퍼 층들(111)의 상부 상에서 성장된다. 실시예에서, 채널 층들(112)은 상이한 두께들을 갖는다. 이하에서 더 설명되는 것과 같이, 그러한 실시예는 복수의 나노와이어가 각각의 대체 소스 영역과 대체 드레인 영역 사이에 형성되도록 허용할 수 있다. 도 4b에 3개의 채널 층(112)이 도시되지만, 실시예들이 또한 2개의 채널 층 또는 3개보다 많은 채널 층을 포함할 수 있다는 점이 인식되어야 한다. 다층 스택(110)을 형성하기 위해 사용되는 층들에 대한 변경 이외에, 도 4b에 도시된 디바이스를 형성하기 위해 필요한 처리는 상세히 전술한 처리와 실질적으로 유사할 수 있다.
다시 도 4a를 참조하면, 버퍼 층(111)은 트렌치(103)의 저부 부분(103a) 위에 에피택셜 성장될 수 있다. 실시예에서, 버퍼 층(111)은 트렌치(103)의 저부 부분(103a)의 잔류 재료와 상이한 재료로 구성된다. 실시예에서, 버퍼 층(111)은 원자 층 퇴적(ALD), 금속유기 화학 기상 퇴적(MOCVD), 또는 화학 기상 퇴적(CVD) 프로세스들을 포함하는 임의의 공지된 형성 프로세스에 의해 에피택셜 성장될 수 있다. 실시예에서, 트렌치(103)의 ART 피처는 버퍼 층(111) 내의 결함이 그 표면에 도달하는 것을 방지한다.
실시예에서, 버퍼 층(111)은 채널 층(112)에 대해 양호한 에칭 선택도를 제공하고 후술하는 바와 같이 채널 층(112)의 부정형 성장을 가능하게 하는 임의의 적절한 재료로 구성될 수 있다. 버퍼 층(111)은 고-밴드 갭 III-V 재료로 구성될 수 있다. 본 설명의 목적을 위해, 고 밴드-갭 재료는 실리콘보다 큰 밴드-갭을 갖는 재료인 것으로 정의될 수 있다. 또한, 트렌치(103)의 고 종횡비들은 불량한 충전 특성들을 갖는 재료들의 사용을 방지할 수 있다. 예를 들어, 재료가 고 종횡비 트렌치에 퇴적될 때, 최종 층은 상당한 수의 보이드들 및/또는 다른 결함들을 가질 수 있다. 따라서, 본 발명의 실시예들은 상당한 수의 보이드 또는 다른 결함들의 형성 없이 트렌치(103)의 저부 부분(103a) 상에 에피택셜 성장될 수 있는 버퍼 층(111)을 위한 재료를 포함한다. 예를 들어, 버퍼 층(111)은 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물, 알루미늄 갈륨 비화물 등으로 구성될 수 있다. 버퍼 층(111)은 트렌치(103)의 깊이의 절반보다 큰 높이, 예를 들어 50-150nm 사이에서 성장될 수 있다.
본 발명의 실시예에서, 채널 층(112)은 버퍼 층(111)의 상부 표면 위에 형성될 수 있다. 예로서, 채널 층(112)은 ALD, MOCVD, CVD, 또는 MBE 프로세스에 의해 형성될 수 있다. 실시예에서, 채널 층(112)의 상부 표면(112a)은 STI 층(102)의 상부 표면(102a)보다 낮다. 일 실시예에서, 채널 층(112)의 폭은 트렌치(103)의 측벽들에 의해 한정된다. 실시예에서, 채널 층(112)의 폭은 버퍼 층(111)의 폭과 직선으로 그리고 평행하게 연장된다.
도 4c를 참조하면, 다른 실시예에서, 채널 층(112)은 거꾸로 된 "V"자 형상 또는 상부를 가리키는 쉐브론의 꼭짓점 또는 정점을 갖는 쉐브론 형상으로 형성된다. 이러한 실시예에서, 쉐브론 형상 채널 층(112)은 추가의 표면적을 생성하고 이에 따라 트랜지스터 구동 능력을 증가시킨다. 이러한 추가적인 구동 능력은 측방 트랜지스터 면적을 증가시키지 않고 제공되므로 매우 콤팩트하고 크기 효율적 트랜지스터를 형성한다.
채널 층(112)은 바람직하게는 기저 버퍼 층(111)에서의 격자 파라미터에 가까운 격자 파라미터를 갖는다. 채널 층(112)은 저 밴드-갭 III-V 에피택셜 재료인 임의의 적절한 재료에 의해 형성될 수 있다. 본 설명의 목적을 위해, 저 밴드-갭 재료는 실리콘보다 작은 밴드-갭을 갖는 재료인 것으로 정의될 수 있다. 예를 들어, 채널 층(112)은 인듐 갈륨 비화물, 인듐 비화물, 인듐 안티몬화물 등에 의해 형성될 수 있다.
본 발명의 실시예에서, 채널 층(112)은 버퍼 층(111) 위에 부정형으로 성장된다. 헤테로에피택셜 시스템들에서의 격자 부정합은 비교적 두꺼운 에피택셜 성장 층들에서의 결함 생성을 야기하지만, 얇은 스트레인드 에피택셜 층들은 극도로 격자 부정합된 기판들 상에서 성장한 경우에도 결정 결함들 없이 성장될 수 있으며, 이러한 성장은 부정형 성장으로서 지칭된다. 결정 결함들의 회피는 임계 두께로 알려진 에피택셜 층들에 두께 제한을 부과하는 것에 의해 달성된다. 이와 같이, 채널 층(112)은 그 임계 두께보다 작은 두께 TC로 성장될 수 있다. 예를 들어, 인듐 갈륨 비화물(InGaAs)의 격자 상수가 갈륨 비화물(GaAs)의 격자 상수보다 크지만, InGaAs 층이 격자 부정합으로 인해 전위들이 발생하기 시작하는 임계 두께보다 얇은 한, 부정형 성장, 즉 GaAs 기판의 표면에 평행한 방향에서 InGaAs 층의 격자 상수를 GaAs 기판의 격자 상수와 강제적으로 정합하는 것에 의해 GaAs 기판 상에 고품질의 InGaAs 층을 에피택셜 성장시킬 수 있다.
채널 층(112)의 임계 두께는 버퍼 층(111)과 채널 층(112) 사이의 격자 부정합에 의존한다. 일반적으로, 2개의 격자 상수의 차이가 클수록, 채널 층의 임계 두께는 작아진다. 전형적으로, 약 1-5%의 부정합은 약 1-100 nm의 임계 두께를 필요로 한다. 예를 들어, 실시예에서, 버퍼 층(111)은 GaAs로 형성되고, 채널 층은 10-12nm의 두께를 가지면서 채널 층은 4%의 격자 부정합을 갖는 InGaAs로 형성된다.
도 4에 추가로 도시된 바와 같이, 캡 층(113)은 채널 층(112)의 상부 표면(112a) 위에 성장될 수 있다. 예로서, 캡 층(113)은 ALD, MOCVD, CVD, 또는 MBE 프로세스에 의해 형성될 수 있다. 캡 층(113)은 바람직하게는 기저 채널 층(112)의 격자 파라미터에 가까운 격자 파라미터를 갖는다. 캡 층(113)은 고 밴드-갭 III-V 재료와 같은 임의의 적절한 재료로 구성될 수 있다. 예를 들어, 캡 층(113)은 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물, 알루미늄 갈륨 비화물 등으로 구성될 수 있다.
본 발명의 실시예에서, 캡 층(113)은 버퍼 층(111)과 동일한 재료로 구성된다. 실시예에서, 버퍼 층(111) 및 캡 층(113)에 사용되는 재료는 채널 층(112)에 사용되는 재료에 대한 그 에칭 선택도에 기초하여 선택될 수 있다. 실시예에서, 버퍼 층(111) 및 캡 층(113)은 인듐 인화물(InP)일 수 있고, 채널 층(112)은 인듐-갈륨-비화물(InGaAs)일 수 있다. 예로서, 염화수소(HCl)와 황산(H2SO4)의 혼합물을 포함하는 습식 에천트가 InGaAs 채널 층(112) 위에 InP 버퍼 및 캡 층들(111 및 113)을 선택적으로 에칭할 수 있다. 예시적인 실시예들로서 InP 및 InGaAs가 사용되지만, 버퍼 층(111) 및 캡 층(113)이 채널 층(112)에 대해 선택적으로 에칭되는 한, 임의의 수의 재료 조합이 사용될 수 있음이 인식되어야 한다. 예를 들어, 버퍼 층(111) 및 캡 층(113)은 GaAs로 이루어질 수 있고, 채널 층(112)은 InGaAs로 이루어질 수 있다. 그러한 실시예에서, 임의의 적절한 수산화물 함유 에천트들, 예를 들어 수산화칼륨(KOH)이, 채널 층(112)을 에칭하지 않고서 버퍼 층(111) 및 캡 층(113)을 선택적으로 에칭하기 위해 사용될 수 있다.
본 발명의 실시예에서, 캡 층(113)의 상부 표면은 STI 층의 상부 표면(102a) 위에 있다. 실시예에서, 캡 층(113)을 성장시키기 전, 트렌치(103)의 채워지지 않은 부분의 높이는 채널 층(112)의 상부 표면(112a) 및 STI 층(102)의 상부 표면(102a)에 의해 정의된다. 실시예에서, 캡 층(113)의 폭은 캡 층(113)이 트렌치(103) 위로 성장하기 시작할 때까지 트렌치(103)의 측벽들에 의해 한정된다. 캡 층(113)이 트렌치(103)를 넘어 성장한 후에, 층의 폭은 더 이상 한정되지 않기 때문에 성장하기 시작할 수 있다.
도 5를 참조하면, 본 발명의 실시예는 평탄화를 포함할 수 있다. 평탄화 프로세스는 트렌치(103) 밖으로 그리고 STI 층(102)의 상부 표면(102a) 위로 연장된 캡 층(113)의 임의의 과성장을 제거할 수 있다. 예를 들어, 캡 층(113) 및 STI 층(102)의 상부 표면들은 CMP 프로세스에 의해 평탄화될 수 있다.
도 5를 참조하면, 다층 스택(110)은 버퍼 층(111), 그 다음 채널 층(112), 그리고 마지막으로 캡 층(113)으로 시작하는 전체 에피-스택을 선택적으로 퇴적하는 것에 의해 형성된다. 따라서, 개시된 반도체 컴포넌트는 인-시튜(in-situ)(즉, 에피택셜 챔버로부터 구조체를 제거하지 않음) 및 연속적인 집적 시퀀스로 반도체 컴포넌트들을 제조하는 새롭고 개선된 방법을 사용하여 제조된다. 전통적으로, 퇴적 챔버로부터 웨이퍼를 제거하는 것은 층들의 상부 표면을 공기에 노출시키고, 이는 아마도 산소 및/또는 수증기를 층들 내로 또는 층들 상으로 도입하는 효과를 갖는다. 다층 스택(110)의 인-시튜 형성은 채널 표면들을 깨끗하게 유지하면서 에어-브레이크 및 평탄화의 역효과들을 줄인다.
도 6을 참조하면, STI 층(102)은 리세싱될 수 있다. 실시예에서, 에칭 프로세스는 캡 층(113)을 에칭하지 않고서 STI 층(102)을 리세싱하기 위해 사용된다. 이와 같이, 캡 층(113)의 적어도 부분은 STI 층(102)의 상부 표면(102a) 위로 연장한다. 실시예에서, STI 층은 높이에 대해 리세싱되어 STI 구조(102)의 상부 표면(102a)이 채널 층(112)의 상부 표면(112a) 위에 남아 있게 한다. 실시예에서, 채널 층(112)의 상부 표면(112a)과 STI 층(102)의 상부 표면(102a) 사이의 높이 차이는 10-20nm 사이이다. 실시예에서, 채널 층(112)은 상부로부터 캡 층(113), 저부로부터 버퍼 층(111), 및 양쪽 측부들로부터 STI 층(102)으로 완전히 둘러싸여 있다. 채널 층(112)의 완전히 덮인 표면들은 결함들, 오염들 및 의도하지 않은 침식들에 대해 채널 층을 깨끗하게 유지시킨다.
도 7을 참조하면, 게이트(120)는 STI 층(102) 및 캡 층(113)의 중앙 부분들 위에 형성된다. 게이트(120)는 캡 층(113)에 수직으로 연장된다. 게이트(120)는 STI 층의 부분 및 상부 표면(102a) 위로 연장되는 캡 층(113)의 중앙 부분 위에 희생 게이트 전극(121)을 초기에 형성하는 것에 의해 제조된다. 희생 게이트 전극(121)을 형성하기 위해 사용되는 재료의 층은 희생 게이트 전극(121)을 형성하기 위해 노출된 표면들 위에 블랭킷 퇴적되고 패터닝될 수 있다. 희생 게이트 전극(121)은 폴리실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합 중 하나를 포함하는 임의의 적절한 재료에 의해 형성될 수 있다. 실시예에서, 하드 마스크(123)는 희생 게이트 전극(121)의 상부 상에 형성된다. 실시예에서, 하드 마스크(123)는 진행 단계들 동안 희생 게이트 전극(121)이 노출되는 것을 막는다.
도 7을 참조하면, 한 쌍의 측벽 스페이서(122)가 희생 게이트 전극(121)의 대향 측벽들 상에 형성될 수 있다. 2개의 측벽 스페이서(122) 사이의 영역은 본 명세서에서 게이트 영역으로서 지칭된다. 측벽 스페이서들(122) 쌍은 본 기술분야에 공지된 측벽 스페이서들을 형성하는 종래의 방법들을 사용하여 형성될 수 있다. 실시예에서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 그 조합들과 같지만, 이들에 제한되지 않는 컨포멀 유전체 스페이서 층은 캡 층(113) 및 희생 게이트 전극(121)을 포함하는 모든 구조체들 상에 우선 블랭킷 퇴적된다. 유전체 스페이서 층은 종래의 CVD 방법들 예컨대 저압 화학 기상 퇴적(low pressure chemical vapor deposition)(LPCVD), 플라즈마 강화 화학 기상 퇴적(plasma enhanced chemical vapor deposition)(PECVD), 및 원자 층 퇴적(ALD)을 사용하여 퇴적될 수 있다. 실시예에서, 유전체 스페이서 층은 대략 2와 10 nm 사이의 두께로 퇴적된다. 그 후에, 일반적으로 공지된 스페이서-에칭 프로세스는 초과 유전체 재료를 제거하고 측벽 스페이서들(122) 뒤에 남기기 위해 사용될 수 있다. 실시예에서, 하드 마스크(123) 및 측벽 스페이서들(122)은 희생 게이트 전극(121)을 완전히 캡슐화한다.
도 8을 참조하면, 본 발명의 실시예에서, 소스 및 드레인 영역들은 이러한 프로세스의 단계에서 형성된다. 그러한 실시예에서, 희생 게이트 전극(121) 및 측벽 스페이서(122)에 의해 캡핑되지 않는 트렌치(103) 내의 다층 스택(110)의 부분은 리세싱되어 소스/드레인(S/D) 트렌치(130)를 형성한다. 다층 스택(110)은 종래의 에칭 방법들, 예컨대 습식 에칭 또는 플라즈마 건식 에칭에 의해 리세싱될 수 있다. 다층 스택(110)이 상이한 재료들의 층들을 포함하므로, 하나 이상의 상이한 에칭 프로세스는 각각의 층을 제거하기 위해 이용될 수 있다. 실시예에서, 에칭 프로세스는 캡 층(113) 및 채널 층(112)을 적어도 제거할 것이다. 실시예에서, 버퍼 층(111)의 부분은 S/D 트렌치(130)의 저부 상에 남아 있을 수 있다. 추가의 실시예에서, 리세싱 프로세스는 다층 스택(110)의 노출된 부분들을 완전히 제거하고 기판(100)을 노출된 채로 남길 수 있다.
도 9를 참조하면, 대체 S/D 영역들(132)이 S/D 트렌치들(130)에서 형성될 수 있다. 실시예에서, 대체 S/D 영역들(132)은 종래의 에피택셜 퇴적 방법들 예컨대 저압 화학 기상 퇴적(low pressure chemical vapor deposition), 증기상 에피택시(vapor phase epitaxy), 및 분자 빔 에피택시(molecular beam epitaxy)를 사용하여 형성된다. 실시예에서, 대체 S/D 영역들(132)은 희생 게이트 전극(120) 및 측벽 스페이서들(122) 아래에 형성되는 다층 스택(110)의 부분들과 기계적으로 그리고 전기적으로 결합된다. 대체 S/D 영역(132)이 S/D 트렌치(130) 위로 연장됨에 따라, 성장은 더 이상 한정되지 않고, S/D 영역들(132)은 서로를 향해 측방향으로 팽창을 시작할 수 있다. 실시예에서, 다층 스택들은 도 9에 도시된 바와 같이, 대체 S/D 영역들(132)이 함께 병합되는 것을 방지하기에 충분히 큰 피치로 형성된다.
본 발명의 실시예에서, 대체 S/D 영역들(132)은 실리콘 합금, 예컨대 실리콘 게르마늄 또는 실리콘 탄화물을 사용하여 형성될 수 있다. 일부 구현예들에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소 또는 인과 같은 도펀트들로 인 시튜로 도핑될 수 있다. 추가 실시예들에서, 대체 S/D 영역들(132)은 하나 이상의 대안적인 반도체 재료, 예컨대 게르마늄 또는 III-V 재료 또는 합금을 사용하여 형성될 수 있다. 그리고, 추가 실시예들에서, 금속 및/또는 금속 합금들의 하나 이상의 층은 대체 S/D 영역들(132)을 형성하기 위해 사용될 수 있다. 실시예들은 다층 스택(110)보다 높은 전도율을 갖는 대체 S/D 영역을 포함할 수 있고, 따라서 더 효율적인 디바이스를 생산할 수 있다.
도 8 및 도 9는 다층 스택(110)의 노출된 부분들을 에칭 제거(etching away)한 다음에 대체 S/D 영역들(132)을 에피택셜 성장시키거나 퇴적하는 것에 의해 형성되는 대체 S/D 영역들(132)의 사용을 예시하지만, 본 발명의 실시예들은 그러한 구성들에 제한되지 않는다. 예를 들어, 다층 스택(110)의 노출된 부분들은 에칭 제거되지 않을 수 있고, 대신에 디바이스에 대한 소스 및 드레인 영역들을 형성하기 위해 남아 있게 될 수 있다. 그러한 실시예들에서, 다층 스택(110)의 노출된 부분들은 희생 게이트 전극(121) 및 측벽 스페이서들(122)의 형성 후에 도핑될 수 있다. 도핑은 원하는 전도성 타입 및 농도 레벨의 소스 및 드레인 영역들을 형성하기 위해 널리 공지된 기술들, 예컨대 이온 주입에 의해 수행될 수 있다.
대안적인 실시예에서, S/D 영역들의 제조는 S/D 콘택들이 형성될 때까지 지연된다. S/D 영역들이 더미 게이트의 형성 후에 형성되든 S/D 콘택들의 제조 후까지 지연되든, 층간 유전체(ILD) 층(160)은 노출된 표면들 위에 블랭킷 퇴적된다. 실시예에서, 디바이스에 대해 S/D 영역들이 형성되지 않는다. 도 10a를 참조하면, S/D 영역들의 형성이 S/D 콘택들의 제조 후까지 지연되는 본 발명의 실시예가 도시된다. 이러한 실시예에서, 채널 층(112)은 최종 단계에서만 노출되고 결함들 및 오염들로부터 더 보호된다. 예로서, ILD 층(160)은 종래의 기술, 예컨대 CVD를 사용하여 퇴적될 수 있다. 실시예에서, ILD 층(160)은 도핑되지 않은 실리콘 산화물, 도핑된 실리콘 산화물(예를 들어, BPSG, PSG), 실리콘 질화물, 및 실리콘 산질화물과 같지만, 이에 제한되지 않는 임의의 유전체 재료일 수 있다. ILD 층(160)이 퇴적된 후, 임의의 오버버든이 그 후 도 10에 도시된 바와 같은 희생 게이트 전극(121)의 상부 표면 및 측벽 스페이서들(122) 쌍의 상부 표면들을 노출시키기 위해 종래의 화학 기계적 평탄화 방법을 사용하여 다시 연마될 수 있다. 도 10b는 도 10에서의 라인 A를 따르는 2차원 단면도이다.
도 11a를 참조하면, 희생 게이트 전극(121)은 캡 층(113)을 노출시키기 위해 제거될 수 있다. 도 11b는 도 11a에서의 라인 A를 따르는 2차원 단면도를 도시한다. 실시예에서, 희생 게이트 전극(121)은 습식 에칭 프로세스를 이용하여 제거될 수 있다. 희생 게이트 전극(121)을 제거하기 위해 습식 에칭 프로세스에서 질산과 불화 수소산의 혼합 용액이 이용될 수 있거나 습식 에칭 프로세스가 TMAH(Tetramethylammonium hydroxide pentahydrate)를 이용할 수 있다.
도 12a 및 도 12a의 라인 A를 따르는 단면도인 도 12b를 참조하면, 2개의 측벽 스페이서(122) 사이의 STI 층(102)의 부분(게이트 영역)이 리세싱되어, 처음으로 측부들에 의해 채널 층(112)이 노출된다. 실시예에서, 버퍼 층(111)의 작은 부분이 또한 노출된다. 예를 들어, 버퍼 층(111)의 리세스 깊이는 10-20nm일 수 있다. 이는 캡(113)과 버퍼(111)를 동시에 에칭하는 데 에칭 작용이 효과적임을 보장하기 위한 것이다. 실시예에서, 게이트 영역 내에서 STI 층(102) 부분의 상부 표면(102b)은 게이트 영역 외부의 STI 층(102) 부분의 상부 부분 아래로 20-30nm에 있다. 실시예에서, 2개의 측벽 스페이서(122) 내에 STI 층을 리세스하기 위해 임의의 적절한 에칭 프로세스, 예컨대 HF 에칭 또는 건식 플라즈마 프로세스가 사용될 수 있다.
도 12a 및 도 12b를 참조하면, 게이트 영역에서 캡 층(113) 및 버퍼 층(111)의 부분들이 선택적으로 에칭 제거되어 채널 층(112)을 상부 및 저부로부터 노출시킬 수 있다. 실시예에서, 도 12b에 도시된 바와 같이, 측벽 스페이서들(122) 바로 밑에 캡 층(113) 및 버퍼 층(111)의 부분들이 또한 에칭된다. 게이트 영역 내에서 채널 층(112)의 노출된 부분은 나노와이어 채널(115)로서 지칭된다. 캡 층(113) 및 버퍼 층(111)은, 채널 층(112)보다 상당히 높은 속도로 캡 층(113) 및 버퍼 층(111)을 선택적으로 제거하는 임의의 잘 알려진 에천트를 사용하여 제거될 수 있다. 예로서, HCl 및 H2SO4의 혼합물을 포함하는 습식 에천트는 InGaAs 나노와이어 채널(136) 위의 InP 방출 층(134)을 선택적으로 에칭할 수 있다. 캡 층(113) 및 버퍼 층(111)의 제거는 나노와이어 채널(115)과 기판(100) 사이에 갭의 형성을 초래한다. 실시예에 따르면, 나노와이어 채널(115)과 기판(110) 사이의 갭은 나노와이어 채널(115)과 기판(110) 사이에 게이트 유전체 재료 및 게이트 전극이 형성되는 것을 허용하기에 충분히 크다. 예로서, 갭은 대략 5와 30 nm 사이인 두께를 가질 수 있다.
도 13을 참조하면, 실시예에서, 내부 스페이서 층들(173)은 본 기술분야에서 잘 알려진 방법들에 따라, 게이트 영역과 캡 층(113) 및 버퍼 층(111)의 에칭되지 않은 부분 사이에서 형성된다. 내부 스페이서 층들(173)은 게이트 유전체 층(170)이 파손되는 경우 누설을 방지하기 위해 임의의 적절한 절연체 재료로 형성될 수 있다. 실시예에서, 내부 스페이서 층들(173)은 측벽 스페이서들(122)의 측부 표면들과 정렬되고 이와 같이 측벽 스페이서들(122)과 동일한 폭을 갖는다. 내부 스페이서 층들(173)은 도 13에 도시된 바와 같이 측벽 스페이서들(122) 바로 밑의 갭을 채울 수 있다. 실시예에서, 내부 스페이서 층들(173)은 단락 및 누설에 대해 보호하고, 일 측부 상의 게이트 구조체와 나중에 내부 스페이서 층들(173)의 다른 측부 상에 형성된 전도성 또는 반도체성 재료들 사이의 오버랩 커패시턴스를 감소시킨다.
도 14a를 참조하면, 게이트 구조체는 나노와이어 채널(115)을 완전히 둘러싸면서 게이트 영역에서 형성된다. 실시예에서, 게이트 구조체는 게이트 유전체 층(170) 및 게이트 전극(175)을 포함한다. 실시예에서, 게이트 유전체 층(170)은 나노와이어 채널(115)의 노출된 표면들 위에 형성된다. 실시예에서, 게이트 유전체 층(170)은 또한 내부 스페이서들(173)의 노출된 측벽들을 따라, 측벽 스페이서들(122)의 노출된 측벽들을 따라, 그리고 기판(100)의 노출된 부분 위에 형성될 수 있다. 게이트 유전체 층(170)은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 및 실리콘 산질화물과 같지만, 이에 제한되지 않는 임의의 잘 알려진 게이트 유전체 재료로 형성될 수 있다. 실시예에서, 게이트 유전체 층(170)은 높은 컨포멀 퇴적 방법, 예컨대 저압 화학 기상 퇴적(LPCVD), 원자 층 퇴적(ALD), 또는 스핀-온-유전체(spin-on-dielectric) 프로세스를 사용하여 형성된다.
도 14a를 참조하면, 본 발명의 일 실시예에 따라, 게이트 전극 재료가 게이트 유전체 층(170) 위에 퇴적되어 게이트 전극(175)을 형성할 수 있다. 게이트 전극(175)은 게이트 영역에서 버퍼 층(111) 및 캡 층(113)의 부분의 제거로부터 남겨진 공간을 채운다. 실시예에 따르면, 게이트 전극(175)은, 게이트 전극(175)이 게이트 유전체 층(170) 상에 그리고 나노와이어 채널(115) 주위에 형성되는 것을 보장하기 위해 컨포멀 퇴적 프로세스, 예컨대 원자 층 퇴적(ALD)을 사용하여 퇴적된다. 그 후, 블랭킷 게이트 전극 재료는 도 14a에 도시된 바와 같이 게이트 전극(175)의 상부 표면이 ILD 층(160)과 동일한 높이에 있을 때까지 화학 기계적으로 평탄화될 수 있다.
각각의 MOS 트랜지스터는, 적어도 2개의 층, 즉 게이트 유전체 층 및 게이트 전극 층으로 형성된 게이트 스택을 포함한다. 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물(SiO2) 및/또는 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체 층에 이용될 수 있는 하이-k 재료들의 예들은, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오베이트(lead zinc niobate)를 포함하지만, 이에 제한되지는 않는다. 일부 실시예들에서, 하이-k 재료가 이용될 때 그 품질을 개선하기 위해서 게이트 유전체 층 상에 어닐링 프로세스가 수행될 수 있다.
게이트 전극 층은 게이트 유전체 층 상에 형성되고, 트랜지스터가 PMOS 트랜지스터로 되어야 하는지 또는 NMOS 트랜지스터로 되어야 하는지에 종속하여, 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현예들에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있는데, 여기서 하나 이상의 금속 층은 일함수 금속 층들이며, 적어도 하나의 금속 층은 충전 금속 층(fill metal layer)이다.
PMOS 트랜지스터에 있어서, 게이트 전극에 이용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 전도성 금속 산화물들, 예를 들어 루테늄 산화물을 포함하지만, 이에 제한되지는 않는다. P형 금속 층은 약 4.9 eV 내지 약 5.2 eV의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 있어서, 게이트 전극에 이용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들, 예컨대 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈 탄화물 및 알루미늄 탄화물을 포함하지만, 이에 제한되지는 않는다. N형 금속 층은 약 3.9 eV 내지 약 4.2 eV의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 구현예들에서, 게이트 전극은, 기판의 표면에 실질적으로 평행한 저부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U" 형상 구조체로 구성될 수 있다. 다른 구현예에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행한 평면 층일 수 있으며, 기판의 상부 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는다. 본 발명의 추가 구현예들에서, 게이트 전극은 U 형상 구조체들과 평면의 U 형상이 아닌 구조체들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은, 하나 이상의 평면의 U 형상이 아닌 층의 꼭대기에 형성된 하나 이상의 U 형상 금속 층으로 구성될 수 있다.
설명되는 방법을 사용하여 형성되는 결과적인 트랜지스터 디바이스는 본 발명의 실시예에 따라, 나노와이어 채널을 갖는 비평면 게이트 올-어라운드 디바이스이다.
도 14b는 다수의 채널 층(112)을 갖는 디바이스의 게이트 영역에서의 게이트 구조체의 형성을 도시한다. 실시예에서, 게이트 구조체는 게이트 유전체 층(170) 및 게이트 전극(175)을 포함한다. 도 14b에 도시된 바와 같이, 게이트 구조체는 2개의 내부 스페이서(173) 사이의 채널 층들(112) 부분을 완전히 둘러싸고 있다. 그러한 실시예는 복수의 나노와이어가 각각의 대체 소스 영역과 대체 드레인 영역 사이에 형성되도록 허용할 수 있다. 도 14b에는 3개의 채널 층(112)이 도시되지만, 실시예들이 또한 2개의 채널 층 또는 3개보다 많은 채널 층을 포함할 수 있음이 인식되어야 한다. 다수의 나노와이어 채널을 둘러싸는 게이트 구조체의 형성 이외에, 도 14b에 도시된 디바이스를 형성하기 위해 필요한 처리는 상세히 전술한 처리와 실질적으로 유사할 수 있다.
도 8 및 도 9는 희생 게이트의 형성 후에 대체 S/D 영역들을 형성하는 것을 설명한다. 실시예에서, S/D 영역들이 형성되지 않는다. 대안적인 실시예에서, 전술한 바와 같이, 대체 S/D 영역들(132)의 형성은 게이트 구조체(120)의 형성 후까지 지연된다. 도 15는 대체 S/D 영역들(132) 및 게이트 구조체(120)의 형성 후의 디바이스를 도시한다. 실시예에서, 대체 S/D 영역들(132)은 게이트 전극(175) 및 측벽 스페이서들(122) 아래에 형성된 나노와이어 채널과 기계적 및 전기적으로 결합한다. 게이트 구조체(120)의 형성 후에 대체 S/D 영역들(132)을 형성하기 위해 필요한 프로세스는 도 8 및 도 9와 관련하여 상세히 전술한 대체 S/D(132)를 형성하는 프로세스와 실질적으로 유사할 수 있으므로 여기서 반복되지 않는다.
도 16은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(1600)를 도시한다. 인터포저(1600)는 제1 기판(1602)을 제2 기판(1604)에 브리징하는 데 이용되는 개재 기판이다. 제1 기판(1602)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(1604)은 예를 들어 메모리 모듈, 컴퓨터 마더보드 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1600)의 목적은 더 넓은 피치로의 연결을 확장하는 것 또는 상이한 연결로의 연결을 재라우팅하는 것이다. 예를 들어, 인터포저(1600)는 집적 회로 다이를 볼 그리드 어레이(BGA)(1606)에 결합할 수 있으며, 볼 그리드 어레이(BGA)(1606)는 후속하여 제2 기판(1604)에 결합될 수 있다. 일부 실시예들에서, 제1 기판 및 제2 기판(1602/1604)은 인터포저(1600)의 대향 측부들에 부착된다. 다른 실시예들에서, 제1 기판 및 제2 기판(1602/1604)은 인터포저(1600)의 동일한 측부에 부착된다. 그리고, 추가 실시예들에서, 인터포저(1600)를 통해 3개 이상의 기판이 상호연결된다.
인터포저(1600)는 에폭시 수지, 섬유유리 강화 에폭시 수지, 세라믹 재료 또는 폴리머 재료, 예컨대 폴리이미드로 형성될 수 있다. 추가 구현예들에서, 인터포저는 실리콘, 게르마늄, 및 다른 III-V 족 및 IV 족 재료들과 같은, 반도체 기판에 사용하기 위해 전술한 동일한 재료들을 포함할 수 있는 대안의 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(1608) 및 TSV(through-silicon via)들(1612)을 포함하지만 이에 제한되지 않는 비아들(1610)을 포함할 수 있다. 인터포저(1600)는 수동 디바이스와 능동 디바이스 양쪽 모두를 포함하는 임베디드 디바이스들(1614)을 더 포함할 수 있다. 이러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들 및 정전기 방전(ESD) 디바이스들을 포함하지만, 이에 제한되지는 않는다. 라디오 주파수(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들 및 MEMS 디바이스들과 같은 더 복잡한 디바이스들이 인터포저(1600) 상에 또한 형성될 수 있다.
본 발명의 실시예들에 따라, ART 트렌치 내의 다층 스택으로 형성되는 나노와이어 또는 나노리본 채널들과 같은, 본 명세서에서 개시된 장치들 또는 프로세스들은 인터포저(1600) 또는 더 구체적으로, 인터포저 내에 트랜지스터를 포함하는 디바이스들(1614) 또는 임의의 다른 구조체의 제조에서 사용될 수 있다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(1700)를 예시한다. 컴퓨팅 디바이스(1700)는 다수의 컴포넌트를 포함할 수 있다. 일 실시예에서, 이러한 컴포넌트들은 하나 이상의 마더보드에 부착된다. 대안적인 실시예에서, 이러한 컴포넌트들은 마더보드보다는 오히려 단일의 시스템-온- 칩(SoC) 다이 상에 제조된다. 컴퓨팅 디바이스(1700)에서의 컴포넌트들은 집적 회로 다이(1702) 및 적어도 하나의 통신 칩(1708)을 포함하지만, 이에 제한되지 않는다. 일부 구현예들에서, 통신 칩(1708)은 집적 회로 다이(1702)의 일부로서 제조된다. 집적 회로 다이(1702)는 CPU(1704)뿐만 아니라, 캐시 메모리로서 종종 이용되며 임베디드 DRAM(eDRAM) 또는 스핀 전달 토크 메모리(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있는 온-다이 메모리(1706)를 포함할 수 있다.
컴퓨팅 디바이스(1700)는, 마더보드에 물리적으로 그리고 전기적으로 결합되거나 SoC 다이 내에 제조될 수도 있고 그렇지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(1710)(예를 들어, DRAM), 비휘발성 메모리(1712)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(1714)(GPU), 디지털 신호 프로세서(1716), 암호 프로세서(1742)(하드웨어 내에서 암호 알고리즘들을 실행하는 전문 프로세서), 칩셋(1720), 안테나(1722), 디스플레이 또는 터치스크린 디스플레이(1724), 터치스크린 제어기(1726), 배터리(1728) 또는 다른 전원, 전력 증폭기(도시되지 않음), 글로벌 포지셔닝 시스템(GPS) 디바이스(1728), 나침반(1730), 모션 코프로세서 또는 센서들(1732)(가속도계, 자이로스코프 및 나침반을 포함할 수 있음), 스피커(1734), 카메라(1736), 사용자 입력 디바이스들(1738)(예컨대, 키보드, 마우스, 스타일러스 및 터치패드) 및 대용량 저장 디바이스(1740)(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(1708)은 컴퓨팅 디바이스(1700)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(1708)은 이에 제한되는 것은 아니지만 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1700)는 복수의 통신 칩(1708)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1708)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(1708)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(1700)의 프로세서(1704)는 본 발명의 실시예들에 따라 형성되는, 나노와이어 또는 나노리본 채널들을 갖는 게이트-올-어라운드 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(1708)은 또한 ART 트렌치 내의 다층 스택으로 형성되는 나노와이어 또는 나노리본 채널들을 갖는 게이트-올-어라운드 트랜지스터들과 같은 하나 이상의 디바이스를 포함할 수 있다.
추가의 실시예들에서, 컴퓨팅 디바이스(1700) 내에 하우징되는 다른 컴포넌트는 ART 트렌치 내의 다층 스택으로 형성되는 나노와이어 또는 나노리본 채널들을 갖는 게이트-올-어라운드 트랜지스터들과 같은 하나 이상의 디바이스를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1700)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(1700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 설명된 것을 포함하여 본 발명의 예시된 구현예들의 위의 설명은 총망라한 것으로도 의도되지 않고 본 발명을 개시된 정확한 형태들로 제한하는 것으로도 의도되지 않는다. 본 발명의 특정 구현예들 및 본 발명에 대한 예들은 예시의 목적으로 본 명세서에 설명되지만, 관련 기술분야의 통상의 기술자가 인식하는 바와 같이, 본 발명의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 전술한 상세한 설명에 비추어 본 발명에 대해 이루어질 수 있다. 다음의 청구항들에 이용되는 용어들은 본 발명을 본 명세서 및 청구항들에 개시된 특정 구현예들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 전적으로 다음의 청구항들에 의해 결정되어야 하며, 이들은 청구항 해석의 확립된 원칙들에 따라 해석되어야 한다.
본 발명의 실시예들은 반도체 디바이스를 제조하는 방법을 포함한다. 이 방법은 얕은 트렌치 격리(STI) 층에 형성된 트렌치 내에 다층 스택을 형성하는 단계- 다층 스택은 적어도 채널 층, 채널 층 아래에 형성된 버퍼 층, 및 채널 층 위에 형성된 캡 층을 포함함 -, STI 층의 상부 표면이 채널 층의 상부 표면 위에 있도록 STI 층을 리세싱하는 단계, 및 채널 층에 대해 상대적으로 버퍼 층 및 캡 층을 선택적으로 제거하는 에칭 프로세스에 의해 채널 층을 노출시키는 단계를 포함한다.
일 실시예는 또한 채널 층이 불일치 전위들을 도입하지 않으면서 버퍼 층에 순응하도록 충분히 얇게 버퍼 층 상에 에피택셜 성장되는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 채널 층의 두께가 그 임계 두께보다 작은 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 STI 층의 상부 표면이 캡 층의 상부 표면 아래에 있도록 STI 층을 리세싱하는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 에칭 프로세스는 채널을 노출시키기 위해 게이트 영역에서 STI 층을 선택적으로 제거하는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 버퍼 층 및 캡 층이 동일한 재료로 이루어지는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 버퍼 층, 캡 층 및 채널 층은 각각 III-V 반도체 재료인 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 채널 층이 InGaAs, InAs, InSb로 구성된 그룹으로부터 선택된 재료를 포함하고, 버퍼 층 및 캡 층은 GaAs, InP, GaAsSb, AlAsSb, GaP 및 AlGaAs로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 캡 층의 상부 표면이 STI 층의 상부 표면이 위에 있는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
추가적인 실시예는 또한 STI 층을 리세싱하는 단계에 후속하여 STI 층 및 캡 층의 부분 위에 희생 게이트 전극을 형성하고, 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 퇴적하여 측벽 스페이서들 사이에 게이트 영역을 형성하는 단계를 포함할 수 있다.
추가적인 실시예는 또한 게이트 영역 내에 있지 않은 다층 스택의 부분들을 제거하고, 다층 스택의 부분들이 제거된 곳에 대체 소스 및 드레인 영역들을 형성하는 단계를 포함할 수 있다.
추가적인 실시예는 또한 게이트 영역 내에 있지 않은 캡 층 및 STI 층의 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계를 포함할 수 있다.
추가적인 실시예는 또한 게이트 영역에서 캡 층을 노출시키기 위해 희생 게이트 전극을 제거하는 단계, 채널 층을 노출시키기 전에 버퍼 층의 상부 표면 아래에서 게이트 영역에서의 STI 층을 리세싱하는 단계, 게이트 영역에서 채널 층의 노출된 표면들 위에 게이트 유전체 층을 퇴적하는 단계, 및 게이트 유전체 상에 게이트 전극을 퇴적하고 게이트 영역 내의 채널 층을 둘러싸는 단계를 포함할 수 있다.
본 발명의 실시예들은 반도체 디바이스를 제조하는 방법을 포함한다. 이 방법은 기판 상의 얕은 트렌치 격리(STI) 층에 트렌치를 형성하는 단계, 트렌치의 하부 부분에 버퍼 층을 퇴적하는 단계, 버퍼 층 상에 부정형 채널 층을 성장시키는 단계- 부정형 채널 층은 불일치 전위들을 도입하지 않고서 버퍼 층에 순응하도록 충분히 얇음 -, 트렌치에서 부정형 채널 층의 상부 상에 캡 층을 퇴적하는 단계, 캡 층을 노출시키기 위해 STI 층을 리세싱하는 단계, STI 층 및 캡 층의 부분 위에 희생 게이트 전극을 형성하는 단계, 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 퇴적하여 측벽 스페이서들 사이에 게이트 영역을 형성하는 단계, 게이트 영역 내에 있지 않은 캡 층 및 STI 층의 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계, 게이트 영역에서 캡 층을 노출시키기 위해 희생 게이트 전극을 제거하는 단계, 버퍼 층의 상부 표면 아래에서 게이트 영역에서의 STI 층을 리세싱하는 단계; 채널 층에 대해 상대적으로 버퍼 층 및 캡 층을 선택적으로 제거하는 에칭 프로세스에 의해 채널 층을 노출시키는 단계; 게이트 영역에서 채널 층의 노출된 표면들 위에 게이트 유전체 층을 퇴적하는 단계, 및 게이트 유전체 상에 게이트 전극을 퇴적하고 게이트 영역 내의 채널 층을 둘러싸는 단계를 포함한다.
본 발명의 추가적인 실시예는 채널 층의 두께가 그 임계 두께보다 작은 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
본 발명의 추가적인 실시예는 버퍼 층 및 캡 층이 동일한 재료로 이루어지는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
본 발명의 추가적인 실시예는 버퍼 층이 III-V 반도체 재료이고, 캡 층이 III-V 반도체 재료이고, 채널 층이 III-V 반도체 재료인 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
본 발명의 추가적인 실시예는 III-V 반도체 재료 채널 층이 InGaAs, InAs, InSb로 구성된 그룹으로부터 선택된 재료를 포함하고, 버퍼 층 및 캡 층이 GaAs, InP, GaAsSb, AlAsSb, GaP 및 AlGaAs로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
본 발명의 추가적인 실시예는 채널 층의 두께가 그 임계 두께보다 작은 반도체 디바이스를 제조하는 방법을 포함할 수 있다.
본 발명의 추가적인 실시예는 게이트 영역에서 나노와이어 채널을 완전히 둘러싸고 있는 게이트 구조체, 및 게이트 영역의 대향 측부들 상에서 STI 층에서의 트렌치들 내에 적어도 부분적으로 형성된 나노와이어 채널의 대향 단부들 상의 소스 영역 및 드레인 영역을 포함하고, STI 층의 상부 표면은 채널 층의 상부 표면 위에 있는 반도체 디바이스를 포함할 수 있다.
본 발명의 추가적인 실시예는 나노와이어 채널이 쉐브론 형상을 갖는 반도체 디바이스를 포함할 수 있다.
본 발명의 추가적인 실시예는 채널 층의 두께가 그 임계 두께보다 작은 반도체 디바이스를 포함할 수 있다.
본 발명의 추가적인 실시예는 채널 층이 InGaAs, InAs, InSb로 구성된 그룹으로부터 선택된 재료를 포함하는 반도체 디바이스를 포함할 수 있다.
본 발명의 추가적인 실시예는 트렌치가 나노와이어 채널의 폭과 실질적으로 동등한 폭을 갖는 반도체 디바이스를 포함하는 반도체 디바이스를 포함할 수 있다.
본 발명의 추가적인 실시예는 소스 영역으로부터 드레인 영역까지 각각 연장되는 추가의 나노와이어 채널들을 더 포함하고, 게이트 구조체가 게이트 영역에서 추가의 나노와이어 채널들 주위를 감싸는 반도체 디바이스를 포함할 수 있다.

Claims (25)

  1. 반도체 디바이스를 제조하는 방법으로서,
    얕은 트렌치 격리(STI) 층에 형성된 트렌치 내에 다층 스택을 형성하는 단계- 상기 다층 스택은 적어도 채널 층, 상기 채널 층 아래에 형성된 버퍼 층, 및 상기 채널 층 위에 형성된 캡 층을 포함함 -;
    상기 STI 층의 상부 표면이 상기 채널 층의 상부 표면 위에 있도록 상기 STI 층을 리세싱하는 단계; 및
    상기 채널 층에 대해 상대적으로 상기 버퍼 층 및 상기 캡 층을 선택적으로 제거하는 에칭 프로세스에 의해 상기 채널 층을 노출시키는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 채널 층이 불일치 전위들을 도입하지 않으면서 상기 버퍼 층에 순응하도록 충분히 얇게 상기 버퍼 층 상에 에피택셜 성장되는, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 채널 층의 두께는 그 임계 두께보다 작은, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 STI 층의 상부 표면이 상기 캡 층의 상부 표면 아래에 있도록 상기 STI 층을 리세싱하는, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 에칭 프로세스는 상기 채널을 노출시키기 위해 게이트 영역에서 상기 STI 층을 선택적으로 제거하는, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 버퍼 층과 상기 캡 층은 동일한 재료로 이루어지는, 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 버퍼 층은 III-V 반도체 재료이고, 상기 캡 층은 III-V 반도체 재료이고, 상기 채널 층은 III-V 반도체 재료인, 반도체 디바이스를 제조하는 방법.
  8. 제7항에 있어서,
    상기 III-V 반도체 재료 채널 층은 InGaAs, InAs, InSb로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 버퍼 층 및 상기 캡 층은 GaAs, InP, GaAsSb, AlAsSb, GaP 및 AlGaAs로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제1항에 있어서,
    상기 캡 층의 상기 상부 표면은 상기 STI 층의 상기 상부 표면 위에 있는, 반도체 디바이스를 제조하는 방법.
  10. 제1항에 있어서,
    상기 STI 층을 리세싱하는 단계에 후속하여 상기 STI 층 및 상기 캡 층의 부분 위에 희생 게이트 전극을 형성하는 단계,
    상기 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 퇴적하여 상기 측벽 스페이서들 사이에 게이트 영역을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  11. 제10항에 있어서,
    상기 게이트 영역 내에 있지 않은 상기 다층 스택의 부분들을 제거하는 단계; 및
    상기 다층 스택의 상기 부분들이 제거된 곳에 대체 소스 및 드레인 영역들을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  12. 제11항에 있어서,
    상기 게이트 영역 내에 있지 않은 상기 캡 층 및 상기 STI 층의 상기 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  13. 제12항에 있어서,
    상기 게이트 영역에서 상기 캡 층을 노출시키기 위해 상기 희생 게이트 전극을 제거하는 단계;
    상기 채널 층을 노출시키기 전에 상기 버퍼 층의 상부 표면 아래에서 상기 게이트 영역에서의 상기 STI 층을 리세싱하는 단계;
    상기 게이트 영역에서 상기 채널 층의 상기 노출된 표면들 위에 게이트 유전체 층을 퇴적하는 단계; 및
    상기 게이트 유전체 상에 게이트 전극을 퇴적하고 상기 게이트 영역 내의 채널 층을 둘러싸는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  14. 반도체 디바이스를 제조하는 방법으로서,
    기판 상의 얕은 트렌치 격리(STI) 층에 트렌치를 형성하는 단계;
    상기 트렌치의 하부 부분에 버퍼 층을 퇴적하는 단계;
    상기 버퍼 층 상에 부정형 채널 층을 성장시키는 단계- 상기 부정형 채널 층은 불일치 전위들을 도입하지 않고서 상기 버퍼 층에 순응하도록 충분히 얇음 -;
    상기 트렌치에서 상기 부정형 채널 층의 상부 상에 캡 층을 퇴적하는 단계;
    상기 캡 층을 노출시키기 위해 상기 STI 층을 리세싱하는 단계;
    상기 STI 층 및 상기 캡 층의 부분 위에 희생 게이트 전극을 형성하는 단계;
    상기 희생 게이트 전극의 측벽들을 따라 측벽 스페이서들을 퇴적하여 상기 측벽 스페이서들 사이에 게이트 영역을 형성하는 단계;
    상기 게이트 영역 내에 있지 않은 상기 캡 층 및 상기 STI 층의 부분들 위에 층간 유전체(ILD) 층을 형성하는 단계;
    상기 게이트 영역에서 상기 캡 층을 노출시키기 위해 상기 희생 게이트 전극을 제거하는 단계;
    상기 버퍼 층의 상부 표면 아래에서 상기 게이트 영역에서의 상기 STI 층을 리세싱하는 단계;
    상기 채널 층에 대해 상대적으로 상기 버퍼 층 및 상기 캡 층을 선택적으로 제거하는 에칭 프로세스에 의해 상기 채널 층을 노출시키는 단계;
    상기 게이트 영역에서 상기 채널 층의 상기 노출된 표면들 위에 게이트 유전체 층을 퇴적하는 단계; 및
    상기 게이트 유전체 상에 게이트 전극을 퇴적하고 상기 게이트 영역 내의 채널 층을 둘러싸는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
  15. 제14항에 있어서,
    상기 채널 층의 두께는 그 임계 두께보다 작은, 반도체 디바이스를 제조하는 방법.
  16. 제14항에 있어서,
    상기 버퍼 층과 상기 캡 층은 동일한 재료로 이루어지는, 반도체 디바이스를 제조하는 방법.
  17. 제16항에 있어서,
    상기 버퍼 층은 III-V 반도체 재료이고, 상기 캡 층은 III-V 반도체 재료이고, 상기 채널 층은 III-V 반도체 재료인, 반도체 디바이스를 제조하는 방법.
  18. 제17항에 있어서,
    상기 III-V 반도체 재료 채널 층은 InGaAs, InAs, InSb로 구성된 그룹으로부터 선택된 재료를 포함하고, 상기 버퍼 층 및 상기 캡 층은 GaAs, InP, GaAsSb, AlAsSb, GaP 및 AlGaAs로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 디바이스를 제조하는 방법.
  19. 제14항에 있어서,
    상기 채널 층의 두께는 그 임계 두께보다 작은, 반도체 디바이스를 제조하는 방법.
  20. 반도체 디바이스로서,
    게이트 영역에서 나노와이어 채널을 완전히 둘러싸고 있는 게이트 구조체; 및
    상기 게이트 영역의 대향 측부들 상에서 STI 층에서의 트렌치들 내에 적어도 부분적으로 형성된 상기 나노와이어 채널의 대향 단부들 상의 소스 영역 및 드레인 영역을 포함하고,
    상기 STI 층의 상부 표면은 상기 채널 층의 상부 표면 위에 있는, 반도체 디바이스.
  21. 제20항에 있어서,
    상기 나노와이어 채널은 쉐브론(chevron) 형상을 갖는, 반도체 디바이스.
  22. 제20항에 있어서,
    상기 채널 층의 두께는 그 임계 두께보다 작은, 반도체 디바이스.
  23. 제20항에 있어서,
    상기 채널 층은 InGaAs, InAs, InSb로 구성된 그룹으로부터 선택된 재료를 포함하는, 반도체 디바이스.
  24. 제20항에 있어서,
    상기 트렌치는 상기 나노와이어 채널의 폭과 실질적으로 동등한 폭을 갖는, 반도체 디바이스.
  25. 제20항에 있어서,
    상기 소스 영역으로부터 상기 드레인 영역까지 각각 연장되는 추가의 나노와이어 채널들을 더 포함하고, 상기 게이트 구조체는 상기 게이트 영역에서 상기 추가의 나노와이어 채널들 주위를 감싸는, 반도체 디바이스.
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