KR102367995B1 - 다양한 채널 재료를 사용하여 동일한 다이 상에 트랜지스터들을 형성하기 위한 기술들 - Google Patents

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아난드 에스. 멀시
헤이 캠
타히르 가니
카씩 잠부나단
찬드라 에스. 모하파트라
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Abstract

다양한 채널 재료를 사용하여 동일한 기판 상에 트랜지스터들을 형성하기 위한 기술들이 개시된다. 이 기술들은 기판에 대체 재료 영역을 형성하는 단계를 포함하고, 이러한 영역은 그로부터 복수의 핀들을 형성하는 데 사용되고, 핀들은 트랜지스터 채널 영역들을 형성하는 데 사용된다. 예시적인 경우, 기판은 Si를 포함할 수 있고, 대체 재료들은 Ge, SiGe 및/또는 적어도 하나의 III-V 재료를 포함할 수 있다. 대체 재료 영역들은 대체 재료와 기판 재료 사이에 실질적으로 평면의 계면을 보장하기에 충분한 폭을 가질 수 있다. 따라서, 대체 재료 영역들로부터 형성되는 핀들도 또한 대체 재료와 기판 재료 사이에 실질적으로 평면의 계면을 가질 수 있다. 이러한 실질적으로 평면의 계면들을 갖는 대체 재료 채널 영역들을 형성할 수 있는 것으로부터의 한 가지 예시적인 이점은 고정된 전압에서의 전류 흐름이 적어도 30퍼센트 향상되는 것을 포함할 수 있다.

Description

다양한 채널 재료를 사용하여 동일한 다이 상에 트랜지스터들을 형성하기 위한 기술들
트랜지스터들, 다이오드들, 저항기들, 커패시터들 및 반도체 기판 상에 형성되는 다른 수동 및 능동 전자 디바이스들을 포함한 기판 상의 회로 디바이스들의 성능 및 수율 증가는 통상적으로 이러한 디바이스들의 설계, 제조 및 동작 동안에 고려되는 주요 팩터들이다. 예를 들어, 상보형 금속-산화물 반도체(complementary metal-oxide-semiconductor)(CMOS) 디바이스들에서 사용되는 것과 같은 금속-산화물-반도체(metal-oxide-semiconductor)(MOS) 트랜지스터 반도체 디바이스들의 설계 및 제조 또는 형성 동안에, 종종 n-형 MOS 디바이스(n-MOS) 채널들에서는 전자들(캐리어들)의 이동을 증가시키는 것이 바람직하고, p-형 MOS 디바이스(p-MOS) 채널들에서는 정공들(positive charged holes)(캐리어들)의 이동을 증가시키는 것이 바람직하다. 통상적인 CMOS 트랜지스터 디바이스들은 정공 및 전자 다수 캐리어 MOS 채널들 모두를 위한 채널 재료로서 실리콘을 사용한다.
도 1은, 본 개시내용의 다양한 실시예들에 따라, 집적 회로를 형성하는 방법을 예시한다.
도 2a-k는, 본 개시내용의 다양한 실시예들에 따라, 도 1의 방법을 수행할 때 형성되는 예시적인 구조체들을 예시한다.
도 3은, 본 개시내용의 실시예에 따라, 도 1의 방법을 사용하여 형성되는 집적 회로를 예시한다.
도 4는, 본 개시내용의 실시예에 따라, 대체 게이트 프로세스(replacement gate process) 동안에 도 1의 방법을 사용하여 형성되는 집적 회로를 예시한다.
도 5는, 본 개시내용의 실시예에 따라, 본 명세서에서 개시되는 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템을 예시한다.
다양한 채널 재료를 사용하여 동일한 다이 상에 트랜지스터들을 형성하기 위한 기술들이 개시된다. 이 기술들은 다이/기판에 비교적 큰 대체 재료 영역들을 형성하는 단계, 및 그 후에 그 영역들에 핀들을 형성하는 단계를 포함한다. 그 후에, 핀들은 트랜지스터 채널 영역들뿐만 아니라, 소스 및 드레인 영역들을 형성하는 데에 사용될 수 있다. 예시적인 경우, 기판은 Si를 포함할 수 있고, 대체 재료들은 예를 들어, Ge, SiGe 및/또는 적어도 하나의 III-V 재료를 포함할 수 있다. 대체 재료 영역들은 적어도 대부분의 대체 재료와 기판 재료의 사이에 실질적으로 평면의 계면을 보장하기에 충분한 폭을 가질 수 있다(예를 들어, 그로부터의 핀들의 평균 폭보다 적어도 2배 더 넓다). 따라서, 대체 재료 영역들로부터 형성되는 핀들도 또한 대체 재료와 기판 재료 사이에 실질적으로 평면의 계면을 가질 수 있다. 이러한 실질적으로 평면의 계면들을 갖는 대체 재료 채널 영역들을 형성할 수 있는 것으로부터의 한 가지 예시적인 이점은 고정된 전압에서의 전류 흐름이 적어도 30퍼센트 향상되는 것을 포함할 수 있다. 본 개시내용에 비추어 볼 때 다수의 변형들 및 구성들이 명백할 것이다.
일반 개요
실리콘(Si)은 트랜지스터들과 같은 회로 디바이스들을 형성하기 위한 기판 재료로서 일반적으로 사용된다. 일부 이러한 경우들에서, n-형 및 p-형 디바이스들 모두에 대해, Si는 금속-산화물-반도체(MOS) 트랜지스터들 및 터널 전계 효과 트랜지스터(tunnel field-effect transistor)(FET) 디바이스들에서와 같이 채널 엘리먼트 재료 전용으로 사용될 수 있다. 실리콘(Si)은 비교적 보편적이고, 저렴하고, 풍부한 웨이퍼 재료이지만, 트랜지스터 디바이스들에 대한 채널 재료로서 최상의 성능을 제공하지 못할 수 있다. 따라서, 일부 응용들에서는, 동일한 기판 상에 복수의 트랜지스터들을 형성하되, 트랜지스터들이 다양한 채널 재료를 갖는 것이 바람직할 수 있다.
따라서, 본 개시내용의 하나 이상의 실시예들에 따르면, 다양한 채널 재료를 사용하여 동일한 다이 상에 트랜지스터들을 형성하기 위한 기술들이 개시된다. 이 기술들은 재료들의 맞춤형 조합들이 단일 벌크 다이 또는 기판 상에 혼합 및 매칭되게 할 수 있어, 각각의 디바이스의 액티브 캐리어 극성에 대한 성능을 최적화할 수 있다. 일부 실시예들에서, 예를 들어, 트랜지스터들은 다양한 채널 영역들을 갖고 주어진 기판 상에 형성될 수 있고, 여기서 다양한 채널 영역들은, Si, 게르마늄(Ge), 실리콘 게르마늄(SiGe) 및 III-V 재료(예를 들어, 인듐 갈륨 아세나이드(indium gallium arsenide)(InGaAs), 인듐 포스페이트(indium phosphate)(InP), 인듐 아세나이드(indium arsenide)(InAs) 등) 중 적어도 2개를 포함한다. 예를 들어, 이 기술들은 Si 기판 상에 n-MOS Si 채널 및 p-MOS SiGe 채널 디바이스들의 조합을 형성하는 데 사용될 수 있으며, 여기서 n-MOS 채널들은 기판에 대해 네이티브(native)인 Si 기판 재료로 형성되고, p-MOS 채널들은 기판에 추가되는 SiGe 대체 재료로 형성된다. 이러한 예시적인 경우, Si 기판의 하나 이상의 영역들은 p-MOS 디바이스들에 적절한 SiGe 재료의 비교적 넓은 스와스(swath)로 대체될 수 있다. 계속해서 그러한 예시적인 경우로부터, III-V 재료계의 n-MOS 디바이스들이 요구되는 경우, n-MOS 디바이스들은 적어도 하나의 III-V 재료를 포함하는 채널 영역들을 사용하여 형성될 수 있으며, 여기서 Si 기판의 하나 이상의 비교적 큰 영역들은 적어도 하나의 III-V 재료를 포함하는 영역으로 대체된다. 하나 이상의 트랜지스터들의 채널에 사용되는 네이티브 Si 영역들은 최종 용도 또는 타겟 응용에 따라 남아있을 수도 또는 남아있지 않을 수도 있다는 것에 유의하도록 한다. 일부 실시예들에서, 하나 이상의 CMOS 디바이스들은 다양한 채널 재료를 갖는 n-MOS 및 p-MOS 디바이스들로 형성될 수 있다.
본 명세서에서 설명되는 기술들은, 비교적 넓은 영역의 대체 재료(들)이 그 대체 재료(들)로부터 핀들을 형성하기 전에 기판에 형성된 결과로서 하부 기판과 대체 재료(들) 사이에 실질적으로 평면의 계면이 형성되게 한다. 본 명세서에서 사용될 때 실질적으로 또는 거의 또는 대략 평면이라는 것은 예를 들어, 정확한 평면으로부터 정확한 평면 플러스 또는 마이너스 5, 10, 15 또는 20 퍼센트의 편차를 포함할 수 있다. 따라서, 주어진 계면의 최저점 및 최고점 각각은 완벽하거나 정확한 평면성(planarity)의 주어진 허용 오차 내에 있을 것이다. 보다 일반적인 의미에서, 하부 기판과 대체 재료(들) 사이의 계면은, 플레이스 홀더 핀이 에칭되어 다른 재료로 대체되는 단일 핀 대체 프로세스를 통해 계면이 형성된 경우의 그 계면보다 더 평평하다. 넓은 대체 영역들은 적어도 1.5, 2, 3, 4, 5, 10, 20, 50 또는 100배, 또는 하부 기판과 대체 재료 사이에 원하는 정도의 평면성을 제공하는 일부 다른 적절한 최소값이 될 수 있다. 보다 일반적인 의미에서, 대체 재료의 폭은 단일 핀의 폭보다 더 크고, 핀들의 2배의 행들, 핀들의 4배의 행들 또는 그 이상과 등가인 사이즈를 포함할 수 있다.
이러한 더 넓은 영역들로부터 핀들을 형성하면 대체 영역들과 하부 기판 사이의 계면이 적어도 대부분의 대체 영역에서 실질적으로 평면이게 할 수 있어, 대체 재료와 기판 사이에 실질적으로 평면의 계면을 포함하는 핀들을 형성할 수 있다. 이것은 예를 들어, 기판에 형성되는 트렌치(트렌치는 원하는 핀의 폭이 되도록 화학적 에칭을 통해 형성됨)의 재료를 대체하는 것과 비교될 수 있는데, 이 방식은 대체 재료와 기판 재료 사이에 패싯형(faceted) 계면을 형성한다. 이러한 패싯형 트렌치 바닥은 핵형성을 억제하는 것으로 밝혀졌다. 물리적 에칭(예를 들어, 이온 충격)에 의해 형성되는 트렌치들 또한 적절하지 않은데, 왜냐하면 이러한 트렌치 형성 기술들은 트렌치 바닥에 상당한 비정질화(amorphization) 및 결정질 손상을 초래할 수 있어, 이에 의해 에피택셜 성장을 억제하는 것으로 밝혀졌기 때문이라는 것이 본 개시내용에 비추어 볼 때 추가로 이해될 것이다. 따라서, 패싯형 트렌치 바닥들 및 결정질 손상 및/또는 비정질화를 갖는 트렌치 바닥들은 대체 재료들에 대해 부적절한 계면 표면을 제공하는 경향이 있다. 통상적인 트렌치 형성 프로세스들, 특히 트렌치들이 단일 핀 구조체의 사이즈인 경우에 이러한 트렌치 바닥들이 내재하는 경향이 있다. 이를 위해, 본 개시내용의 기술들은 평평하지 않거나, 다르게는 모양이 갖추어지지 않은 트렌치 바닥들을 회피한다. 또한, 폭이 하나의 핀인 트렌치들의 바닥 표면을 세정하는 것은 어려운 일이어서, 대체 재료의 퇴적을 위한 시작 표면이 본 개시내용의 기술들을 사용하여 형성되는 트렌치들에서 제공되는 시작 표면보다 품질이 더 낮게 될 수 있다. 예를 들어, 본 개시내용의 기술들을 사용하여 형성되는 비교적 더 넓은 트렌치들(예를 들어, 그 안에 형성되는 핀들의 폭의 적어도 2배인 트렌치들)을 세정하는 것은 더 쉽기 때문에, (예를 들어, 적어도 나중에 핀들이 형성되는 부분들에서) 대체 재료의 퇴적을 위한 더 높은 품질의 시작 표면을 가능하게 한다.
대체 영역들 및 핀들이 얕은 트렌치 격리(shallow trench isolation)(STI) 이전에 형성되는 결과로서, 패시베이션 프로세스가 후속적인 프로세스에 의해 야기되는 문제점들을 방지하는 것, 예를 들어 STI 재료의 퇴적에 의해 야기되는 문제점들을 방지하는 것(또는 STI 재료와 변화하는 핀 재료들의 호환성을 증가시키는 것)을 돕는 데 사용될 수 있다. 본 개시내용에 비추어 명백한 바와 같이, 이 기술들은 평면 또는 비-평면(예를 들어, 핀형 또는 나노와이어/나노리본) 트랜지스터 구성들을 형성하는 데 사용될 수 있다.
(예를 들어, 주사/투과 전자 현미경법(scanning/transmission electron microscopy)(SEM/TEM) 및/또는 조성물 매핑을 사용하여) 분석할 때, 하나 이상의 실시예들에 따라 구성된 구조체 또는 디바이스는 복수의 트랜지스터들(이러한 트랜지스터들은 다양한 채널 재료를 포함함)을 갖는 기판을 효율적으로 보여줄 것이다. 일부 경우들에서, 다이 또는 기판은 다음의 재료들: Si, Ge, SiGe 및 III-V 재료 중 적어도 2개를 포함하는 채널 영역들을 갖는 트랜지스터들을 포함할 수 있다. 예를 들어, 기판은 벌크 실리콘 기판일 수 있고, 기판 상에 형성되는 트랜지스터들의 대체 채널들은 SiGe 및 적어도 하나의 III-V 재료(예를 들어, InGaAs, InP, InAs 등)를 포함할 수 있으며, 여기서 Si 기판 재료로부터 형성되는 네이티브 Si 채널들을 갖는 트랜지스터들이 형성될 수도 있고 또는 형성되지 않을 수도 있다. 따라서, 채널 영역들이 기판 재료로부터 및/또는 기판 재료 상에 형성될 수 있다. 일부 경우들에서, 본 기술들은 트랜지스터들의 대체 채널 영역들에서 대체 재료와 하부 기판 재료 사이의 계면을 관찰함으로써 감지될 수 있다. 본 명세서에서 다양하게 설명되는 기술들은 단일 다이 또는 기판 상에 복수의 트랜지스터들을 형성할 수 있다는 것을 포함한 다양한 이점들을 제공할 수 있으며, 여기서 제1 트랜지스터는 제1 반도체 재료를 포함하는 채널 영역을 포함할 수 있고, 제2 트랜지스터는 제2 반도체 재료를 포함하는 채널 영역을 포함할 수 있도록 트랜지스터들이 다양한 채널 재료를 포함한다. 일부 실시예들에서, 다른 이점은 전류 흐름이 향상되는 것(예를 들어, 고정된 전압에서 10, 20, 30, 40 또는 50퍼센트를 초과하는 전류 흐름 향상)과 같이 트랜지스터의 성능이 향상될 수 있다는 것이다. 이러한 이점들은 채널 대체 재료와 대체 재료가 그 위에 형성된 하부 기판 재료 사이의 실질적으로 평면의 계면의 결과로서 달성될 수 있다. 실질적으로 평면의 계면은 핀들이 형성되는 대체 재료의 비교적 더 넓은 영역들로 인해 달성가능하며, 여기서 비교적 더 넓은 영역들에 대체 재료를 퇴적하는 것은 더 평평하고 더 깨끗한 시작 표면 상에서 수행될 수 있다. 본 개시내용에 비추어 볼 때, 다수의 구성들 및 변형들이 명백할 것이다.
아키텍처 및 방법론
도 1은, 본 개시내용의 하나 이상의 실시예들에 따라, 집적 회로를 형성하는 방법(100)을 예시한다. 도 2a-k는, 다양한 실시예들에 따라, 도 1의 방법(100)을 수행할 때 형성되는 예시적인 구조체들을 예시한다. 도 2a-k의 구조체들은 핀형 트랜지스터 구성들(예를 들어, 트라이-게이트 또는 finFET)을 형성하는 것과 관련하여 본 명세서에서 주로 도시되고 설명되지만, 본 개시내용은 이에 제한될 필요가 없다. 예를 들어, 본 개시내용에 비추어 명백한 바와 같이, 본 기술들은 평면, 듀얼-게이트, 핀형 및/또는 나노와이어(또는 게이트-올-어라운드(gate-all-around) 또는 나노리본) 트랜지스터 구성들 또는 다른 적절한 구성들을 형성하는 데 사용될 수 있다. 도 3은, 실시예에 따라, 본 명세서에서 설명되는 기술들을 사용하여 형성되는 다양한 트랜지스터 구성들을 포함하는 집적 회로를 예시한다.
도 1에서 알 수 있는 바와 같이, 방법(100)은 실시예에 따라 도 2a에 도시된 예시적인 결과적인 구조체를 형성하기 위하여 기판(200) 상에 하드마스크(210)를 퇴적하는 단계(102)를 포함한다. 일부 실시예들에서, 기판(200)은 예를 들어, Si, SiGe 및/또는 III-V 재료; X 온 절연체(X on insulator)(XOI) 구조체(여기서, X는 Si, SiGe, Ge 및/또는 III-V 재료를 포함하고, 절연체 재료는 산화물 재료 또는 유전체 재료 또는 일부 다른 전기적으로 절연성인 재료임); 또는 일부 다른 적절한 다층 구조체(여기서, 상부층은 Si, SiGe 및/또는 III-V 재료를 포함함)를 포함하는 벌크 기판일 수 있다. 기판(200) 상의 하드마스크(210)는 임의의 적절한 기술을 사용하여 퇴적될 수 있다. 예를 들어, 하드마스크(210)는 화학 기상 퇴적(chemical vapor deposition)(CVD), 원자층 퇴적(atomic layer deposition)(ALD), 액상 에피택시(liquid phase epitaxy)(LPE), 물리 기상 퇴적(physical vapor deposition)(PVD), 분자선 에피택시(molecular beam epitaxy)(MBE), 및/또는 기판(200) 상에 하드마스크(210)를 형성하기 위한 임의의 다른 적절한 프로세스를 사용하여 기판(200) 상에 블랭킷 퇴적 또는 성장될 수 있다. 일부 경우들에서, 퇴적되는 기판(200)의 표면은 하드마스크(210)의 퇴적 이전에 처리(예를 들어, 화학 처리, 열 처리 등)될 수 있다. 하드마스크(210)는 예를 들어, 다양한 산화물 또는 질화물 재료들과 같은 임의의 적절한 재료로 이루어질 수 있다. 특정 산화물 및 질화물 재료들은, 몇 가지만 말하자면, 실리콘 옥사이드, 티타늄 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드 또는 티타늄 니트라이드를 포함할 수 있다. 일부 경우들에서, 하드마스크(210) 재료는 사용되는 기판(200) 재료에 기초하여 선택될 수 있다.
도 1의 방법(100)은 제1 서브세트의 영역들을 에칭하여 제1 서브세트의 트렌치들(220, 222)을 형성하는 단계(104)로 이어지고, 이에 의해 실시예에 따라, 도 2b에 도시된 결과적인 예시적인 구조체를 형성한다. 제1 서브세트의 트렌치들(220, 222)을 형성하기 위해 에칭하는 단계(104)는 다음의 프로세스들, 예를 들어, 트렌치들(220)을 생성하기 위해 스핀 레지스트(spin resist), 노광(expose), 현상(develop), 에칭 및 애싱을 포함하는 기술과 같은 임의의 적절한 에칭 기술들을 포함할 수 있다. 다양한 리소그라피 기술들 및 다양한 습식 및/또는 건식 에칭 프로세스들과 같은 임의의 적절한 기술들이 트렌치들(220, 222)을 형성하는 데 사용될 수 있다는 것에 유의하도록 한다. 일부 실시예들에서는, 에칭(104)이 인-시츄(in-situ)로/에어 브레이크없이 수행될 수 있고, 다른 실시예들에서는, 에칭(104)이 엑스-시츄(ex-situ)로 수행될 수 있다. 트렌치들(220, 222)은 최종 용도 또는 타겟 응용에 기초하여 변화하는 폭들(W)로 형성될 수 있다. 예를 들어, 트렌치들(220, 222)은 단일 핀 폭을 초과하거나, 핀들의 2배의 행을 초과하거나, 핀들의 4배의 행을 초과하는 등의 폭(W)으로 형성될 수 있다. 따라서, 트렌치들(220, 222)(따라서, 결과적인 대체 영역들)은 그로부터 형성되는 핀들의 평균 폭보다 적어도 1.5, 2, 3, 4, 5, 10, 20, 50 또는 100배 또는 일부 다른 적절한 최소값만큼 더 넓도록 형성될 수 있다. 보다 구체적으로, 트렌치들(220, 222)은 예를 들어, 최종 용도 또는 타겟 응용에 따라, 10, 20, 40, 60, 100, 200 또는 500㎚, 또는 일부 다른 적절한 최소값의 폭보다 크게 되도록 형성될 수 있다. 일부 실시예들에서, 트렌치 폭(W)은 동작의 프로세스 노드(예를 들어, 3㎚ 노드, 5㎚ 노드, 7㎚ 노드, 10㎚ 노드 등) 및/또는 결과적인 구조체에 대한 원하는 핀 폭/피치/양에 의해 결정될 수 있다. 일부 실시예들에서, 트렌치(222)는 트렌치(220)의 폭과 동일하거나 상이한 폭을 갖도록 형성될 수 있다. 도 2b의 구조체에는 2개의 트렌치들(220, 222)이 도시되어 있지만, 최종 용도 또는 타겟 응용에 따라, 단 하나의 트렌치 또는 복수의 트렌치들을 포함하는 임의의 수의 트렌치들이 형성될 수 있다는 것에 유의하도록 한다.
도 1의 방법(100)은, 실시예에 따라, 도 2c에 도시된 결과적인 예시적인 구조체를 형성하기 위해 제1 서브세트의 트렌치들(220, 222)에 제1 대체 재료(230)를 퇴적하는 단계(106)로 이어진다. 도 1의 방법(100)은, 예시적인 실시예에 따라, 도 2d의 구조체를 형성하기 위해 도 2c의 구조체를 평탄화하는 단계(108)로 이어진다. 일부 실시예들에서, 제1 대체 재료(230)의 퇴적(106)은 본 명세서에서 설명된 임의의 퇴적 프로세스(예를 들어, CVD, ALD, LPE, PVD, MBE) 또는 임의의 다른 적절한 퇴적 프로세스를 포함할 수 있다. 도 2c에서 알 수 있는 바와 같이, 퇴적(106)은 본 예시적인 실시예에서는 대체 재료(230)가 단지 트렌치들(220, 222) 내에서만 보유되게 하는(하드마스크(210) 재료 상에는 보유되지 않게 하는) 선택적인 퇴적 프로세스이다. 그러나, 퇴적(106) 프로세스는 선택적일 필요가 없고, 일부 경우들에서는 비-선택적인 프로세스가 사용될 수도 있다. 퇴적(106)의 선택성은 퇴적/성장되는 재료와 퇴적/성장이 행해지는 표면(들) 사이의 부착 계수(sticking coefficient)에 기초하여 결정될 수 있다. 퇴적(106)은 대체 재료(230)의 일정한 퇴적을 포함할 수도 있고, 경사형(graded) 또는 다층 퇴적을 포함할 수도 있다. 즉, 대체 재료(230)는 예를 들어, 단일 조성물, 경사형 또는 다층형일 수 있다. 또한, 대체 재료(230)는 최종 용도 또는 타겟 응용에 따라 변형 및/또는 도핑될 수 있다. 이 예시적인 실시예에서, 도 2c의 표면을 평탄화하는 단계(108)는 도 2d에 도시된 구조체를 형성하기 위해 과잉 충전물을 제거하는 단계, 거칠기를 제거하는 단계 및 하드마스크 재료(210)를 제거하는 단계를 포함한다.
일부 실시예들에서, 제1 대체 재료(230)는 예를 들어, Si, SiGe 및/또는 하나 이상의 III-V 재료들을 포함할 수 있다. 예시적인 실시예에서, 기판(200)은 Si를 포함할 수 있고, 대체 재료(230)는 SiGe를 포함할 수 있다. 이러한 예시적인 실시예에서, SiGe는 Si1 - xGex를 포함할 수 있으며, 여기서 x는 0.01 내지 1의 범위일 수 있다(예를 들어, 예시적인 범위를 제공하자면, 0.2<x<0.8). 따라서, 일부 실시예들에서, 대체 재료는 Ge 자체를 100퍼센트 포함할 수도 있고, (예를 들어, SiGe가 경사형 방식으로 퇴적된 경우에는) SiGe 재료의 층으로서 포함할 수도 있다. 다른 예시적인 실시예에서, 기판(200)은 Si를 포함할 수 있고, 대체 재료(230)는 하나 이상의 III-V 재료들을 포함할 수 있다. 예시적인 III-V 재료들은 갈륨 아세나이드(gallium arsenide)(GaAs), 인듐 포스파이드(indium phosphide)(InP), 인듐 아세나이드(InAs), 인듐 갈륨 아세나이드(InGaAs), 알루미늄 아세나이드(AlAs) 또는 인듐 알루미늄 아세나이드(InAlAs), 또는 임의의 다른 적절한 III-V 재료를 포함할 수 있다. 일부 실시예들에서, 대체 재료(230)가 하나 이상의 III-V 대체 재료들을 포함하는 경우, 재료는 단일 층을 포함할 수도 있고, InP/InGaAs/InAs, GaAs/InP/InAs, GaAs/InGaAs/InAs, GaAs/InAlAs/InAs, InP/InGaAs/InP, GaAs/InAs, GaAs/InGaAs 또는 InP/InGaAs과 같은 III-V 재료들의 다층 스택, 또는 2 이상의 III-V 재료들을 포함하는 임의의 다른 적절한 다층 스택을 포함할 수도 있다. 대체 재료(230)가 III-V 다층 스택인 일부 이러한 실시예들에서, 예를 들어, GaAs, InP, InAlAs, 또는 AlAs와 같은 높은 밴드갭의 III-V 재료는 (예를 들어, 접지로의 누설 전류 감소를 돕기 위해) 스택의 바닥 근처에서 사용될 수 있다. 또한, 일부 이러한 실시예들에서, III-V 다층 스택은 스택의 상단 근처에 예를 들어, InAs 또는 InGaAs와 같은 낮은 밴드갭 III-V 재료를 (예를 들어, 스택에 접촉하는 것을 돕기 위해) 사용할 수 있다. 본 명세서에서 논의된 재료들은 최종 용도 또는 타겟 응용에 따라 변형 및/또는 도핑될 수 있다.
도 2d에 도시된 예시적인 구조체에서, 기판(200)은 Si를 포함할 수 있고, 제1 대체 재료(230)는 SiGe를 포함할 수 있어, 네이티브 Si 영역들과 대체 SiGe 영역들이 교대로 존재하게 된다. 이러한 예에서, 본 개시내용에 비추어 명백한 바와 같이, 네이티브 Si 영역들은 n-MOS 디바이스들을 형성하는 데 사용될 수 있고, SiGe 대체 영역들은 p-MOS 디바이스들을 형성하는 데 사용될 수 있으며, 그 조합은 그 후에 CMOS 디바이스들을 형성하는 데 사용될 수 있다. 도 2d에 도시된 예시적인 구조체에서, 기판(200)은 SiGe를 포함할 수 있고, 제1 대체 재료(230)는 하나 이상의 III-V 재료들을 포함할 수 있어, 네이티브 SiGe 영역들과 대체 III-V 재료 영역들이 교대로 존재하게 된다. 이러한 예에서, 본 개시내용에 비추어 명백한 바와 같이, 네이티브 SiGe 영역들은 p-MOS 디바이스들을 형성하는 데 사용될 수 있고, III-V 대체 영역들은 n-MOS 디바이스들을 형성하는 데 사용될 수 있으며, 그 조합이 그 후에 CMOS 디바이스들을 형성하는 데 사용될 수 있다. 이러한 재료 조합들은 단지 예시적인 목적들을 위해 제공되며, 본 개시내용을 임의의 방식으로 제한하는 것으로 의도되지 않는다. 본 개시내용에 비추어 볼 때, 다수의 다른 재료 조합들이 명백할 것이다.
도 1의 방법(100)은 임의적으로, 대체 영역들의 N개의 서브세트들을 생성하기 위해 필요에 따라 본 명세서에서 설명되는 프로세스들(102-108)을 반복하는 단계(110)로 이어진다. 예시적인 실시예에 따라, 도 2e는 제2 대체 재료 영역(240)을 형성하기 위해 프로세스들(102-108)(예를 들어, 마스킹, 에칭, 퇴적, 평탄화)을 1회 반복하는 단계(110)를 예시한다. 예시를 용이하게 하기 위해 이 예시적인 경우에는 영역들(230 및 240)의 깊이들(D)이 동일한 것으로 도시되어 있지만, 이들이 동일한 깊이를 가질 필요는 없다. 예를 들어, 다른 경우들에서, 에칭 프로세스(104)는 후속적인 대체 재료 영역들을 위해 더 깊거나 더 얕은 트렌치들을 생성하도록 수행될 수 있다. 보다 구체적으로, 이 예시적인 경우에서, 대체 영역(240)을 위한 트렌치들은 대체 영역들(230)을 위해 형성된 트렌치들(220, 222)에 비해 1.1, 1.2, 1.5, 2, 2.5, 3, 4, 5 또는 10배, 또는 일부 다른 적절한 상대적인 양만큼 더 깊거나 더 얕게 되도록 형성될 수 있고, 결과적으로 영역(240)의 깊이(D)는 퇴적(106) 및 평탄화(108) 프로세스들이 수행된 후에 상대적으로 더 깊거나 더 얕아질 수 있다. 예를 들어, 절연체로의 서브핀 변환 또는 서브핀 도핑과 같은 서브핀 전류 누설 제어 방법들을 수용하기 위해 대체 재료 영역들마다 상이한 깊이들(D)이 선택될 수 있다. 본 개시내용에 비추어 볼 때, 대체 재료 영역들을 위해 상이한 깊이들(D)을 선택하는 것에 대한 다른 이점들이 명백할 것이다. 대체 영역들의 N개의 서브세트들을 형성하기 위해 프로세스들(102-108)이 복수회 반복되는(110) 경우, 평탄화(108) 프로세스 동안에 재료의 제거를 허용하고, 및/또는 대체 영역들의 서브세트마다 충분한 최종 영역 깊이(D)를 보장하기 위해, 대체 트렌치들이 대체 영역들의 서브세트마다 최종 원하는 깊이보다 추가적인 깊이를 포함할 수 있다는 것에 유의하도록 한다.
도 2e를 계속하면, 제2 대체 재료(240)는 제1 대체 재료(230)를 참조하여 위에서 설명된 바와 같이 임의의 재료를 포함할 수 있다. 예를 들어, 제2 대체 재료(240)는 Si, SiGe 및/또는 하나 이상의 III-V 재료들을 포함할 수 있다. 예시적인 실시예에서, 기판(200)은 Si를 포함하고, 제1 대체 재료(230)는 SiGe 또는 하나 이상의 III-V 재료들을 포함하고, 제2 대체 재료(240)는 (제1 대체 재료(230)가 포함하는 것과 관련하여) SiGe 및 하나 이상의 III-V 재료들 중 다른 것을 포함한다. 이러한 예시적인 실시예에서, 제1 대체 재료(230)는 SiGe를 포함할 수 있고, 제2 대체 재료(240)는 하나 이상의 III-V 재료들을 포함할 수 있다. 일부 실시예들에서, 대체 영역(240)은 대체 영역들(230)과 동일한 재료를 포함할 수 있고, 영역들의 상이한 서브세트는 최종 용도 또는 타겟 응용에 따라 예를 들어, 재료는 동일하지만 깊이들이 상이한 영역들을 달성하도록 형성될 수 있다. 대체 영역들의 N개의 서브세트들을 형성하고자 할 때에는, 프로세스들(102-108)이 여러 번 반복(110)될 수 있다는 것을 상기하도록 한다.
도 1의 방법(100)은, 실시예에 따라, 도 2e의 구조체에서 핀들(202, 232, 242)을 패턴화하기 위한 격리를 위해 얕은 트렌치 리세싱(112)이 계속되고, 이에 의해 도 2f의 결과적인 예시적인 구조체를 형성하게 된다. 얕은 트렌치 리세싱(112)은 임의의 수의 마스킹 및 에칭 프로세스들, 및/또는 표준 리소그라피 또는 백본 또는 스페이서 방법들과 같은 임의의 다른 적절한 기술들을 포함할 수 있다. 예시적인 경우, 도 2f의 구조체의 모든 핀들(202, 232, 242)은 하나의 격리 트렌치 에칭 프로세스를 사용하여 패턴화되어 형성될 수 있고, 다른 경우들에서는, 복수의 격리 트렌치 에칭 프로세스들이 사용될 수 있다. 에칭(104)은 기판에서 하나 이상의 비교적 넓은 트렌치들(예를 들어, 도 2b에 도시된 트렌치들(202 및 204))을 에칭하는 데 사용되며, 이 트렌치들은 나중에 (예를 들어, 퇴적(106) 동안에) 대체 반도체 재료에 의해 채워지는 반면, 얕은 트렌치 리세싱(112)은 대체 재료 영역들, 및 존재하는 경우에는, 네이티브 기판 재료 영역들에서 트렌치들(예를 들어, 도 2f에 도시된 트렌치(224))을 에칭하는 데 사용되며, 이 트렌치들은 나중에 결과적인 구조체에 형성되는 핀들을 격리할 목적으로 절연 재료에 의해 채워진다는 것에 유의하도록 한다. 따라서, 대체 재료 영역들, 및 존재하는 경우에는, 네이티브 기판 재료 영역들에 형성되는 결과적인 핀들을 위한 격리 트렌치들을 생성하도록 에칭(112)이 수행될 수 있고, 여기서 핀들은 본질적으로 안티-트렌치(anti-trench)이다. 각각의 핀에 대한 결과적인 핀 폭(FW) 및 핀 피치(FP)는 얕은 트렌치 리세싱 프로세스(112)를 사용하여 핀들을 패터닝할 때 사용되는 프로세스(들)에 기초하여 원하는 대로 달성될 수 있다. 일부 실시예들에서는, 격리 트렌치 에칭의 결과로서 형성되는 결과적인 핀들이 모두 동일하거나 유사한 핀 폭들(FW) 및/또는 핀 피치들(FP)을 가질 수 있고, 다른 실시예들에서는, 핀들이 다양한 핀 폭들(FW) 및/또는 핀 피치들(FP)을 가질 수 있다. 일부 경우들에서, 상이한 재료들의 영역들은 상이한 에칭 바이어스를 가질 수 있고, 따라서 동일한 최종 패터닝된 핀 폭들(FW) 및/또는 핀 피치들(FP)을 달성하기 위해 상이하게 인출된(as-drawn) 핀 폭을 필요로 할 수 있다는 것에 유의하도록 한다. 또한, 패터닝(112) 전에 영역들의 서브세트들에 사용되는 깊이들(D) 및 폭들(W)이 패터닝(112) 후에 형성되는 결과적인 구조체의 핀 폭들(FW), 핀 피치들(FP) 및 핀 높이들에 영향을 미칠 수 있다는 것에 유의하도록 한다. 일부 실시예들에서, 핀 폭들(FW) 및 핀 피치들(FP)은 임의의 방식으로 형성될 수도 있고, 또는 원하는 최종 용도 또는 타겟 응용을 충족시키도록 형성될 수도 있다. 본 개시내용에 비추어 볼 때, 핀 사이즈들, 형상들, 양들, 피치들 및 구성들에 대한 다양한 변형들이 명백할 것이다.
도 2f에 도시된 특정 예시적인 구조체에서, 2개의 핀들(202)은 네이티브 기판 재료로 형성되었고, 4개의 핀들(232)은 제1 대체 재료로 형성되었고, 2개의 핀들(242)은 얕은 트렌치 리세싱 프로세스의 결과로서 제2 대체 재료로 형성되었다. 또한, 알 수 있는 바와 같이, 대체 재료 영역들(230, 240)로부터 형성된 핀들(232, 242)은 핀들의 하부 부분들에 네이티브 기판 재료의 일부분을 포함하지만, 핀들이 이러한 방식으로 형성될 필요는 없다. 일부 실시예들에서, 형성된 핀들은 단일 재료(예를 들어, Si, SiGe 또는 III-V 재료만)를 포함할 수도 있고, 또는 도 2f에 도시된 핀들(232, 242)과 같이 복수의 재료들을 포함할 수도 있다. 특정 예시적인 경우에서, 핀들(202)은 Si를 포함할 수 있고(여기서, 기판(200)이 Si)를 포함함), 제1 대체 재료 핀들(232)은 SiGe를 포함할 수 있고, 제2 대체 재료 핀들(242)은 하나 이상의 III-V 재료들을 포함할 수 있다. 도 2f의 예시적인 구조체에는 네이티브 기판 재료의 핀들(202)이 도시되어 있지만, 본 명세서에서 설명되는 기술들은 네이티브 기판 재료 전체를 대체하도록 사용되어, 오직 대체 재료 핀들만을 갖는 구조체가 되게 할 수 있다는 것에 유의하도록 한다. 또한, 도 2f의 예시적인 구조체에는 3가지 상이한 핀 타입들(202, 232, 242)이 도시되어 있지만, 본 명세서에서 설명되는 기술들은 임의의 수의 핀 타입들을 제공하도록 사용될 수 있다는 것에 유의하도록 한다. 예를 들어, 다른 실시예에서, 도 2f는 4가지 핀 타입들: 실리콘 핀들(202), 게르마늄 핀들(232)(전경에서 가장 가까운 2개의 핀들), SiGe 핀들(232)(도시된 핀들(232) 중 다른 세트), 및 III-V 재료 핀들(242)을 포함하는 것으로 추가로 이해될 수 있다. 이러한 핀 타입들 중 임의의 것은 기판에 대해 네이티브일 수 있다. 대안적으로, 모든 4가지 핀 타입들은 대체 핀들일 수 있다. 임의의 경우, 이러한 핀 타입들 각각은 그 후에 상이한 트랜지스터 타입들을 형성하는 데 사용될 수 있다.
도 2f로부터 알 수 있는 바와 같이, 도 2e의 구조체의 영역들로부터 복수의 핀들이 형성되었다. 예를 들어, 도 2f의 구조체에서 관심을 갖는 총 8개의 핀들의 경우, 영역들(230) 사이의 네이티브 기판 재료 영역과 같이, 제1 대체 영역들(230) 및 제2 재료 대체 영역(240)은 각각 2개의 핀들로 패터닝(112)되었다. (기판 재료가 핀들의 일부인지 여부와 관계없이) 대체 영역들(230, 242)로부터 기판(200) 상에 형성된 핀들(232, 242)은 대체 재료와 기판 재료 사이에 실질적으로 평면의 계면을 갖는다. 예를 들어, 도 2f의 계면(X)(점선으로 된 타원으로 표시됨)은 핀(232)의 대체 재료(230)와 기판 재료 사이의 계면을 도시한다. 방법(100)을 사용하여 실질적으로 또는 거의 평면의 계면(만곡형(curved) 또는 패싯형 또는 다르게는 평평하지 않은 계면에 반대됨)이 달성될 수 있는데, 왜냐하면 핀들이 대체 영역들로부터 형성된 핀 폭들(FW)보다 더 큰 폭들(W)을 갖는 대체 영역들로부터 형성되기 때문이다. 즉, 대체 재료로부터 형성되는 좁은 핀과 실질적으로 또는 거의 동일한 폭들을 갖는 트렌치들에 대체 재료를 퇴적하면 트렌치의 바닥에 평평한 계면을 형성하기 어렵게 된다. 이 예시적인 실시예에서, 트렌치(222)는 핀(232)의 핀 폭(FW)보다 더 큰(예를 들어, 특정 경우를 말하자면, 적어도 2배 더 큰) 폭(W)으로 형성되었기 때문에, 제1 대체 충진 재료가 실질적으로 평면의(또는 다르게는 평평한) 표면 상에 퇴적되었다. 또한, 예를 들어, 트렌치들의 표면은 하나의 핀에 필요한 폭보다 더 넓은 결과로 인해 제거하기가 용이하기 때문에, 에칭(104) 동안에 트렌치들(예를 들어, 트렌치들(220 및 222))을 형성할 때, 트렌치들의 바닥에 대한 더 높은 품질의 시작 표면들이 달성될 수 있다. 본 명세서에서 사용될 때 실질적으로 또는 거의 평면이라는 것은 예를 들어, 정확한 평면으로부터 정확한 평면 플러스 또는 마이너스 5, 10, 15 또는 20 퍼센트의 편차를 포함할 수 있다. 본 개시내용에 비추어 볼 때, 본 명세서에서 설명되는 기술들 및 결과적인 구조체들에 대한 다수의 다른 이점들이 명백할 것이다.
도 1의 방법(100)은, 실시예에 따라, 얕은 트렌치 격리(STI) 또는 다르게는 절연 재료(250)를 퇴적하고(114), 그 후에, 도 2g의 결과적인 예시적인 구조체를 형성하는 평탄화 단계로 이어진다. STI 재료(250)의 퇴적(114)은 본 명세서에서 설명되는 임의의 퇴적 프로세스(예를 들어, CVD, ALD, LPE, PVD, MBE) 또는 임의의 다른 적절한 퇴적 프로세스를 포함할 수 있다. STI 재료(250)는 하나 이상의 유전체 또는 산화물 재료들(예를 들어, 실리콘 다이옥사이드(silicon dioxide))과 같은 임의의 적절한 절연 재료를 포함할 수 있다.
일부 실시예들에서, STI 재료(250)의 퇴적은 예를 들어, STI 재료(250)의 퇴적에 의해 야기되는 문제점들을 방지하고, 및/또는 STI 재료(250)와 변화하는 핀 재료들과의 호환성을 증가시키기 위해, 임의적인 패시베이션(116) 프로세스를 포함할 수 있다. 이러한 패시베이션 프로세스(116)는 퇴적 프로세스(114) 전에, 동안에 및/또는 후에(따라서, 연관된 평탄화 프로세스 전 또는 후에) 일어날 수 있다. 일부 경우들에서, 패시베이션(116) 프로세스는 핀 재료들 및 STI 재료에 의존할 수 있다. 예를 들어, STI 재료(250)로서 실리콘 다이옥사이드가 사용되는 경우, SiGe 또는 Ge 핀들 상에 실리콘 다이옥사이드 STI 재료를 퇴적할 때, 이트륨 옥사이드(yttrium oxide) 또는 알루미늄 니트라이드(aluminum nitride)가 패시베이션 재료로서 사용될 수 있다. STI 재료(250)로서 실리콘 다이옥사이드가 사용되는 다른 예시적인 경우, 하나 이상의 III-V 재료들을 포함하는 핀들 상에 실리콘 다이옥사이드 STI 재료를 퇴적할 때, 알루미늄 옥사이드(aluminum oxide), 하프늄 옥사이드(hafnium oxide) 또는 황이 패시베이션 재료로서 사용될 수 있다. 일부 실시예에서는, 패시베이션이 STI 재료(250)에 대해 네이티브일 수 있고, 다른 실시예들에서는, 핀들(202, 232, 242) 사이의 트렌치들에 STI 재료(250)를 퇴적하기 전에, 핀 벽들 상에 패시베이션 라이너가 퇴적/성장될 수 있다. STI 재료(250)의 퇴적 후에 패시베이션(116)이 수행되는 실시예들에서는, 이러한 프로세스가 예를 들어, 고압 수소 또는 듀테륨 어닐링을 포함할 수 있다. 본 개시내용에 비추어 명백한 바와 같이, 임의의 적절한 패시베이션 기술들 및 재료들이 사용될 수 있다.
도 1의 방법(100)은 임의적으로, 실시예에 따라, 도 2h의 예시적인 결과적인 구조체를 형성하기 위해 STI 재료(250)를 리세싱하는 단계(118)로 이어진다. STI 재료(250)가 리세싱되지 않은 실시예들에서, 결과적인 구조체는 예를 들어, 평면 트랜지스터 구성들에 사용될 수 있다. 이 예시적인 실시예에서, STI 재료(250)가 리세싱(118)되어 핀들(202, 232 및 242)을 재노출시킨 경우, 결과적인 구조체는 본 명세서에서 보다 상세히 설명되는 바와 같이 비-평면 트랜지스터 구성들에 대해 사용될 수 있다. STI 재료(250)를 리세싱하는 단계(118)는 예를 들어, 마스킹 및 에칭 프로세스들과 같은 임의의 적절한 기술들을 포함할 수 있다. 도 2h의 예시적인 구조체에서 알 수 있는 바와 같이, STI 재료(250)는 핀들(232 및 242)의 대체 재료들의 베이스와 동일한 레벨로(즉, 실질적으로 평면의 계면(X)과 동일한 레벨로) 리세싱되었다(118). 일부 이러한 경우들에서는, STI 재료(250)와 핀들(232 및 242)의 대체 재료 사이에 오버랩이 없기 때문에, 패시베이션(116)이 필요로 되지 않을 수 있다. 그러나, 일부 경우들에서, STI 재료(250)는 예를 들어, X의 계면 레벨보다 더 높은 것과 같은 다른 레벨들로 리세싱될 수 있다(118). 일부 이러한 경우들에서, STI 재료(250)와 핀들(232 및 242)의 대체 재료 사이의 오버랩을 돕기 위해 패시베이션(116)이 사용될 수 있다. 일부 실시예들에서는, 최종 용도 또는 타겟 응용에 따라, 리세싱(118)이 완료된 후에, 추가적인 패시베이션 프로세스가 수행될 수 있다.
도 1의 방법(100)은 임의적으로, 일부 실시예들에 따라, 도 2i-k의 예시적인 결과적인 구조체들을 형성하도록 하나 이상의 트랜지스터들의 형성을 완료하는 단계(120)로 이어진다. 다양한 상이한 프로세스들이 하나 이상의 트랜지스터들의 형성을 완료하기(120) 위해 수행될 수 있고, 실시예에 따라, 도 2i에서 알 수 있는 바와 같이, 이러한 프로세스들은 핀들(202, 232 및 242) 상에 게이트 스택(260)을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 게이트 스택(260)의 형성은 더미 게이트 산화물 퇴적, 더미 게이트 전극(예를 들어, poly-Si) 퇴적 및 패터닝 하드마스크 퇴적을 포함할 수 있다. 추가적인 프로세스는 더미 게이트들의 패터닝 및 스페이서 재료의 퇴적/에칭을 포함할 수 있다. 이러한 프로세스들에 이어서, 본 방법은, 대체 금속 게이트(replacement metal gate)(RMG) 프로세스에 대해 행해지는 것과 같이, 트랜지스터들의 채널 영역을 노출시키기 위해 절연체 퇴적, 평탄화 및 그 후의 더미 게이트 전극 및 게이트 산화물 제거로 이어질 수 있다. 채널 영역을 개방하는 것에 이어서, 더미 게이트 산화물 및 전극이 각각 예를 들어, 고-k 유전체 및 대체 금속 게이트로 대체될 수 있다. 다른 실시예들은 임의의 적절한 프로세스에 의해 형성되는 표준 게이트 스택을 포함할 수 있다. 하나 이상의 트랜지스터들의 형성을 완료(120)하는 것을 돕기 위해 임의의 수의 표준 백-엔드 프로세스들이 또한 수행될 수 있다. 본 개시내용에 비추어 명백한 바와 같이, 방법(100)은 다양한 적절한 추가적이거나 대안적인 프로세스들을 포함할 수 있다.
도 2j에 도시된 예시적인 구조체에서, 게이트 스택(260)은 게이트 전극(262) 및 게이트 전극(262) 바로 아래에 형성되는 게이트 유전체(예시의 용이함을 위해 도시 생략)를 포함한다. 게이트 유전체 및 게이트 전극은 임의의 적절한 기술을 사용하여 임의의 적절한 재료들로부터 형성될 수 있다. 예를 들어, 이전에 설명된 바와 같이, 게이트 스택은 대체 금속 게이트 프로세스 동안에 형성되었을 수 있으며, 이러한 프로세스는 임의의 적절한 퇴적 기술(예를 들어, CVD, PVD 등)을 포함할 수 있다. 게이트 유전체는 예를 들어, SiO2 또는 고-k 게이트 유전체 재료들과 같은 임의의 적절한 산화물일 수 있다. 고-k 게이트 유전체 재료들의 예들은 예를 들어, 하프늄 옥사이드(hafnium oxide), 하프늄 실리콘 옥사이드(hafnium silicon oxide), 란타늄 옥사이드(lanthanum oxide), 란타늄 알루미늄 옥사이드(lanthanum aluminum oxide), 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리콘 옥사이드(zirconium silicon oxide), 탄탈륨 옥사이드(tantalum oxide), 티타늄 옥사이드(titanium oxide), 바륨 스트론튬 티타늄 옥사이드(barium strontium titanium oxide), 바륨 티타늄 옥사이드(barium titanium oxide), 스트론튬 티타늄 옥사이드(strontium titanium oxide), 이트륨 옥사이드(yttrium oxide), 알루미늄 옥사이드(aluminum oxide), 납 스칸듐 탄탈륨 옥사이드(lead scandium tantalum oxide), 및 납 아연 니오베이트(lead zinc niobate)를 포함한다. 일부 실시예들에서, 고-k 재료가 사용될 때, 그 품질을 향상시키기 위해 게이트 유전체 층 상에 어닐링 프로세스가 수행될 수 있다. 일반적으로, 게이트 유전체의 두께는 게이트 전극을 소스 및 드레인 콘택들로부터 전기적으로 격리시키기에 충분해야 한다. 또한, 게이트 전극(262)은 폴리 실리콘, 실리콘 니트라이드, 실리콘 카바이드, 또는 예를 들어, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 티타늄 니트라이드(TiN) 또는 탄탈륨 니트라이드(TaN)와 같은 다양한 적절한 금속들 또는 금속 합금들과 같은 광범위한 재료들을 포함할 수 있다. 알 수 있는 바와 같이, 정상적으로 수행될 때, 게이트 스택(260)의 측면들에 스페이서들(264)이 제공된다. 그 후, 후속적인 프로세스로부터 게이트 스택을 보호하기 위해 하드마스크(266)가 형성될 수 있다. 게이트 스택이 제조되고 나면, 소스/드레인 영역들이 처리될 수 있다. 정상적으로 수행될 때(예를 들어, 이온 주입, 또는 에칭 및 퇴적 및 인 시츄 도핑, 또는 임의의 다른 적절한 소스/드레인 형성 프로세스), 핀들(202, 232 및 242)의 소스/드레인 영역들은 게이트 스택의 어느 측면 상의 핀 영역들에 형성된다. 예를 들어, 실리사이드화(silicidation) 프로세스(일반적으로, 콘택 금속의 퇴적 및 후속적인 어닐링)를 사용하여 이러한 소스/드레인 영역들 상에 콘택들이 형성될 수 있다. 통상적인 소스 드레인 영역 재료들은 예를 들어, 몇 가지 예시적인 재료들을 말하자면, 실리콘, 게르마늄, SiGe, III-V 화합물들을 포함하며, 이들은 원하는 극성을 제공하기 위해 필요에 따라 도핑될 수 있다. 예시적인 소스 드레인 콘택 재료들은 예를 들어, 텅스텐, 티타늄, 은, 금, 알루미늄 및 이들의 합금들을 포함한다.
도 2k에 도시된 예시적인 구조체에서, 게이트 스택 아래에 채널 영역이 도시되고, 설명의 목적을 위해, 개별 핀들에 번호들이 부여되었다. 알 수 있는 바와 같이, 도시된 8개의 핀들은 네이티브 기판 재료 핀들(202 및 204), 제1 대체 재료 핀들(232, 234, 236 및 238), 및 제2 대체 재료 핀들(242 및 244)을 포함한다. 각각의 핀에 대한 대응하는 채널 영역은 핀 식별자에 대해 그 다음 더 높은 번호로 식별되는데, 예를 들어, 핀(202)은 채널 영역(203)을 포함하고, 핀(204)은 채널 영역(205)을 포함하고, 핀(232)은 채널 영역(233)을 포함하는 등과 같다. 대응하는 채널 영역들에 기초하여 알 수 있는 바와 같이, 핀형 구성들 중 일부의 구성들은 나노와이어(또는 나노리본) 구성들로 형성되었다. 보다 구체적으로, 핀(202)은 채널 영역(203)에 하나의 나노와이어를 포함하고, 핀들(236, 238 및 244)은 각각의 채널 영역들(237, 239 및 245)에 2개의 나노와이어들을 포함한다. 이러한 나노와이어/나노리본 채널 영역들은 때때로 행해지는 대체 게이트 프로세스 동안과 같은 때에 임의의 적절한 기술들을 사용하여 형성될 수 있다. 최종 용도 또는 타겟 응용 또는 원하는 성능 기준과 같은 팩터들에 기초하여, 특정 비-평면 채널 구성들(예를 들어, 핀 또는 나노와이어 또는 나노리본)이 선택될 수 있다. 구조체들이 비-평면 아키텍처를 갖는 것으로 도시되어 있지만, 도 1의 방법(100)은 평면 구성들(예를 들어, 여기서는 리세싱(118)이 수행되지 않음)을 형성하는 데 사용될 수 있다는 것에 유의하도록 한다.
본 개시내용에 비추어 명백한 바와 같이, 채널 및/또는 소스/드레인 영역들에, 이러한 영역들의 재료들 및 원하는 최종 용도 또는 타겟 응용에 따라, 적절한 도핑이 수행될 수 있다. 예를 들어, Si 및/또는 III-V 재료들을 포함하는 채널 영역들은 (예를 들어, n-MOS 트랜지스터를 형성하기 위해) p-형 도핑될 수 있고, Ge 및/또는 SiGe 재료들을 포함하는 채널 영역들은 (예를 들어, p-MOS 트랜지스터를 형성하기 위해) n-형 도핑될 수 있다. 본 명세서에서 다양하게 설명되는 도핑은 예를 들어, 도핑되는 재료, 원하는 n-형 또는 p-형 도핑 결과 및/또는 타겟 응용에 따라, 임의의 적절한 기술들 및 도펀트들을 사용하여 수행될 수 있다. 예를 들어, p-형 도펀트들은 몇 가지 예들을 말하자면, 붕소(B), 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In)을 포함할 수 있다. 또한, n-형 도펀트들은 몇 가지 예들을 말하자면, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se) 및/또는 텔루륨(Te)을 포함할 수 있다. 본 개시내용에 비추어 볼 때, 다수의 상이한 도핑 방식들이 명백할 것이다.
도 3은, 본 개시내용의 실시예에 따라, 도 1의 방법(100)을 사용하여 형성되는 집적 회로를 예시한다. 도 3의 구조체는, 모든 채널 영역들(300대의 참조부호로 열거됨)이 핀형 구성을 갖고, 채널 영역들(303 및 및 305)이 도 2k의 203 및 205의 것과 상이한 재료를 포함하는 것을 제외하고는, 도 2k의 구조체와 유사하다. 도 3의 예시적인 구조체의 채널 영역들(303 및 305)의 재료는 제2 대체 재료와 매칭되도록 대체된 것으로 도시되어 있다. 이러한 대체는 예를 들어, 대체 게이트 프로세스 동안에 수행되었을 수 있다. 하나의 예시적인 경우에서, 기판(200)(따라서, 핀들(202 및 204)의 소스/드레인 영역들)은 Si를 포함할 수 있고, 제1 대체 재료는 Ge 및/또는 SiGe를 포함할 수 있고(예를 들어, 핀들(232, 234, 236 및 238) 및 대응하는 채널 영역들(333, 335, 337 및 339)), 제2 대체 재료는 하나 이상의 III-V 재료들을 포함할 수 있다(예를 들어, 각각의 채널 영역들(343 및 345)을 포함하는 핀들(242 및 244)뿐만 아니라, 채널 영역들(303 및 305)). 이러한 예시적인 경우에서, Ge/SiGe 채널 영역들(333, 335, 337, 339)은 p-MOS 트랜지스터들을 위해 n-형 도핑될 수 있고, III-V 재료 채널 영역들(343, 345, 303 및 305)은 n-MOS를 위해 p-형 도핑될 수 있다. 또한, 이러한 예시적인 경우에서, 하나 이상의 p-MOS 트랜지스터들은 최종 용도 또는 타겟 응용에 따라 하나 이상의 n-MOS 트랜지스터들과 함께 사용되어 하나 이상의 CMOS 트랜지스터들을 형성할 수 있다. 도 2k의 구조체는 네이티브 기판 재료 채널 영역들(203 및 205)을 유지하였지만, 도 3의 구조체는 모든 채널 영역들을 대체 재료로 대체하였고, 따라서 어떠한 네이티브 기판 재료 채널 영역들도 유지되지 않았다는 것에 유의하도록 한다.
도 4는, 본 개시내용의 실시예에 따라, 대체 게이트 프로세스 동안에 도 1의 방법(100)을 사용하여 형성되는 집적 회로를 예시한다. 도 4의 구조체는, 모든 채널영역들(400대의 참조부호로 열거됨)이 핀형 구성을 가지며, 알 수 있는 바와 같이, 핀들의 채널 영역들만이 대체 재료를 포함하는 것을 제외하고는, 도 2k의 구조체와 유사하다. 도 4의 구조체의 채널 영역들(403, 405, 433, 435, 437, 439, 443 및 445)은 각각 도 2k의 구조체의 채널 영역들(203, 205, 233, 235, 237, 239, 243 및 245)과 동일한 재료를 포함한다. 그러나, 도 1의 대체 방법(100)은 대체 게이트 프로세스(예를 들어, 대체 금속 게이트(RMG) 프로세스) 동안에 채널 영역에서만 수행되기 때문에, 도 4의 핀들(402, 404, 432, 434, 436, 438, 442 및 444)의 소스/드레인 영역들 모두는 동일한 재료를 포함한다는 점에서, 소스/드레인 영역들이 상이하다. 즉, 이러한 예시적인 실시예에서, 도 2a-h는 개방형 게이트 구조체 내부의 채널 영역만을 예시할 수 있고, 따라서 본 명세서에서 다양하게 설명되는 대체 기술들은 채널 영역에서만 수행될 수 있다. 도 4의 구조체는 소스/드레인 영역들을 대체하는 것에 의해서도 달성될 수 있다는 것에 유의하도록 한다. 이러한 예시적인 경우에서, 핀들의 소스/드레인 영역들은 대체 소스/드레인 영역 재료로부터 기판 재료의 격리를 나타내는 계면을 포함할 수 있다.
예시적인 시스템
도 5는, 예시적인 실시예에 따라, 본 명세서에서 개시되는 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하되, 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있으며, 이들 각각은 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수 있고, 다르게는 그 안에 통합될 수 있다. 이해되는 바와 같이, 마더보드(1002)는 예를 들어, 메인 보드, 메인 보드에 장착된 도터 보드 또는 시스템(1000)의 전용 보드인 것 등에 관계없이 임의의 인쇄 회로 보드일 수 있다.
그 응용들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 스토리지 디바이스(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 예시적인 실시예에 따라 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 칩들에 복수의 기능들이 통합될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 다르게는 그에 통합될 수 있다는 것에 유의하도록 한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로/로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비-고체 매체를통해 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본 명세서에서 다양하게 설명된 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여, 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명된 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 포함한다. 본 개시내용에 비추어 볼 때 이해되는 바와 같이, 멀티-표준 무선 능력이 프로세서(1004)에 직접 통합될 수 있다는 것에 유의하도록 한다(예를 들어, 임의의 칩들(1006)의 기능이 별개의 통신 칩들을 갖기보다는 프로세서(1004)에 통합되는 경우). 또한, 프로세서(1004)는 이러한 무선 능력을 갖는 칩셋일 수 있다는 것에 유의하도록 한다. 즉, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 유사하게, 임의의 하나의 칩 또는 칩셋이 복수의 기능들을 그 내부에 통합시킬 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는 데이터를 프로세싱하거나 또는 본 명세서에서 다양하게 설명된 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 사용하는 임의의 다른 전자 디바이스일 수 있다.
추가적인 예시적인 실시예들
이하의 예들은 추가적인 실시예들에 관한 것으로, 이들로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은, 기판; 채널 영역을 포함하는 제1 트랜지스터 - 제1 트랜지스터의 채널 영역은 기판의 일부분 상에 또는 기판의 일부분으로부터 형성되고, 제1 재료를 포함함 -; 및 채널 영역을 포함하는 제2 트랜지스터 - 제2 트랜지스터의 채널 영역은 기판 상에 형성되고, 제2 재료를 포함함 -를 포함하고, 제2 재료와 기판 사이의 계면은 비-패싯형이라는 점에서 실질적으로 평면이고, 비정질화 및 결정질 손상이 실질적으로 없는 집적 회로이다. 보다 일반적인 의미에서, 제2 재료와 기판 사이의 계면은, 플레이스 홀더 핀이 에칭되어 제2 재료로 대체되는 단일 핀 대체 프로세스를 통해 계면이 형성된 경우의 그 계면보다 더 평평하다. 본 개시 내용에 비추어 볼 때 이해되는 바와 같이, 이러한 단일 핀 대체 프로세스들로부터 생성되는 계면(즉, 트렌치 바닥)은 만곡형 또는 패싯형 또는 불규칙형(손상됨)이거나, 다르게는 평평하지 않을 것이다. 또한, 디바이스 품질은 예를 들어, 계면 및 에피택셜층에서의 전위(dislocation)들 및 스택 폴트들(stacking faults)을 합산함으로써 획득되는 결함 카운트에 기초할 수 있으며, 본 개시내용의 실시예에 따라, 핀 길이의 선형 센티미터(cm)당 10000개보다 많은 결함 카운트들은 디바이스 등급 응용들에 허용될 수 없다. 이러한 맥락에서 표준 건식 또는 습식 에칭들의 통상적인 결함 카운트 밀도들은 핀 길이의 선형 cm당 10000개보다 많다. 반대로, 일부 실시예들에 따라, 본 명세서에서 제공되는 에칭 기술들을 사용할 때에는, 선형 cm당 1000개 이하, 또는 선형 cm당 500개 이하, 또는 선형 cm 당 100개 이하, 또는 선형 cm당 50개 이하 및 선형 cm당 0개만큼 낮은 결함들의 전위 및 스택 폴트 카운트들이 계면에 나타날 수 있다. 이를 위해, 본 명세서에서 사용될 때 "비정질화 및 결정질 손상이 실질적으로 없는"은 핀 길이(또는 관심 있는 다른 영역)의 선형 cm당 결함 카운트와 같은 측면에서 정량화될 수 있어, 대체 재료와 하부 기판 사이의 계면에서의 전위 및 스택 폴트들의 결합된 카운트는 선형 cm당 10000개 이하이고, 일부 실시예들에서는, 선형 cm당 5000개 이하, 또는 선형 cm당 1000개 이하, 또는 선형 cm당 500개 이하, 또는 선형 cm당 100개 이하, 또는 선형 cm당 50개 이하, 또는 선형 cm당 0개만큼 낮은 결함들이 있다. 이해되는 바와 같이, 이러한 결함 카운트는 선형 센티미터보다 작은 영역들에 대해 용이하게 외삽될 수 있다. 예를 들어, 일부 실시예들에서, 10나노미터(㎚) 길이에서의 결함 카운트는 계면의 선형 ㎚당 0.001개 이하의 결함들(선형 센티미터당 10000개의 결함들로부터 외삽된 것), 또는 선형 ㎚당 0.0001개 이하의 결함들(선형 센티미터당 1000개의 결함들로부터 외삽된 것), 또는 선형 ㎚당 0.00001개 이하의 결함들(선형 센티미터당 100개의 결함들로부터 외삽된 것), 또는 선형 ㎚당 0.000001개 이하의 결함들(선형 센티미터당 10개의 결함들로부터 외삽된 것) 등과 같이, 선형 ㎚당 0개의 결함들로 줄어든다. 보다 일반적인 의미에서, 본 개시내용의 실시예에 따라 구성된 대체 재료와 하부 기판 사이의 계면은 10K개 미만의 결함들/선형 ㎝, 1K개 미만의 결함들/선형 ㎝, 또는 500개 미만의 결함들/선형 ㎝, 또는 100개 미만의 결함들/선형 ㎝, 또는 50개 미만의 결함들/선형 ㎝를 갖는다. 따라서, 하나의 특정 예시적인 경우들에서, 실리콘 기판과 SiGe 대체 핀 사이의 계면은 10K개 미만의 결함들/선형 ㎝, 1K개 미만의 결함들/선형 ㎝, 또는 500개 미만의 결함들/선형 ㎝, 또는 100개 미만의 결함들/선형 ㎝, 또는 50개 미만의 결함들/선형 ㎝를 갖는다.
예 2는 예 1의 대상을 포함하며, 기판 및 제1 재료는 모두 실리콘(Si)을 포함한다.
예 3은 예들 1 또는 2의 대상을 포함하며, 제2 재료는 실리콘 게르마늄(SiGe) 및 III-V 재료 중 하나를 포함한다.
예 4는 예들 1-3 중 어느 하나의 예의 대상을 포함하며, 제1 트랜지스터의 채널 영역은 기판의 일부분으로부터 형성된다.
예 5는 예 1의 대상을 포함하며, 제1 재료는 기판 상에 형성되는 실리콘 게르마늄(SiGe) 및 III-V 재료 중 하나를 포함하고, 제2 재료는 SiGe 및 III-V 재료 중 다른 하나를 포함한다.
예 6은 예들 1-5 중 어느 하나의 예의 대상을 포함하며, 채널 영역을 포함하는 제3 트랜지스터를 추가로 포함하고, 제3 트랜지스터의 채널 영역은 기판 상에 형성되고, 제1 재료 및 제2 재료와 상이한 제3 재료를 포함한다.
예 7은 예 6의 대상을 포함하며, 기판은 벌크 실리콘(Si)이고, 제1 재료는 기판에 대해 네이티브이고, 제2 재료는 실리콘 게르마늄(SiGe) 및 III-V 재료 중 하나를 포함하고, 제3 재료는 SiGe 및 III-V 재료 중 다른 하나를 포함한다.
예 8은 예들 1-7 중 어느 하나의 예의 대상을 포함하며, 제2 트랜지스터는 제2 재료에 형성되는 소스/드레인 영역들을 포함한다.
예 9는 예들 1-8 중 어느 하나의 예의 대상을 포함하며, 제1 트랜지스터 및 제2 트랜지스터 중 적어도 하나의 트랜지스터는 채널 영역의 재료와 상이한 재료를 포함하는 소스 영역 및 드레인 영역을 포함한다.
예 10은 예들 1-9 중 어느 하나의 예의 대상을 포함하며, 제1 트랜지스터 및 제2 트랜지스터 각각은 3개의 게이트들을 각각 갖는 핀-기반 전계 효과 트랜지스터(FinFET)들이다.
예 11은 예들 1-9 중 어느 하나의 예의 대상을 포함하며, 제1 트랜지스터 및 제2 트랜지스터 중 적어도 하나의 트랜지스터는 나노와이어 또는 나노리본 구성을 갖는다.
예 12는 예들 1-9 중 어느 하나의 예의 대상을 포함하며, 제1 트랜지스터 및 제2 트랜지스터 중 적어도 하나의 트랜지스터는 평면 구성을 갖는다.
예 13은 예들 1-12 중 어느 하나의 예의 집적 회로를 포함하는 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS) 디바이스이다.
예 14는 예들 1-12 중 어느 하나의 예의 집적 회로를 포함하는 컴퓨팅 시스템이다.
예 15는, 벌크 실리콘 기판; 기판으로부터 연장되고, 기판에 대해 네이티브인 제1 핀; 및 기판으로부터 연장되고, 실리콘 게르마늄(SiGe) 및 III-V 재료 중 하나를 포함하는 제2 핀 - 제2 핀과 기판 사이의 계면은 비-패싯형이라는 점에서 실질적으로 평면이고, 비정질화 및 결정질 손상이 실질적으로 없음 -을 포함하는 집적 회로이다. 일부 이러한 실시예들에서, 계면은 10000개 미만의 결함들/선형 cm, 1000개 미만의 결함들/선형 cm, 또는 500개 미만의 결함들/선형 cm, 100개 미만의 결함들/선형 cm, 또는 50개 미만의 결함들/선형 cm를 갖거나, 또는 일부 경우들에서, 결함이 없다는 점에서 비정질화 및 결정질 손상이 실질적으로 없다. 보다 일반적인 의미에서, 계면은, 플레이스 홀더 핀이 에칭되어 제2 재료로 대체되는 단일 핀 대체 프로세스를 통해 계면이 형성된 경우의 그 계면보다 더 평평하다.
예 16은 예 15의 대상을 포함하며, 제1 핀 상에 형성되는 제1 트랜지스터; 및 제2 핀 상에 형성되는 제2 트랜지스터를 추가로 포함한다.
예 17은 예 15의 대상을 포함하며, 제1 핀으로부터 형성되는 채널 영역을 포함하는 제1 트랜지스터; 및 제2 핀으로부터 형성되는 채널 영역을 포함하는 제2 트랜지스터를 추가로 포함한다.
예18은 예들 16 또는 17의 대상을 포함하며, 제1 트랜지스터는 p-MOS 트랜지스터이고, 제2 트랜지스터는 n-MOS 트랜지스터이다.
예 19는 예들 16-18 중 어느 하나의 예의 대상을 포함하며, 제1 핀 및 제2 핀 중 하나의 핀의 적어도 일부분이 하나 이상의 나노와이어들 또는 나노리본들로 형성된다.
예 20은 예들 15-19 중 어느 하나의 예의 대상을 포함하며, 제1 핀의 일부분이 하나 이상의 III-V 재료들로 대체된다.
예 21은 예들 15-20 중 어느 하나의 예의 대상을 포함하며, 기판으로부터 연장되고 실리콘 게르마늄(SiGe) 및 III-V 재료 중 다른 하나를 포함하는 제3 핀을 추가로 포함하고, 제3 핀과 기판 사이의 계면은 비-패싯형이라는 점에서 실질적으로 평면이고, 비정질화 및 결정질 손상이 실질적으로 없다.
예 22는 예들 15-21 중 어느 하나의 예의 집적 회로를 포함하는 상보적 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS) 디바이스이다.
예 23은 예들 15-21 중 어느 하나의 예의 집적 회로를 포함하는 컴퓨팅 시스템이다.
예 24는 집적 회로를 형성하는 방법이며, 본 방법은, 기판의 영역을 제1 대체 재료로 대체하는 단계 - 기판은 제1 대체 재료와 상이한 기판 재료를 포함함 -; 제1 대체 재료 영역으로부터 제1 세트의 핀들을 패터닝하는 단계 - 제1 세트는 복수의 핀들을 포함함 -; 기판 위의 제2 영역으로부터 제2 세트의 핀들을 패터닝하는 단계; 및 제1 영역 및 제2 영역에 형성되는 핀들을 사용하여 적어도 2개의 트랜지스터들을 형성하는 단계를 포함한다.
예 25는 예 24의 대상을 포함하며, 제1 세트 및 제2 세트의 핀들을 패터닝하는 단계는 동시에 수행된다.
예 26은 예들 24 또는 25의 대상을 포함하며, 기판 위의 제2 영역은 기판으로부터 형성된다.
예 27은 예들 24 또는 25의 대상을 포함하며, 여기서 기판 위의 제2 영역은 기판 재료 및 제1 대체 재료와 상이한 제2 대체 재료를 포함하는 제2 대체 영역이다. 본 개시내용에 비추어 볼 때 이해되는 바와 같이, 제1 대체 재료 및 제2 대체 재료는 특정 두께 또는 깊이를 갖도록 기판에 형성되는 대응하는 트렌치들에 퇴적될 수 있다. 앞서 설명된 바와 같이, 트렌치들(및 대체 층들)은 동일한 깊이를 가질 수 있지만, 이들이 반드시 동일한 깊이를 가져야 하는 것은 아니다. 예를 들어, (상부 근처에서) 능동 디바이스의 원하는 결함 밀도를 달성하기 위해, 본 방법은 무결함(defect-free) 또는 결함이 적은(low-defect) 상태에서 성장하기 더 쉬운 일부 재료들에 대해서는 더 두꺼운 대체 층을 성장시키는 단계를 포함할 수 있다. 일반적으로, 가장 결함이 있는 영역은 바닥 계면일 것이고, 필름이 성장함에 따라, 결함 레벨은 감소한다. 예를 들어, SiGe 대체 재료의 경우에는, 결함 밀도가 계면에서 100/㎝보다 낮을 수 있고, SiGe 대체 재료 층의 더 높은 능동 디바이스 영역에서 추가로 감소할 수 있지만, III-V 대체 재료의 경우에는, 결함 밀도가 계면에서 상대적으로 더 높을 수 있고(예를 들어, 10K/㎝ 마크 근처이긴 하지만, 10K/㎝ 미만임), 그 III-V 대체 재료 층의 더 높은 능동 디바이스 영역에서 1K/㎝일 수 있다.
예 28은 예들 24-27 중 어느 하나의 예의 대상을 포함하며, 제1 영역 및 제2 영역에 형성되는 핀들의 적어도 일부분은 그 위에 형성되는 트랜지스터들에 대한 채널 영역들로서 사용된다.
예 29는 예들 24-28 중 어느 하나의 예의 대상을 포함하며, 대체되는 기판의 영역은 제1 세트의 핀들에 포함되는 단일 핀의 폭의 적어도 4배이다.
예 30은 예들 24-29 중 어느 하나의 예의 대상을 포함하며, 대체 및 패터닝 프로세스들은 대체 게이트 프로세스 동안에 적어도 2개의 트랜지스터들의 채널 영역에서만 수행된다.
예 31은 예들 24 내지 30 중 어느 하나의 예의 대상을 포함하며, 기판은 실리콘을 포함한다.
예 32는 예들 24-31 중 어느 하나의 예의 대상을 포함하며, 제1 대체 재료는 실리콘 게르마늄(SiGe) 및 III-V 재료 중 하나를 포함한다.
예 33은 예들 24-32 중 어느 하나의 예의 대상을 포함하며, 적어도 2개의 트랜지스터들을 형성하기 전에, 핀들 주위에 격리 재료를 퇴적하는 단계를 추가로 포함한다.
예 34는 예 33의 대상을 포함하며, 퇴적 프로세스 전에, 동안에, 및 후 중 적어도 하나에서 패시베이션 프로세스를 수행하는 단계를 추가로 포함한다.
예 35는 예들 24-34 중 어느 하나의 예의 대상을 포함하며, 기판의 제2 영역을 제2 대체 재료로 대체하는 단계, 및 제2 대체 재료 영역으로부터 제3 세트의 핀들을 패터닝하는 단계를 추가로 포함한다.
예 36은 예 35의 대상을 포함하며, 제1, 제2 및 제3 세트의 핀들을 패터닝하는 단계는 동시에 수행된다.
예 37은, 기판; 채널 영역을 포함하는 제1 트랜지스터 - 제1 트랜지스터의 채널 영역은 기판의 일부분 상에 또는 기판의 일부분으로부터 형성되고, 제1 재료를 포함함 -; 채널 영역을 포함하는 제2 트랜지스터 - 제2 트랜지스터의 채널 영역은 기판 상에 형성되고, 제2 재료를 포함함 -; 채널 영역을 포함하는 제3 트랜지스터 - 제3 트랜지스터의 채널 영역은 기판 상에 형성되고, 제1 재료 및 제2 재료와 상이한 제3 재료를 포함함 -; 및 채널 영역을 포함하는 제4 트랜지스터 - 제4 트랜지스터의 채널 영역은 기판 상에 형성되고, 제1 재료, 제2 재료 및 제3 재료와 상이한 제4 재료를 포함함 -를 포함하고, 기판과 적어도 제2, 제3 및 제4 재료들 각각과의 사이의 계면은 비-패싯형이라는 점에서 실질적으로 평면이고, 비정질화 및 결정질 손상이 실질적으로 없는 집적 회로를 포함한다. 일부 이러한 실시예들에서, 계면은 10K개 미만의 결함들/선형 ㎝, 1K개 미만의 결함들/선형 ㎝, 또는 500개 미만의 결함들/선형 ㎝, 또는 100개 미만의 결함들/선형 ㎝, 또는 50개 미만의 결함들/선형 ㎝를 갖고, 일부 경우들에서는 결함이 없다. 보다 일반적인 의미에서, 계면은, 플레이스 홀더 핀이 에칭되어 제2 재료로 대체되는 단일 핀 대체 프로세스를 통해 계면이 형성된 경우의 그 계면보다 더 평평하다.
예 38은 예 37의 대상을 포함하며, 제1, 제2, 제3 및 제4 재료들은 동일한 도핑을 가질 수 있거나 갖지 않을 수 있는 상이한 반도체 재료들이라는 점에서 서로 상이하다. 예를 들어, 이들은 상이한 엘리먼트들(예를 들어, 실리콘 및 게르마늄 또는 화합물들(예를 들어, SiGe 및/또는 III-V 재료 화합물들))일 수 있다.
예 39는 예 37 또는 38의 대상을 포함하며, 제1, 제2, 제3 및 제4 재료들은 각각 실리콘, 게르마늄, 실리콘 게르마늄(SiGe) 및 III-V 재료의 그룹으로부터 선택된다.
예 40은 예들 37-39 중 어느 하나의 예의 대상을 포함하며, 제1 트랜지스터의 채널 영역은 기판의 일부분으로부터 형성된다. 따라서, 예를 들어, 제1 트랜지스터의 채널 영역은 벌크 실리콘 기판의 일부분으로부터 형성되는 실리콘 채널 영역일 수 있고, 또는 제1 트랜지스터의 채널은 영역은 벌크 게르마늄 기판의 일부분으로부터 형성되는 게르마늄 채널 영역일 수 있고, 또는 제1 트랜지스터의 채널 영역은 벌크 SiGe 기판의 일부분으로부터 형성되는 SiGe 채널 영역일 수 있고, 또는 제1 트랜지스터의 채널 영역은 벌크 III-V 기판의 일부분으로부터 형성되는 III-V 채널 영역일 수 있다.
예 41은 예들 37 내지 39 중 어느 하나의 예의 대상을 포함하며, 제1 트랜지스터의 채널 영역은 기판 상에 형성된다. 이러한 경우에, 기판과 제1 재료 사이의 계면은 또한 비-패싯형이라는 점에서 실질적으로 평면일 수 있고, 비정질화 및 결정질 손상이 실질적으로 없다는 점에 유의하도록 한다.
예 42는 예들 37 내지 41 중 어느 하나의 예의 대상을 포함하며, 제1 재료는 실리콘이고, 제2 재료는 게르마늄이고, 제3 재료는 실리콘 게르마늄(SiGe)이고, 제4 재료는 III-V 재료를 포함한다. 이들 중 임의의 것이 기판에 대해 네이티브일 수도 있고, 또는 전부가 대체 재료들일 수도 있다.
예 43은 예들 37 내지 42 중 어느 하나의 예의 대상을 포함하며, 기판은 벌크 실리콘이고, 제1 재료는 기판의 실리콘을 포함한다.
예시적인 실시예들에 대한 위의 설명은 예시 및 설명을 목적으로 제시되었다. 이는 본 개시내용을 개시된 정확한 형태들로 제한하거나 포괄적으로 하려고 의도되지 않는다. 본 개시내용에 비추어 볼 때, 많은 수정들 및 변형들이 가능하다. 본 개시내용의 범위는 이 상세한 설명에 의해서가 아니라, 여기에 첨부된 청구범위에 의해 제한되는 것으로 의도된다. 본 출원 대한 우선권을 주장하는 향후 출원되는 출원들은 개시된 대상을 상이한 방식으로 청구할 수 있고, 일반적으로 본 명세서에서 다양하게 개시되거나 또는 다른 방식으로 입증되는 하나 이상의 한정사항들 중 임의의 세트를 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    기판;
    채널 영역을 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터의 채널 영역은 상기 기판 상에 있거나 또는 상기 기판의 일부분이고, 제1 반도체 재료를 포함함 -;
    채널 영역을 포함하는 제2 트랜지스터 - 상기 제2 트랜지스터의 채널 영역은 상기 기판 상에 있고, 제2 반도체 재료를 포함함 -; 및
    채널 영역을 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터의 채널 영역은 상기 기판 상에 있고, 상기 제1 반도체 재료 및 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 포함하고, 상기 기판은 벌크 실리콘(Si)이고, 상기 제2 반도체 재료는 실리콘 게르마늄(SiGe) 또는 III-V 재료 중 하나를 포함하고, 상기 제3 반도체 재료는 SiGe 및 III-V 재료 중 다른 하나를 포함함 -
    를 포함하고,
    상기 제2 반도체 재료와 상기 기판 사이의 계면이 비-패싯형(non-faceted)이라는 점에서 상기 계면은 실질적으로 평면이며, 비정질화(amorphization) 및 결정질 손상이 실질적으로 없는,
    집적 회로.
  2. 제1항에 있어서, 상기 기판과 상기 제1 반도체 재료는 둘다 실리콘(Si)을 포함하는 집적 회로.
  3. 제1항에 있어서, 상기 제2 반도체 재료는 실리콘 게르마늄(SiGe) 또는 III-V 재료 중 하나를 포함하는 집적 회로.
  4. 제1항에 있어서, 상기 제1 트랜지스터의 채널 영역은 상기 기판의 일부분인 집적 회로.
  5. 제1항에 있어서, 상기 제1 반도체 재료는 상기 기판의 일부분 상의 실리콘 게르마늄(SiGe) 또는 III-V 재료 중 하나를 포함하고, 상기 제2 반도체 재료는 SiGe 및 III-V 재료 중 다른 하나를 포함하는 집적 회로.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 제2 트랜지스터는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 상기 제2 반도체 재료 내에 있는 집적 회로.
  9. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나의 트랜지스터는 소스 영역 및 드레인 영역을 포함하고, 상기 제1 트랜지스터의 상기 소스 영역 및 상기 드레인 영역은 상기 제1 반도체 재료와 상이한 반도체 재료를 포함하고, 상기 제2 트랜지스터의 상기 소스 영역 및 상기 드레인 영역은 상기 제2 반도체 재료와 상이한 반도체 재료를 포함하는 집적 회로.
  10. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나는 핀-기반 전계 효과 트랜지스터(FinFET)들인 집적 회로.
  11. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나의 트랜지스터는 나노와이어 또는 나노리본 구성을 갖는 집적 회로.
  12. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나의 트랜지스터는 평면 구성을 갖는 집적 회로.
  13. 제1항 내지 제5항 및 제8항 내지 제12항 중 어느 한 항의 집적 회로를 포함하는 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS) 디바이스.
  14. 제1항 내지 제5항 및 제8항 내지 제12항 중 어느 한 항의 집적 회로를 포함하는 컴퓨팅 시스템.
  15. 집적 회로로서,
    벌크 실리콘 기판;
    상기 기판으로부터 연장되고, 상기 기판과 접촉하는 제1 핀; 및
    상기 기판으로부터 연장되고, 상기 기판과 접촉하는 제2 핀 - 상기 제1 핀 및 제2 핀은 게르마늄 또는 III-V 반도체 재료 중에서 하나를 포함함 -;
    상기 기판으로부터 연장되고, 상기 기판과 접촉하는 제3 핀; 및
    상기 제3핀과 인접한 제4 핀 - 상기 제3 핀 및 제4 핀은 게르마늄
    또는 III-V 반도체 재료 중에서 다른 하나를 포함함 -;
    을 포함하고,
    상기 제1 핀 및 상기 기판 사이의 제1 계면은 상기 제2 핀 및 상기 기판
    사이의 제2 계면과 동일 평면에 있으며, 상기 제1 계면 및 상기 제2 계면은 비-패싯형(non-faceted)이며, 상기 제1 계면 및 상기 제2 계면이 10000개 미만의 결함들/선형 cm를 갖는다는 점에서 비정질화 및 결정질 손상이 실질적으로 없고,
    상기 제3 핀 및 상기 기판 사이의 제3 계면은 상기 제4 핀 및 상기 기판 사이의 제4 계면과 동일 평면에 있으며, 상기 제3 계면 및 상기 제4 계면은 비- 패싯형(non-faceted)이며, 상기 제3 계면 및 상기 제4 계면이 10000개 미만의 결함들/선형 cm를 갖는다는 점에서 비정질화 및 결정질 손상이 실질적으로 없는,
    집적 회로.
  16. 제15항에 있어서,
    상기 제1 핀 상의 제1 게이트 구조체 - 상기 제1 게이트 구조체는 상기 제1 게이트 구조체의 양 측면 각각에 제1 소스 영역 및 제1 드레인 영역을 가짐 -; 및
    상기 제2 핀 상의 제2 게이트 구조체 - 상기 제2 게이트 구조체는 상기 제2 게이트 구조체의 양 측면 각각에 제2 소스 영역 및 제2 드레인 영역을 가짐 -
    를 추가로 포함하는 집적 회로.
  17. 제15항에 있어서,
    상기 제1 핀의 일부인 채널 영역을 포함하는 제1 트랜지스터; 및
    상기 제2 핀의 일부인 채널 영역을 포함하는 제2 트랜지스터
    를 추가로 포함하는 집적 회로.
  18. 제17항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나는 p-MOS 트랜지스터인, 집적 회로.
  19. 집적 회로로서,
    기판;
    채널 영역을 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터의 채널 영역은 상기 기판 상에 있거나 또는 상기 기판의 일부분이고, 제1 반도체 재료를 포함함 -;
    채널 영역을 포함하는 제2 트랜지스터 - 상기 제2 트랜지스터의 채널 영역은 상기 기판 상에 있고, 제2 반도체 재료를 포함함 -;
    채널 영역을 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터의 채널 영역은 상기 기판 상에 있고, 상기 제1 반도체 재료 및 상기 제2 반도체 재료와 상이한 제3 반도체 재료를 포함함 -; 및
    채널 영역을 포함하는 제4 트랜지스터 - 상기 제4 트랜지스터의 채널 영역은 상기 기판 상에 있고, 상기 제1 반도체 재료, 상기 제2 반도체 재료 및 상기 제3 반도체 재료와 상이한 제4 반도체 재료를 포함함 -
    를 포함하고,
    상기 기판과 상기 제2, 제3 및 제4 반도체 재료들 각각과의 사이의 계면은 비-패싯형이라는 점에서 실질적으로 평면이고, 비정질화 및 결정질 손상이 실질적으로 없는 집적 회로.
  20. 제19항에 있어서, 상기 제1, 제2, 제3 및 제4 반도체 재료들은 동일한 도핑을 가질 수 있거나 갖지 않을 수 있는 상이한 반도체 재료들이라는 점에서 서로 상이한 집적 회로.
  21. 제19항에 있어서, 상기 제1, 제2, 제3 및 제4 반도체 재료들은 각각 실리콘, 게르마늄, 실리콘 게르마늄(SiGe) 및 III-V 재료의 그룹으로부터 선택되는 집적 회로.
  22. 제19항에 있어서, 상기 제1 트랜지스터의 채널 영역은 상기 기판의 일부분인 집적 회로.
  23. 제19항에 있어서, 상기 제1 트랜지스터의 채널 영역은 상기 기판 상에 있는 집적 회로.
  24. 제19항에 있어서, 상기 제1 반도체 재료는 실리콘이고, 상기 제2 반도체 재료는 게르마늄이고, 상기 제3 반도체 재료는 실리콘 게르마늄(SiGe)이고, 상기 제4 반도체 재료는 III-V 재료를 포함하는 집적 회로.
  25. 제19항에 있어서, 상기 기판은 벌크 실리콘이고, 상기 제1 반도체 재료는 상기 기판의 실리콘을 포함하는 집적 회로.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418464B2 (en) 2015-06-12 2019-09-17 Intel Corporation Techniques for forming transistors on the same die with varied channel materials
EP3314644B1 (en) * 2015-06-24 2023-12-20 Intel Corporation Replacement channel etch for high quality interface
EP3314661A4 (en) * 2015-06-24 2019-02-13 Intel Corporation SUB-FIN SIDE WALL PASSIVATION AT REPLACEMENT CHANNEL FINFETS
CN108028276B (zh) 2015-09-25 2022-04-26 英特尔公司 晶体管沟道区域界面的钝化
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
US10497577B2 (en) 2017-08-31 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
DE102017126435B4 (de) * 2017-08-31 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-feldeffekttransistorvorrichtung und verfahren
WO2019132865A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Heterogeneous ge/iii-v cmos transistor structures
US20190279981A1 (en) * 2018-03-06 2019-09-12 International Business Machines Corporation Vertical transport complimentary metal-oxide-semiconductor with varying threshold voltages
KR20200018863A (ko) * 2018-08-13 2020-02-21 삼성전자주식회사 반도체 장치
US11054748B2 (en) 2018-09-21 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy insertion for improving throughput of electron beam lithography
US11094597B2 (en) 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures
US11088249B2 (en) 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with implant and method of manufacturing same
CN113299761A (zh) * 2021-05-12 2021-08-24 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
CN114267736A (zh) * 2021-06-02 2022-04-01 青岛昇瑞光电科技有限公司 一种堆叠式全栅纳米片器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140374802A1 (en) * 2013-06-25 2014-12-25 International Business Machines Corporation Bipolar transistor with maskless self-aligned emitter
US20150028454A1 (en) * 2013-07-24 2015-01-29 International Business Machines Corporation Finfet structures having silicon germanium and silicon channels

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007014294A2 (en) * 2005-07-26 2007-02-01 Amberwave Systems Corporation Solutions integrated circuit integration of alternative active area materials
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8610172B2 (en) * 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
US9087687B2 (en) * 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8889495B2 (en) * 2012-10-04 2014-11-18 International Business Machines Corporation Semiconductor alloy fin field effect transistor
US20140145270A1 (en) * 2012-11-28 2014-05-29 International Business Machines Corporation Strain relaxation with self-aligned notch
US8975168B2 (en) 2013-05-28 2015-03-10 Stmicroelectronics, Inc. Method for the formation of fin structures for FinFET devices
US9087870B2 (en) * 2013-05-29 2015-07-21 GlobalFoundries, Inc. Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US20140374838A1 (en) * 2013-06-21 2014-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Nitride Liners and Methods of Forming the Same
US9093275B2 (en) 2013-10-22 2015-07-28 International Business Machines Corporation Multi-height multi-composition semiconductor fins
KR102178827B1 (ko) * 2014-02-13 2020-11-13 삼성전자 주식회사 Mosfet, 그 제조 방법, 및 mosfet을 구비한 반도체 장치
TWI671800B (zh) * 2014-04-16 2019-09-11 耶魯大學 獲得平面的半極性氮化鎵表面的方法
US9997414B2 (en) * 2014-06-24 2018-06-12 Intel Corporation Ge/SiGe-channel and III-V-channel transistors on the same die
US10418464B2 (en) 2015-06-12 2019-09-17 Intel Corporation Techniques for forming transistors on the same die with varied channel materials
CN107743656A (zh) * 2015-06-19 2018-02-27 英特尔公司 具有外延生长的源极/漏极区的晶体管中的电阻减小
WO2016209210A1 (en) * 2015-06-23 2016-12-29 Intel Corporation Indium-rich nmos transistor channels

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140374802A1 (en) * 2013-06-25 2014-12-25 International Business Machines Corporation Bipolar transistor with maskless self-aligned emitter
US20150028454A1 (en) * 2013-07-24 2015-01-29 International Business Machines Corporation Finfet structures having silicon germanium and silicon channels

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KR20180016351A (ko) 2018-02-14
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TW201709524A (zh) 2017-03-01

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