KR102656227B1 - 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자 - Google Patents

반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자 Download PDF

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Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 제조공정 중 박막을 형성하는 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자에 관한 것이다.
본 발명은 상기와 같은 본 발명의 목적을 달성하기 위하여 창출된 것으로서, 본 발명은, 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 상기 서로 다른 2종 이상의 금속물질을 이용하여 박막을 형성하는 반도체 소자 제조방법으로서, 각 금속물질을 포함하는 2종 이상의 전구체들과, 상기 전구체들과 반응하는 반응가스를 이용하여 상기 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며, 상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되는 것을 특징으로 하는 반도체 소자 제조방법을 개시한다.

Description

반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자 {Thin film deposition method, substrate processing method and semiconductor manufactured by the same method}
본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 제조공정 중 박막을 형성하는 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자에 관한 것이다.
DRAM, NAND 플레시 메모리, CPU, 모바일 CPU 등의 반도체 소자, LCD 패널, OLED 패널 등의 디스플레이 패널은, 증착, 식각 등 하나 이상의 반도체 공정을 거쳐 제조된다.
한편 반도체 제조기술의 발전에 따라 나노공정으로 일컬어지는 초미세 공정을 통하여 반도체 소자 등이 제조되고 있다.
그리고 초미세 공정의 일부로서 더블 패터닝 기술(DPT), 더 나아가 특허문헌 1과 같은 쿼드러플 패터닝 기술(QPT)이 제시되고 있다.
도 1은, 종래의 DPT 또는 QPT 공정의 일부를 보여주는 개념도이다.
특허문헌 1 등과 같은 종래의 DPT 또는 QPT 공정을 수행하기 위해서는, 도 1에 도시된 바와 같이, 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 스페이서(20) 형성을 위한 박막(21)을 형성하는 증착단계와, 증착단계에서 형성된 박막(21)의 일부의 식각하는 에칭단계와, 에칭단계 후에 맨드렐 패턴(10)을 제거한 후 기판(1)에 미세패턴을 형성하는 패턴형성단계를 포함할 수 있다.
한편 종래의 공정에 따르면, 도 1에 도시된 바와 같이, 스페이서(20)의 상단부 단면형상이 둥근 형상을 가지게 되어, 패턴형성단계 수행시 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 문제점이 있다.
특히 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 경우 일측으로 굽어지는 소위 보잉(bowing)이 발생되는 문제점이 있다.
(특허문헌 1) KR10-2016-0090426 A
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 스페이서의 상단부 단면형상을 개선함으로써 스페이서의 하단 부근에서 내측으로 과도하게 식각되는 것을 최소화할 수 있는 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자를 제공하는데 있다.
본 발명은 상기와 같은 본 발명의 목적을 달성하기 위하여 창출된 것으로서, 본 발명은, 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 상기 서로 다른 2종 이상의 금속물질을 이용하여 박막을 형성하는 반도체 소자 제조방법으로서, 각 금속물질을 포함하는 2종 이상의 전구체들과, 상기 전구체들과 반응하는 반응가스를 이용하여 상기 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며, 상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되는 것을 특징으로 하는 반도체 소자 제조방법을 개시한다.
상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 밀도가 표면으로 가면서 증가하거나 감소하도록 박막특성이 변화될 수 있다.
상기 증착단계(S10)에 의하여 형성된 박막(21)은, 2종 이상의 금속물질이 포함된 옥사이드 박막이며, 상기 증착단계(S10)는, 상기 2종 이상의 금속물질의 함량비를 변화시켜 형성되는 박막(21)의 밀도가 표면으로 가면서 증가되거나 감소될 수 있다.
상기 증착단계(S10)는, 상기 각 금속물질을 포함하는 2종 이상의 전구체들을 공정챔버에 동시에 주입하거나 미리 설정된 순서에 따라 주입하여 수행될 수 있다.
상기 증착단계(S10)는, 원자층 증착공정에 의하여 수행될 수 있다.
상기 증착단계(S10)는, 각 금속물질에 대응되는 서브증착단계들을 포함하며, 상기 각 서브증착단계는, 대응되는 금속물질을 포함하는 전구체를 이용하여 증착을 수행하며, 상기 각 금속물질에 대응되는 상기 서브증착단계의 수행 횟수는, 나머지 금속물질에 대응되는 서브증착단계의 수행 횟수와 동일하거나 서로 다르게 수행될 수 있다.
상기 서브증착단계는, 제1금속물질에 대응되는 제1서브증착단계와, 제2금속물질에 대응되는 제2서브증착단계를 포함하며, 상기 제1서브증착단계를 a(a는 1 이상의 자연수)회 수행한 후 상기 제2서브증착단계를 b(b는 1이상의 자연수)로 b회 수행할 수 있다.
본 발명에 따른 반도체 소자 제조방법은, 상기 박막증착단계의 수행에 의하여 형성된 박막(맨드렐 패턴(10))이 상측으로 노출시키는 에칭단계(S20)와; 상기 에칭단계(S20) 후에 상기 맨드렐 패턴(10)을 제거하는 맨드렐 제거단계(S30)와; 상기 맨드렐 제거단계(S30) 후에 기판(1)에 미세 패턴을 형성하는 패턴 형성단계(S40)를 포함할 수 있다.
본 발명은 또한 상기와 같은 반도체 소자 제조방법에 의하여 제조된 반도체 소자를 개시한다.
본 발명에 따른 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자는, 에칭공정을 거쳐 형성된 스페이서의 상단부 단면형상을 곡선부분의 형성을 최소화함으로써 스페이서의 하단 부근에서 내측으로 과도하게 식각되는 것을 방지하여 공정불량을 최소화할 수 있는 이점이 있다.
또한 본 발명에 따른 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자는, 스페이서 형성을 위한 박막의 형성시 밀도가 증가하거나 감소하는 박막을 형성함으로써, 후속되는 에칭공정을 통하여 형성되는 스페이서의 단면형상을 다양하게 형성할 수 있어 다양한 공정조건에 효과적으로 대응할 수 있는 이점이 있다.
특히 본 발명에 따른 반도체 소자 제조방법 및 그 방법에 의하여 제조된 반도체 소자는, 스페이서 형성을 위한 박막의 형성시 밀도가 증가하는 박막을 형성함으로써, 후속되는 에칭공정을 통하여 형성되는 스페이서의 단면형상을 다양하게 형성할 수 있어 다양한 공정조건에 효과적으로 대응할 수 있는 이점이 있다.
도 1은, 종래의 DPT 또는 QPT 공정의 일부를 보여주는 개념도이다.
도 2는, 본 발명에 따른 반도체 소자 제조방법을 포함하는 기판제조방법을 보여주는 개념도이다.
도 3은, 도 2의 반도체 소자 제조방법 중 박막특성 변화의 일 예인 밀도변화의 예를 보여주는 그래프이다.
도 4는, 본 발명에 따른 반도체 소자 제조방법의 일예를 보여주는 순서도이다.
이하 본 발명에 따른 반도체 소자 제조방법 및 그 제조방법에 의하여 제조된 반도체 소자에 관하여 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 반도체 소자 제조방법은, 도 2 내지 도 4에 도시된 바와 같이, 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 서로 다른 2종 이상의 금속물질을 이용하여 박막을 형성하는 반도체 소자 제조방법으로서, 각 금속물질을 포함하는 2종 이상의 전구체들과, 전구체들과 반응하는 반응가스를 이용하여 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며, 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되는 것을 특징으로 한다.
본 발명에 따른 기판제조방법에 의하여 제조되는 반도체는, DRAM, NAND 플레시 메모리, CPU, 모바일 CPU 등의 반도체 소자, LCD 패널, OLED 패널 등의 디스플레이 패널 등 증착공정을 포함하여 제조되는 소재이면 어떠한 소재도 가능하다.
특히 본 발명에 따른 반도체 소자 제조방법은, 패턴화된 식각공정이 후속으로 수반되는 경우에 유용하다.
한편 본 발명에 따른 반도체 소자 제조방법은, 증착단계(S10)의 증착공정 수행에 의하여 형성된 박막(21)이 밀도, 경도, 강성, 에칭특성 등의 박막특성이 표면으로 가면서 변화되는 것을 특징으로 한다.
여기서 상기 박막특성은, 밀도, 경도, 강성, 에칭특성 등 박막이 가지는 물리적 화학적 특성을 말한다.
예를 들면 상기 박막특성 중 하나로서 에칭특성은, 식각률을 의미하며, 본 발명에 따른 반도체 소자 제조방법은, 식각깊이 기준 최저면에서 표면으로 가면서 증가하거나 감소하는 등 변화되는 것을 특징으로 한다.
구체적인 실시예로서, 본 발명에 따른 반도체 소자 제조방법은, 박막(21)의 형성에 있어서 표면으로 가면서 박막특성의 하나인 밀도가 증가하도록 형성하게 되면, 후술하는 에칭공정의 수행시 밀도가 높은 부분에서 상대적으로 에칭속도가 저하되게 된다.
이러한 원리를 이용하게 되면 도 2에 도시된 바와 같이, 박막특성이 표면으로 가면서 변화되는 박막(21)의 형성 후 에칭공정을 수행하게 되면 스페이서(20)의 상측 형상은, 종래 방법에 의한 스페이서(20)에 비하여 상대적으로 평평하게 형성하는 등 공정을 개선할 수 있게 된다.
한편 상기 박막(21)의 밀도변화 등 박막특성의 변화를 유도하는 방법은, 하나의 증착물질을 사용하고 증착공정 조건을 변화시키는 제1방법, 비중이 다른 2종 이상의 금속물질들에 의하여 증착공정을 수행하고 2종 이상의 금속물질의 함량비 등을 변화시키는 제2방법, 비중이 다른 2종 이상의 금속물질들에 의하여 증착공정을 수행하고 각 금속물질에 의한 독립적 수행을 통한 복수층의 박막을 형성하는 제3방법 등이 있다.
상기 제1방법은, 하나의 증착물질을 사용하고 증착공정 조건을 변화시키는 방법으로서, 다양한 방법에 의하여 수행될 수 있다.
예로서, 상기 제1방법은, Ti, Zr, Sn 등 단일의 금속물질에 의하여 박막(21)을 형성할 수 있다.
보다 구체적으로, 상기 제1방법은, PECVD, 원자층증착공정 등, 바람직하게는 원자층증착공정에 의하여 수행될 수 있으며, Zr, Ti 등 단일의 금속물질을 포함하는 전구체 및 전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하여 수행될 수 있다.
특히 상기 제1방법은, 플라즈마를 이용한 원자층증착공정, 즉 PEALD에 의하여 수행될 수 있으며, 초기에 플라즈마 파워를 낮게 하여 상대적으로 박막특성의 변화, 예를 들면 밀도를 낮게 하고 점차 플라즈마 파워를 증가시켜 표면으로 가면서 박막특성의 변화, 예를 들면 밀도를 증가시킬 수 있다.
제1방법의 다른 예로서, 플라즈마를 이용한 원자층 증착공정에 의하여 수행되며, 플라즈마 형성을 위하여 인가되는 RF전력을 변화시키는 등 공정조건을 변화시켜 박막특성의 변화, 예를 들면 밀도가 표면으로 가면서 증가하거나 감소하는 박막(21)을 형성할 수 있게 된다.
상기 제2방법은, 본 발명의 가장 바람직한 예로서, 비중이 다른 2종 이상의 금속물질을 이용하여 증착공정을 수행하고 2종 이상의 금속물질의 함량비 등을 변화시키는 방법으로, PECVD, 원자층증착공정 등, 바람직하게는 원자층증착공정에 의하여 수행될 수 있다.
상기 제2방법은, 일예로서, 비중이 다른 2종 이상의 금속물질, 예를 들면 Zr 및 Ti의 함량비를 변화시켜 박막(21)의 표면으로 가면서 박막특성, 예를 들면 밀도를 변화시킬 수 있다.
보다 구체적으로, 상기 제2방법은, Zr, Ti 등 2종 이상의 금속물질들을 포함하는 전구체들과, 2종 이상의 전구체들과 반응하는 반응가스를 이용하여 맨드렐 패턴(10) 상에 박막(21)을 형성하고 이때 Zr 및 Ti의 함량비를 변화시켜 박막(21)의 표면으로 가면서 박막특성, 예를 들면 밀도를 변화(구체적인 예로서 표면으로 가면서 밀도 증가)시킬 수 있다.
즉, Zr, Ti 등 2종 이상의 금속물질들을 포함하는 전구체들과, 2종 이상의 전구체들과 반응하는 반응가스, 소위 3원계를 갖는 옥사이드 물질에 의하여 박막(21)을 형성할 수 있다.
여기서 상기 제2방법은, Zr을 포함하는 제1전구체, Ti를 포함하는 제2전구체를 소스가스로, 제1전구체 및 제2전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하는 원자층 증착공정에 의하여 수행될 수 있다.
구체적으로, Zr의 원자량 또는 비중이 Ti의 원자량 또는 비중이 더 큰 바, 초기에는, 초기 증착시 Ti의 원소함량 % 를 더 높게 하고 증착공정을 수행하면서 Zr의 원소함량 % (함량비)를 증가시켜 표면으로 가면서 박막의 특성을 변화시킬 수 있다.
즉, 상기와 같은 상기 제2방법에 따른 증착단계(S10)에 의하여 형성된 박막(21)은, 2종 이상의 금속물질이 포함된 옥사이드 박막이며, 증착단계(S10)는, 2종 이상의 금속물질의 함량비를 변화시켜 박막특성, 예를 들면 밀도가 표면으로 가면서 증가하거나 감소하도록 박막(21)을 형성할 수 있다.
상기 제3방법은, 비중이 다른 2종 이상의 금속물질들에 의하여 증착공정을 수행하고 각 금속물질에 의한 독립적 수행을 통한 복수층의 박막을 형성하는 방법이다. 여기서 상기 제3방법의 경우 초박막의 형성을 요하는바 초박막 형성이 가능한 원자층 증착공정으로 수행됨이 바람직하다.
구체적으로 상기 제3방법은, 증착단계(S10)가 각 금속물질에 대응되는 서브증착단계들을 포함할 수 있으며, 각 서브증착단계는, 대응되는 금속물질을 포함하는 전구체를 이용하여 증착을 수행할 수 있다.
이때 상기 각 금속물질에 대응되는 서브증착단계의 수행 횟수는, 나머지 금속물질에 대응되는 서브증착단계의 수행 횟수와 동일하거나 서로 다르게 수행될 수 있다.
상기 복수의 서브증착단계들을 포함하는 증착단계(S10)는, 예로서, 금속물질은 2종으로 사용될 때, 제1금속물질에 대응되는 제1서브증착단계와, 제2금속물질에 대응되는 제2서브증착단계를 포함할 수 있다.
그리고 상기 제1서브증착단계 및 제2증착단계의 다양한 조합에 의하여 서브증착단계가 수행될 수 있다.
일예로서, 상기 박막(21)이 100회의 서브증착단계의 수행에 의하여 수행되는 경우, 초기에는 제1서브증착단계의 횟수비를 늘리고, 점차 제2서브증착단계의 횟수비를 증가시킴으로써 표면으로 가면서 박막특성, 예를 들면 밀도를 변화(증가, 감소 등)시킬 수 있다.
다른 예로서, 상기 서브증착단계는, 도 4에 도시된 바와 같이, 제1금속물질에 대응되는 제1서브증착단계와, 제2금속물질에 대응되는 제2서브증착단계를 포함할 때, 제1서브증착단계를 a(a는 1 이상의 자연수)회 수행한 후 상기 제2서브증착단계를 b(b는 1이상의 자연수)로 b회 수행할 수 있다.
여기서 상기 a 및 b는 동일하거나 서로 다르게 하여, 형성되는 박막(21)의 박막특성, 예를 들면 밀도가 표면으로 가면서 변화(증가, 감소 등)될 수 있다.
구체적인 실시예로서, 상기 제3방법은, 각 금속물질에 대응하는 옥사이드 박막을 형성하는 서브증착단계(예를 들면 제1서브증착단계 및 제2서브증착단계)로서, Ti를 포함하는 제1전구체 및 제1전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하는 제1서브증착단계 및 Zr를 포함하는 제2전구체 및 제2전구체와 반응하여 옥사이드 박막을 형성하는 반응가스를 이용하는 제2서브증착단계의 조합에 의하여 수행될 수 있다.
즉, 비중이 다른 2종 이상의 금속물질, 예를 들면 Ti를 포함하는 제1전구체 및 Zr을 포함하는 제2전구체에 의하여 각각 형성되는 옥사이드 박막을 복수 층으로 구성하여 표면으로 가면서 박막특성, 예를 들면 밀도를 증가시킬 수 있다.
따라서 상기와 같은 제3방법에 의하여 박막(21)의 박막특성, 예를 들면 밀도를 변화시킴에 있어서, 각 금속물질에 대응하는 옥사이드 박막의 형성 횟수에 따라서 밀도가 표면으로 가면서 증가하는 박막(21)을 형성할 수 있게 된다.
한편 앞서 설명한 바와 같이, 상기 증착단계(S10)는, 후속공정으로서 식각공정이 수반되는 제조방법에 사용됨이 바람직하며, 특히 증착단계(S10)에 의하여 박막(21)이 형성되는 기판(1)은, 스페이서(20) 형성을 위한 맨드렐 패턴(10)이 형성된 기판인 것이 바람직하다.
상기 맨드렐 패턴(10)은, DPT, QPT의 공정을 위하여 기판(1) 표면에 형성되는 층으로서 미리 설정된 패턴으로 형성되며, 유기물로 이루어질 수 있다.
그리고 상기 스페이서(20)는, DPT, QPT의 공정을 위하여 맨드렐 패턴(10)을 이용하여 형성되는 패턴화된 층으로서, 미리 설정된 패턴으로 형성된다.
그리고 본 발명에 따른 반도체 소자 제조방법은, 보다 완성된 공정으로서, 맨드렐 패턴(10)이 상측으로 노출시키는 에칭단계(S20)와; 에칭단계(S20) 후에 맨드렐 패턴(10)을 제거하는 맨드렐 제거단계(S30)와; 맨드렐 제거단계(S30) 후에 기판(1)에 미세 패턴을 형성하는 패턴 형성단계(S40)를 포함할 수 있다.
상기 에칭단계(S20)는, 맨드렐 패턴(10)이 상측으로 노출시키는 단계로서, 다양한 방법에 의하여 수행될 수 있다.
특히 상기 에칭단계(S20)는, 식각공정 수행에 의하여 스페이서(20)를 형성하며, 스페이서(20)의 상측 형상은, 종래 방법에 의한 스페이서(20)에 비하여 상대적으로 평평하게 형성할 수 있다.
즉, 상기 박막(21)은, 표면으로 가면서 밀도가 증가하도록 형성된 경우 에칭단계(S20) 수행시 맨드렐 패턴(10)의 상단부가 집중적으로 식각되고 측방은 상대적으로 식각속도가 낮게 되므로 전체적으로, 종래 방법에 의한 스페이서(20)에 비하여 상대적으로 평평하게 형성할 수 있다.
상기 맨드렐 제거단계(S30)는, 에칭단계(S20) 후에 맨드렐 패턴(10)을 제거하는 단계로서, 맨드렐 패턴(10)의 물성에 따라서 다양한 방법에 의하여 수행될 수 있다.
특히 상기 맨드렐 패턴(10)이 유기물인 경우 애싱공정을 통하여 제거될 수 있다.
상기 패턴 형성단계(S40)는, 맨드렐 제거단계(S30) 후에 식각공정을 통하여 기판(1)에 미세 패턴을 형성하는 단계로서, 다양한 방법에 의하여 수행될 수 있다.
특히 상기 패턴 형성단계(S40)는, 앞서 설명한 상측 형상이 평평한 스페이서(20)에 의하여 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 것을 방지하여 공정불량을 최소화할 수 있게 된다.
한편 본 발명에 따른 반도체 소자 제조방법은, 박막(21)의 밀도가 표면으로 가면서 증가시키는 경우를 들어 설명하였으나, 스페이서(20)의 하단 부근에서 내측으로 과도하게 식각되는 것을 유도하고자 하는 경우에는 반대로 수행될 수 있다.
즉, 상기 증착단계(S10)의 수행시, 박막(21)의 밀도가 표면으로 가면서 감소시키는 경우 형성되는 스페이서(20)의 상단부근의 형상이 뾰족하게 형성되면, 스페이서(20)의 상단부근의 형상에 의하여 도 1에 도시된 바와 같은 현상을 극대화할 수 있다.
정리하면, 본 발명에 따른 반도체 소자 제조방법은, 증착공정에 의하여 형성되는 박막(10)의 밀도를 표면으로 가면서 증가하거나 감소시킴으로써, 후속되는 식각공정에 다양한 부대효과를 부여할 수 있다.
이상은 본 발명에 의해 구현될 수 있는 바람직한 실시예의 일부에 관하여 설명한 것에 불과하므로, 주지된 바와 같이 본 발명의 범위는 위의 실시예에 한정되어 해석되어서는 안 될 것이며, 위에서 설명된 본 발명의 기술적 사상과 그 근본을 함께하는 기술적 사상은 모두 본 발명의 범위에 포함된다고 할 것이다.
1 : 기판 10 : 맨드렐 패턴
21 : 박막 20 : 스페이서

Claims (10)

  1. 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 서로 다른 2종 이상의 금속물질을 이용하여 박막(21)을 형성하는 반도체 소자 제조방법으로서,
    각 금속물질을 포함하는 2종 이상의 전구체들과, 상기 전구체들과 반응하는 반응가스를 이용하여 상기 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며,
    상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되며,
    상기 증착단계(S10)는, 상기 2종 이상의 금속물질의 함량비를 변화시켜 형성되는 박막(21)의 박막특성이 표면으로 가면서 변화되며,
    상기 증착단계(S10)는, 상기 각 금속물질을 포함하는 2종 이상의 전구체들을 공정챔버에 동시에 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 청구항 1에 있어서,
    상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 밀도가 표면으로 가면서 증가하거나 감소하도록 박막특성이 변화되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 청구항 1에 있어서,
    상기 증착단계(S10)에 의하여 형성된 박막(21)은, 2종 이상의 금속물질이 포함된 옥사이드 박막이며,
    상기 증착단계(S10)는, 상기 2종 이상의 금속물질의 함량비를 변화시켜 형성되는 박막(21)의 밀도가 표면으로 가면서 증가되거나 감소되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 청구항 1에 있어서,
    상기 증착단계(S10)는, 원자층 증착공정에 의하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 기판(1) 상에 형성된 맨드렐 패턴(10) 상에 서로 다른 2종 이상의 금속물질을 이용하여 박막(21)을 형성하는 반도체 소자 제조방법으로서,
    각 금속물질을 포함하는 2종 이상의 전구체들과, 상기 전구체들과 반응하는 반응가스를 이용하여 상기 맨드렐 패턴(10) 상에 박막(21)을 형성하는 증착단계(S10)를 포함하며,
    상기 증착단계(S10)의 수행에 의하여 형성된 박막(21)은, 표면으로 가면서 박막특성이 변화되며,
    상기 증착단계(S10)는, 상기 2종 이상의 금속물질의 함량비를 변화시켜 형성되는 박막(21)의 박막특성이 표면으로 가면서 변화되며,
    상기 증착단계(S10)는, 제1금속물질을 포함하는 전구체를 이용하여 증착을 수행하는 제1서브증착단계와, 제2금속물질을 포함하는 전구체를 이용하여 증착을 수행하는 제2서브증착단계를 포함하고, 상기 증착단계(S10)는, 상기 제1서브증착단계 및 상기 제2서브증착단계를 조합하여 수행하며,
    상기 증착단계(S10)는, 초기에는 상기 제1서브증착단계 및 상기 제2서브증착단계 중 상기 제1서브증착단계를 더 많이 수행하고, 점차 상기 제1서브증착단계 및 상기 제2서브증착단계 중 상기 제2서브증착단계를 더 많이 수행함으로써, 표면으로 가면서 박막특성을 변화시키는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 청구항 5에 있어서,
    상기 증착단계(S10)는, 원자층 증착공정에 의하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 삭제
  8. 청구항 1 내지 청구항 6 중 어느 하나의 항에 있어서;
    상기 증착단계(S10) 후에 맨드렐 패턴(10)을 상측으로 노출시키는 에칭단계(S20)와;
    상기 에칭단계(S20) 후에 상기 맨드렐 패턴(10)을 제거하는 맨드렐 제거단계(S30)와;
    상기 맨드렐 제거단계(S30) 후에 기판(1)에 미세 패턴을 형성하는 패턴 형성단계(S40)를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 청구항 1 내지 청구항 6 중 어느 하나의 항에 있어서,
    상기 2종 이상의 금속물질은, Zr 및 Ti인 것을 특징으로 하는 반도체 소자 제조방법.
  10. 청구항 9에 있어서,
    초기 증착시 Ti의 함량비를 더 높게 하고 증착공정을 수행하면서 Zr의 함량비를 증가시켜 표면으로 가면서 박막의 특성을 변화시키는 것을 특징으로 하는 반도체 소자 제조방법.
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