JP2008538857A - エッチングプロセスのための安定化したフォトレジスト構成 - Google Patents

エッチングプロセスのための安定化したフォトレジスト構成 Download PDF

Info

Publication number
JP2008538857A
JP2008538857A JP2008500771A JP2008500771A JP2008538857A JP 2008538857 A JP2008538857 A JP 2008538857A JP 2008500771 A JP2008500771 A JP 2008500771A JP 2008500771 A JP2008500771 A JP 2008500771A JP 2008538857 A JP2008538857 A JP 2008538857A
Authority
JP
Japan
Prior art keywords
mask
sidewall
photoresist
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008500771A
Other languages
English (en)
Other versions
JP2008538857A5 (ja
JP5070196B2 (ja
Inventor
サジャディ・エス.エム.・レザ
ハドソン・エリック・エー.
シリグリアーノ・ピーター
キム・ジ・スー
ホアン・ジソング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/076,087 external-priority patent/US7241683B2/en
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2008538857A publication Critical patent/JP2008538857A/ja
Publication of JP2008538857A5 publication Critical patent/JP2008538857A5/ja
Application granted granted Critical
Publication of JP5070196B2 publication Critical patent/JP5070196B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • Y10S438/949Energy beam treating radiation resist on semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】エッチレイヤに特徴を形成する方法を提供する。
【解決手段】第1のマスクが前記エッチレイヤ上に形成され、前記第1のマスクは、幅を有する複数のスペースを定義する。第1のマスクは縦方向にエッチングされ、エッチングされた第1のマスクは、前記第1のマスクの前記スペースの前記幅より大きい幅を有する複数のスペースを定義する。前記エッチングされた第1のマスク上に側壁レイヤが形成され、前記側壁レイヤは、前記エッチングされた第1のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する複数のスペースを定義する。前記エッチレイヤ中に前記側壁レイヤを通して特徴がエッチングされ、前記特徴は前記エッチングされた第1のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する。前記マスク及び前記側壁レイヤは取り除かれる。
【選択図】図1

Description

本発明は、半導体デバイスの形成に関する。
半導体ウェーハ処理のあいだ、半導体デバイスの特徴は、よく知られたパターニングおよびエッチ ングプロセスを用いてウェーハ中で定義される。これらのプロセスにおいて、フォトレジスト(PR)材料がウェーハ上に堆積され、それからレチクルによってフィルタがかけられた光に曝される。このレチクルは、一般には、レチクルを通して伝搬する光を阻止する例示的な特徴幾何学的形状でパターンが付けられたガラス板である。
レチクルを通った後、光はフォトレジスト材料の表面に接する。光はフォトレジスト材料の化学的組成を変化させ、現像剤がフォトレジスト材料の一部を除去できるようにする。ポジ型フォトレジスト材料の場合、露光された領域が除去され、ネガ型フォトレジスト材料の場合、露光されていない領域が除去される。その後、ウェーハがエッチ ングされ、フォトレジスト材料によってもはや保護されていない領域から、下にある材料が除去され、それによって所望の特徴がウェーハ中に定義される。
フォトレジストにはさまざまな世代が知られている。193nm及びそれより高世代のフォトレジスト材料は、軟弱であるという問題があり、低選択性、ラインエッジ粗さ、ストリエーション、及びラインウィグリングを引き起こすということがわかってきた。ラインエッジ粗さは、フォトレジストマスクの一部を化学的にエッチングにより取り除くというようなフォトレジストマスクの変更、あるいは不均一なポリマー堆積のせいであり得る。不均一なポリマー堆積は使用されたガス、表面材料ポリマー付着係数、あるいは再スパッタリングに依存し得る。ラインウィグリングは、フォトレジストマスク上の材料堆積によって引き起こされる応力に関係すると信じられている。フォトレジストマスク上の不均一な堆積がラインウィグリング応力を引き起こし得る。このプロセス中に遭遇し得る問題は、ストリエーション及び微小寸法(CD)の限界である。
前述のことを達成するために、本発明の目的によれば、エッチレイヤに特徴を形成する方法が提供される。第1のマスクが前記エッチレイヤ上に形成され、前記第1のマスクは、幅を有する複数のスペースを定義する。第1のマスクは縦方向にエッチングされ、エッチングされた第1のマスクは、前記第1のマスクの前記スペースの前記幅より大きい幅を有する複数のスペースを定義する。前記エッチングされた第1のマスク上に側壁レイヤが形成され、前記側壁レイヤは、前記エッチングされた第1のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する複数のスペースを定義する。前記エッチレイヤ中に前記側壁レイヤを通して特徴がエッチングされ、前記特徴は前記エッチングされた第1のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する。前記マスク及び前記側壁レイヤは取り除かれる。
本発明の他の実施形態において、特徴をエッチレイヤに形成する方法が提供される。前記エッチレイヤ中に複数のビアがエッチングされる。トレンチフォトレジストマスクが形成される。前記トレンチマスク上及び前記複数のビアの側壁上に側壁レイヤが形成される。前期側壁レイヤを通して前記エッチレイヤにトレンチがエッチングされる。
本発明の他の実施形態において、特徴をエッチレイヤに形成する方法が提供される。前記エッチレイヤ上に、パターンされたフォトレジストマスクが形成され、前記フォトレジストマスクは側壁を持つフォトレジスト特徴を有し、前記フォトレジスト特徴の前記側壁は山と谷とを形成するストリエーションを有する。前記フォトレジスト特徴の前記側壁の前記ストリエーションが低減される。前記ストリエーションを低減させることは少なくとも1サイクルを含み、各サイクルは、前記フォトレジスト特徴の前記側壁のストリエーションによって形成される山をエッチバックすること、前記フォトレジスト特徴の前記側壁上に堆積することを含む。前記フォトレジスト特徴を通して前記エッチレイヤ中に特徴がエッチングされる。前記フォトレジストマスクが取り除かれる。
本発明の他の実施形態において、側壁を持つフォトレジスト特徴を有するパターンされたフォトレジストマスクの下に配置されたエッチレイヤに特徴を形成する方法であり、前記フォトレジスト特徴の前記側壁は山と谷を形成するストリエーションを有している方法が提供される。前記フォトレジスト特徴の前記側壁の前記ストリエーションが低減され、少なくとも1サイクルを含んでおり、各サイクルは、ストリエーション山エッチバックガスを供給すること、前記ストリエーション山エッチバックガスからプラズマを形成すること、前記ストリエーション山エッチバックガスを停止すること、フォトレジスト特徴側壁堆積ガスを供給すること、前記フォトレジスト特徴側壁堆積ガスからプラズマを形成すること、及び前記フォトレジスト特徴側壁堆積ガスを停止すること、を含む。前記エッチレイヤがエッチングされる。前記フォトレジストマスクが取り除かれる。
本発明の他の実施形態において、山と谷とを形成するストリエーションを有する側壁を持つフォトレジスト特徴を有するフォトレジストマスクの下のエッチングレイヤ中に特徴をエッチングする装置が提供される。プラズマ処理チャンバであって、プラズマ処理チャンバエンクロージャを形成するチャンバ壁、前記プラズマ処理チャンバエンクロージャ内で基板を支持する基板支持部、前記プラズマ処理チャンバエンクロージャ内の圧力を制御する圧力調整器、プラズマを維持するために前記プラズマ処理チャンバエンクロージャに電力を供給する少なくとも1つの電極、前記プラズマ処理チャンバエンクロージャにガスを供給するガス吸気口、および前記プラズマ処理チャンバエンクロージャからガスを排気するガス排気口、を備える、プラズマ処理チャンバが提供される。ガス源が前記ガス吸気口と流体連通しており、前記ガス源は、ストリエーション山エッチバックガス源、フォトレジスト特徴側壁堆積ガス源、及びエッチレイヤエッチガス源を備える。コントローラが、前記ガス源及び前記少なくとも1つの電極に制御可能に接続されており、前記コントローラは、少なくとも1つのプロセッサ、及びコンピュータで読み取り可能な媒体を備える。前記コンピュータで読み取り可能な媒体は、前記フォトレジスト特徴の前記ストリエーションを低減させるためのコンピュータで読み取り可能なコードを含み、複数のサイクルを含んでおり、各サイクルは、ストリエーション山エッチバックガス源からストリエーション山エッチバックガスを供給するためのコンピュータで読み取り可能なコード、前記ストリエーション山エッチバックガスからプラズマを形成するためのコンピュータで読み取り可能なコード、前記ストリエーション山エッチバックガス源からの前記ストリエーション山エッチバックガスを停止するためのコンピュータで読み取り可能なコード、フォトレジスト特徴側壁堆積ガス源からフォトレジスト特徴側壁堆積ガスを供給するためのコンピュータで読み取り可能なコード、前記フォトレジスト特徴側壁堆積ガスからプラズマを形成するためのコンピュータで読み取り可能なコード、及び前記フォトレジスト特徴側壁堆積ガス源からの前記フォトレジスト特徴側壁堆積ガスを停止するためのコンピュータで読み取り可能なコード、を含む。前記コンピュータで読み取り可能な媒体は、さらに、前記エッチレイヤをエッチングするためのコンピュータで読み取り可能なコード、及び前記フォトレジストマスクを取り除くためのコンピュータで読み取り可能なコードを含む。
本発明のこれらおよび他の特徴は、本発明の詳細な説明において、添付の図を参照して以下により詳細に説明される。
本発明は、添付図面の図中で限定によってではなく例示によって示され、同様の番号は同様の要素を示す。
本発明は、添付の図面に示されるように、そのいくつかの好ましい実施形態を参照して詳細に説明される。以下の記載において、本発明の完全な理解を提供するために多くの具体的な詳細が述べられる。しかし当業者には、本発明はこれら具体的な詳細の一部または全てがなくても実施できることが明らかだろう。他の場合には、本発明の趣旨を不必要にぼかさないために、よく知られたプロセスステップおよび/または構成は詳細に記載されていない。
本発明は、小さな微小寸法(CD)の特徴を提供する。特に、本発明は特徴のエッチングに用いられたフォトレジストパターンのCDよりも小さなCDを有する特徴を提供する。
図1は、理解を助けるため、本発明の一実施形態において用いられ得るプロセスの高レベルフロー図である。基板の上に配置されたエッチレイヤ上に第1のマスクが形成される(ステップ104)。図2Aは、本発明の一実施形態による、パターンされたマスクの断面図である。基板204、例えばウェハの上に、バリアレイヤ206が置かれても良い。バリアレイヤ206の上に、導電金属レイヤあるいはポリシリコンレイヤあるいは誘電体レイヤなどのエッチレイヤ208が形成される。エッチレイヤ208の上に、DARCのような反射防止レイヤ(ARL)210が形成される。パターンされた第1のマスク212がARL210の上に形成される。図示されるように、フォトレジストマスクのスペース222は幅「Sp」を有する。
図2Bに示されるように、第1のフォトレジストマスクは、エッチングされた第1のフォトレジストマスク214が、エッチングされた第1のマスクのスペースの幅「Sp」より大きい幅「Se」を有するように、縦方向にエッチングされる(ステップ108)。本明細書及び請求の範囲において、縦方向のエッチングは、スペース(開口)を形成するマスクの側面のエッチングとして定義され、縦方向のエッチングはスペースのサイズを増加する。トレンチマスクにおいては、そのような縦方向のエッチングはトレンチマスクのトリミングでもあり得る。そのような縦方向のエッチングは、また、マスクの厚さを減少し得る。
エッチングされた第1のマスクのスペースの幅を減少させるように、マスクの上に側壁レイヤが形成される(ステップ112)。図2Cは、エッチングされた第1のフォトレジストマスク214の概略断面図であり、側壁レイヤ218がエッチングされた第1のフォトレジストマスク214の側壁上に形成されている。側壁レイヤ218は、減少したスペース226を形成する。この例では、側壁レイヤ218によって形成されたスペース226は、フォトレジストマスクの幅Spとおおよそ等しい幅Ssを有する。また、図示されるように、側壁レイヤは、高度に正角になるような、実質的に垂直な側壁を有することが好ましい。実質的に垂直な側壁の例としては、底から頂上への側壁と特徴の底とが88°から90°の角度をなす。正角な側壁は、頂上から底にかけて実質的に同じ厚さを持つ堆積レイヤを有する。正角でない側壁はファセッティングやブレッドローフィングを形成し得え、実質的に垂直でない側壁となる。(ファセッティングの形成により)テーパーした側壁あるいはブレッドローフィングした側壁は、堆積レイヤCDを増加させ、質の悪いエッチングマスクを提供する。好ましくは、側壁上の堆積物は、第1のマスク特徴の底の堆積物よりも厚い。さらに好ましくは、第1のマスク特徴の底の上には何のレイヤも堆積されない。この例においては、図示されるように、側壁レイヤ218は、フォトレジストマスク214の頂上のレイヤをも形成する。他の実施形態においては、側壁レイヤは、フォトレジストマスクの頂上のレイヤを形成しない。
そして、エッチレイヤ208中に側壁レイヤのスペースを通して特徴がエッチングされる(ステップ116)。図2Dは、エッチレイヤ208にエッチングされた一群の特徴232を示す。
側壁レイヤ218は、フォトレジストマスク204よりもさらにエッチング耐性を有する材料であり、エッチング選択性の増加を可能にする。さらに、側壁レイヤは、フォトレジストウィグリング、ラインエッジ粗さ、及びストリエーションを防ぐように選ばれた材料でつくられる。
そして、側壁レイヤ及びフォトレジストマスクは取り除かれる(ステップ120)。好ましくは、エッチングチャンバ内の単一のマスク剥離工程がフォトレジストマスク及び側壁レイヤの両方の剥離に用いられる。
ビア第1デュアルダマシン実施形態
本発明の他の実施形態においては、本発明がデュアルダマシンビア第1プロセスに用いられる。図3は、この実施形態に用いられるプロセスの高レベルフロー図である。基板の上に配置されたエッチレイヤ上に第1のマスクが形成される(ステップ304)。図4Aは、本発明の一実施形態による、パターンされたマスクの断面図である。基板404、例えばウェハの上に、バリアレイヤ406が置かれても良い。バリアレイヤ406の上に、誘電体レイヤのようなエッチレイヤ408が形成される。エッチレイヤ408の上に、DARCのような反射防止レイヤ(ARL)410が形成される。パターンされた第1のマスク412がARL410の上に形成される。この実施形態においては、第1のマスクはビアマスクである。第1のジャスはビアを形成する少なくとも1つのスペース422を有する。
図4Bに示されるように、第1のフォトレジストマスクは、エッチングされた第1のフォトレジストマスク414が、エッチングされた第1のマスクのスペースの幅より大きい幅を有するように、縦方向にエッチングされる(ステップ308)。エッチングされた第1のマスクのスペースの幅を減少させるように、マスクの上に側壁レイヤ414が形成される(ステップ312)。そして、エッチレイヤ408中に側壁レイヤのスペースを通して第1の特徴432がエッチングされる(ステップ316)。本実施形態においては、第1の特徴432はビアである。そして、図4Cに示されるように、第1マスク及び側壁レイヤが取り除かれる(ステップ320)。
第2のマスク424がエッチレイヤの上に形成される(ステップ324)。本実施形態においては、第2のマスクはトレンチマスクである。図4Eに示されるように、第2のマスクが縦方向にエッチングされる(ステップ328)。図4Fに示されるように、エッチングされた第2のマスクと第1の特徴の上に側壁レイヤ428が形成される。図4Gに示されるように、側壁レイヤ428を通して、エッチレイヤ408の中に、トレンチ444がエッチングされる。本実施形態においては、ビアの中の側壁レイヤ428がフェンシング448を引き起こすかもしれない。
そして、図4Hに示されるように、第2のマスクと側壁レイヤが取り除かれる(ステップ340)。フェンスはこのステップにおいて除去されてもよく、あるいは、付加的なステップにおいて除去されてもよい。エッチ選択制を増し、ウィグリング、ラインエッジ粗さ、及びストリエーションを低減させるためにフォトレジストマスクを保護する側壁レイヤを用いる他に、本実施形態は、トレンチエッチングの間のビアのノッチング及びボーイングを防ぐためにビアの側壁上の側壁レイヤを用いる。ビア側壁上のエッチング耐性側壁レイヤは、ノッチングを低減あるいは除去するためのよりよい保護を提供すると信じられる。ビアの側壁上の側壁レイヤの形成はビアプラグよりもより効果がある。なぜなら、そのような側壁は、より向上したトレンチエッチングを提供し、より容易に除去され、除去プロセスにおけるダメージを最小にするからである。
[側壁の形成におけるガスモデュレーションの使用]
好ましい実施形態においては、正角な側壁を形成するためにガスモデュレーションが用いられる。好ましくは、側壁レイヤの堆積が、エッチングと剥離が行われるのと同じチャンバでその場処理で(in situ)行われ得、また剥離がマスクと側壁レイヤの両方を取り除かれ得るように、側壁はポリマー材料によって作られ、マスクはフォトレジストマスクである。
図6は、ガスモデュレーションを用いてマスクの上に側壁レイヤを形成する(ステップ112、312,及び332)より詳細なフロー図である。本実施形態においては、マスク上の側壁レイヤの形成(ステップ112、312,及び332)は、堆積位相504とプロファイル成形位相506とを有する。堆積位相は、マスクの側壁の上に側壁レイヤを堆積する堆積プラズマを形成する第1ガスケミストリを用いる。プロファイル成形位相508は、第1ガスケミストリと異なる、堆積物のプロファイルを成形するプラズマを形成する第2ガスケミストリを用いる。
本発明は、誘電体レイヤあるいは導電レイヤのエッチングに用いても良い。誘電体レイヤあるいは導電レイヤに本発明を実施するのに用いられるレシピの例が以下に提供される。
[レシピ例]
発明のプロセスの一例において、エッチレイヤ208は誘電体レイヤである。フォトレジストマスクが誘電体レイヤ208の上に形成される(ステップ104)。そして、基板204がプラズマ処理チャンバに置かれる。図6は、側壁レイヤの堆積、エッチング、及び剥離に用いられ得るプラズマ処理チャンバ600の概略図である。プラズマ処理チャンバ600は、閉じ込めリング602、上部電極604、下部電極608、ガス源610、および排気ポンプ620を備える。ガス源610は、堆積ガス源612及びプロファイル成形ガス源616を備える。ガス源610は、エッチングガス源のような、その他のガス源を備えていてもよい。プラズマ処理チャンバ600内には、基板204が下部電極608上に配置される。下部電極608は、基板204を保持する適切な基板チャッキングメカニズム(例えば静電、機械クランピングなど)を組み込む。リアクタトップ628は、下部電極608に直接に対向するよう配置される上部電極604を組み込む。上部電極604、下部電極608、および閉じ込めリング602は、閉じ込めプラズマ容積を定義する。ガスがガス源610によって閉じ込めプラズマ容積に供給され、排気ポンプ620によって閉じ込めリング602および排気口を通して閉じ込めプラズマ容積から排気される。第1RF源644は、電気的に上部電極604に接続される。第2RF源648は、電気的に下部電極608に接続される。チャンバ壁652は、閉じ込めリング602、上部電極604、および下部電極608をその中に取り囲む。第1RF源644及び第2RF源648の両方は、高周波(27から300)27MHz電源および低周波(2から14)MHz電源を備えうる。RF電源を電極に接続する異なる組み合わせが可能である。コントローラ635が、RF源644及び648、排気ポンプ620、及びガス源610に制御可能に接続される。
図7Aおよび7Bは、本発明の実施形態において用いられるコントローラ635を実現するのに適したコンピュータシステム1300を示す。図7Aは、このコンピュータシステムの一つの可能な物理的形態を示す。もちろんコンピュータシステムは、集積回路、プリント基板、および小型携帯機器から、大型のスーパーコンピュータに至るまで多くの物理的形態をとりえる。コンピュータシステム1300は、モニタ1302、ディスプレイ1304、筐体1306、ディスクドライブ1308、キーボード1310、およびマウス1312を含む。ディスク1314は、データをコンピュータシステム1300に転送し、かつデータをコンピュータシステム1300から転送するために用いられるコンピュータ読み取り可能な媒体である。
図7Bは、コンピュータ1300のブロック図の例である。システムバス1320に接続されているのは、さまざまなサブシステムである。プロセッサ(群)1322(中央処理装置、すなわちCPUとも呼ばれる)は、メモリ1324を含む記憶装置に結合されている。メモリ1324は、ランダムアクセスメモリ(RAM)および読み出し専用メモリ(ROM)を含む。この技術ではよく知られるようにROMは、データおよび命令を単一方向にCPUおよびRAMに転送するようにはたらき、RAMは、典型的にはデータおよび命令を双方向に転送するのに用いられる。メモリのこれら両方のタイプは、以下に述べるコンピュータ読み出し可能な適当な媒体を含みえる。固定ディスク1326はまた、双方向でCPU1322に結合され、追加のデータ記憶容量を提供し、また以下に述べるコンピュータ読み出し可能な適当な媒体を含みえる。固定ディスク1326は、プログラム、データなどを記憶するのに用いられえて、典型的には一次記憶よりも低速な二次記憶媒体(ハードディスクのような)である。固定ディスク1326内に保持された情報は、ることが理解されよう。取り外し可能なディスク1314は、以下に説明するコンピュータ読み出し可能な媒体のいかなる形態をも取りえる。
CPU1322はまた、ディスプレイ1304、キーボード1310、マウス1312およびスピーカ1330のようなさまざまな入力/出力装置に結合される。一般に入力/出力装置は、ビデオディスプレイ、トラックボール、マウス、キーボード、マイク、タッチパネルディスプレイ、トランスデューサカードリーダ、磁気または紙テープリーダ、タブレット、スタイラス、音声または手書き認識機、生体情報読み取り機、または他のコンピュータのいずれでもよい。CPU1322は追加で、ネットワークインタフェース1340を用いて他のコンピュータまたは通信ネットワークに結合されてもよい。そのようなネットワークインタフェースによりCPUは、上述の方法ステップを実行する過程で、ネットワークから情報を受け取り、または情報をネットワークに出力してもよい。さらに本発明の方法の実施形態は、CPU1322上だけで実行されてもよく、またはインターネットのようなネットワーク上で、処理の一部を担当する遠隔地にあるCPUと協働して実行されてもよい。
さらに本発明の実施形態は、コンピュータによって実現できるさまざまな操作を実行するコンピュータコードを格納した、コンピュータによって読み出し可能な媒体を持つコンピュータ記憶製品に関する。媒体およびコンピュータコードは、本発明の目的のために特別に設計され構築されたものでもよく、またはコンピュータソフトウェア技術の当業者に既知の利用可能なものであってもよい。コンピュータ読み出し可能な媒体の例としては、これらに限定はされないが、ハードディスク、フレキシブルディスク、および磁気テープのような磁気媒体、CD−ROMおよびDVDおよびホログラフィックデバイスのような光媒体、フロプティカルディスクのような光磁気媒体、特定アプリケーション向け集積回路(ASIC)、プログラム可能な論理デバイス(PLD)、およびROMおよびRAMデバイスのように、プログラムコードを記憶し実行するために特別に構成されたハードウェアデバイスが挙げられる。コンピュータコードの例としては、コンパイラによって生成される機械語、およびインタープリタを用いてコンピュータによって実行可能なより高いレベルのコードを含むファイルが挙げられる。コンピュータで読み取り可能な媒体は、搬送波中で実現される、プロセッサによって実行される一連の命令を表すコンピュータデータ信号によって搬送されるコンピュータコードでありえる。他の例においては、他の堆積装置が用いられ得る。
マスクを縦方向にエッチングするためのレシピの例(ステップ108、308、及び32)は、エッチングチャンバあるいはプラズマ処理チャンバの圧力1〜300mTを提供する。プラズマ処理チャンバに50〜800Watts の電力が27MHzで供給される。0〜200sccmのCF4 及び5−30sccmのO2 がプラズマ処理チャンバに供給される。より好ましくは、マスクを縦方向にエッチングする圧力は20〜150mTの間である。
堆積位相504の一例は、250sccm(standard cubic centimeters per minute)のAr及び50sccmCH3Fのケミストリを用い、ターボポンプのバットバルブを1000にセットすることによって達成される60mTorrの圧力で行われるCH3F堆積でもよい。27MHzのRF源は500Wattsの電力を供給し、2MHzのRF源は100Wattsの電力を供給する。チャンバ温度は20℃に保たれる。基板を冷却するためのヘリウム冷却圧力は15Torrである。このようなレシピにより、ポリマー側壁の形成が行われる。
プロファイル成形位相508の一例は、270sccmのAr、12sccmのC46, 8sccmのO2、及び100sccmのCOのケミストリを用い、ターボポンプのバットバルブを1000にセットすることによって達成される50mTorrの圧力で行われるC46/O2/CO堆積でもよい。27MHzのRF源は1500Wattsの電力を供給し、2MHzのRF源は480Wattsの電力を供給する。チャンバ温度は20℃に保たれる。基板を冷却するためのヘリウム冷却圧力は15Torrである。
図8Aは堆積位相による堆積レイヤ820の断面図である。堆積レイヤ820はマスク812の上に形成される。この例においては、堆積位相は、輪郭線824で示される「ブレッドローフィング」堆積レイヤを形成する。ブレッドローフィング堆積レイヤは、特徴の頂上付近のより厚い側壁堆積及び特徴の底付近のより薄い側壁堆積(あるいは側壁堆積が無い)ことにより特徴付けられる。さらに、この例におけるブレッドローフィングは、図示されるように、特徴の底の表面上にレイヤを形成する。従って、この堆積は正角でない側壁堆積を提供する。そのような堆積は、所望の実質的に垂直な側壁を提供しない。ブレッドローフィングは、しまいには頂上を摘み取ることになり、コンタクトが閉じてしまいエッチングができなくなるので、マスクキングレイヤとしては使えなくなる。
図8Bは、プロファイル成形位相のみを用いた場合の堆積位相による堆積レイヤ830の断面図である。この例では、プロファイル成形位相は、輪郭線834で示される「ファセッティング」堆積レイヤを形成する。ファセッティング堆積レイヤは、特徴の頂上付近のより薄い側壁堆積(あるいは側壁堆積が無いこと)及び特徴の底付近のより厚い側壁堆積によって特徴付けられる。「ファセッティング」堆積は、特徴の底の表面上にレイヤを形成しない。従って、この堆積も、正角でない側壁堆積を提供する。もし、頂上付近の側壁が薄すぎれば、フォトレジストマスクのファセッティングが生じる。そのような堆積は、所望の実質的に垂直な側壁を提供しない。フォトレジストマスクの角のファセッティングは、エッチング選択性を低下し、マスクの腐食を早め得る。マスクのファセッティングはまたエッチングされたプロファイルのファセッティングをも引き起こす。一般的にマスクの垂直方向のプロファイルはエッチングされた材料に移されるため、ほとんどすべての場合において、マスクにファセッティングが起こるとエッチングされたプロファイルにもファセッティングが生じる。
図8Cは、2秒の堆積と25秒のプロファイル成形とを6サイクル繰り返すことによって形成された堆積レイヤ860の断面図である。図からわかるように、堆積レイヤは垂直な側壁を有し、特徴の底面にはほとんどあるいは全く堆積がない。複数位相の6サイクルプロセスを提供するには、ガスレシピを素早く交替できるガスモデュレーション装置が好ましい装置であろう。
堆積位相504及びプロファイル成形位相508の時間の比率を制御する能力は、もう一つの制御変数を提供する。適切な比率は、図8Cに示されるような実質的に垂直で正角な側壁を提供する。そのような堆積レイヤは、またフォトレジストマスクを保護しエッチング選択性を向上させることができる。本発明によって提供される、堆積プロファイルの制御に用いられるその他の制御変数は、サイクルの数、全堆積時間、堆積/成形位相の時間比率、ガスケミストリのタイプ、及び各比率である。本発明によって用いられ得るガスケミストリは、O2を含むあるいは含まないCxyzあるいはCxx(例えばCH3F/O2、C46/02、CH22、CHF3、CF4)、あるいは H2、CH4、C24、SiH4、などである。好ましくは、堆積位相はハイドロカーボン及びフルオロカーボンケミストリを用いる。好ましくは、ハイドロカーボンは、CH4及びC24の少なくとも一つである。フルオロカーボンは、好ましくは、CH3F、CH22、CHF3、C46、及びCF4の少なくとも一つである。他のガス混合で、堆積位相で好ましく用いられ得るのは、CF4及びH2である。好ましくは、プロファイル成形位相は、添加物を含む、あるいは含まないフルオロカーボンケミストリを用いる。好ましくは、フルオロカーボンは、好ましくは、CH22、CHF3、及びCF4の少なくとも一つである。好ましくは、その他の添加物は、Ar、Xe、He、Ne、O2、N2、及びH2の少なくとも1つを含む。
複数位相による堆積は、プロファイル成形ステップが望ましくない堆積物を除去することを可能にする。さらに、単一の長い堆積はブリスタリング(blistering)を引き起こし得る。好ましくは、プロファイル成形ステップはポリマーをイオン照射することによってポリマーの密度を増す。堆積レイヤの形成に複数のサイクルを用いることは、またより精密なCD制御をも提供する。さらに、複数サイクル複数位相の堆積はプロファイル制御を提供する。ブレッドローフィングの低減は、シェーディングを減らし、エッチングプロファイルを向上させる。さらに、複数サイクル複数位相の堆積は、堆積レイヤの応力によって引き起こされ、フォトレジストのラインのウィグリングを生じさせる、ラインウィグリングを減少させる。さらに、プロファイル成形ステップは、マスク特徴の底への堆積を防止あるいは減少させ、体積レイヤの再スパッタリングされた材料から生じてマスク特徴の底にたまる堆積残留物を防ぐ。
好ましくは、堆積レイヤの形成には少なくとも2サイクルが用いられる。さらに好ましくは、堆積レイヤの形成には少なくとも6サイクルが用いられる。ある実施形態は少なくとも12サイクルが用いる。
他の実施形態は、マスクとしてハードマスクを用いても良い。そのような実施形態においては、フォトレジストマスクがハードマスクを開口するために用いられても良い。側壁レイヤが、ラインウィグリング、ラインエッジ粗さ、およびストリエーションを低減させるため、フォトレジストマスク上に備えられても良い。
マスクのスペースは、エッチレイヤにホールあるいはトレンチをエッチングするために用いられても良い。
本発明は、例えば、エクセラン(Exelan)およびTCT型のエッチャ、ハイブリッドPVD、CVD、MW、RIE、MORIE、TCP、ICP、その他のような多くの異なるタイプのプラズマ処理ツールに用いられても良い。
図9は、理解を助けるため、本発明の一実施形態において用いられ得るプロセスの高レベルフロー図である。パターンされたフォトレジストマスクが設けられる(ステップ904)。図10Aは、基板1004上のエッチングされるべきレイヤ1008の断面図であり、エッチングされるべきレイヤ1008の上にARL1010、その上にフォトレジスト特徴1014を有するフォトレジストマスク1012を有し、スタック1000を形成する。フォトレジストマスクはフォトレジストマスク微細寸法(CD)を有し、それは、可能な最小特徴の幅の最も広い部分としても良い。パターンされたフォトレジストマスクを提供するために、フォトレジストレイヤがまずエッチングされるべきレイヤの上に形成され得る。そして、フォトレジストレイヤをパターニングしてフォトレジスト側壁を持つフォトレジスト特徴を形成する。図10Bは、フォトレジストマスク1012の上面図である。一般に、リソグラフィーのような製造プロセスは、特徴1014の不規則な形成を引き起こし得る。破線の円1016フォトレジストマスク1012のためのレクチルパターンを示す。実際のフォトレジストの開口は、図示されるように、山1020及び谷1024を持った側壁を有するかもしれない。これらの山1020及び谷1024は、元のレクチルパターン、この場合は円であるが、から外れた不規則な形を引き起こし、しばしば側壁に沿っていくらか延長しており、ストリエーションと呼ばれる。図示されるように、フォトレジスト特徴は直径Spを有する。フォトレジスト特徴が拡大される(ステップ908)。一実施形態においては、フォトレジスト特徴は、フォトレジスト特徴が拡大された後のスタックの断面図である図10Cに示されるように、フォトレジスト特徴1014のスペース1024が、エッチングされる前のフォトレジスト特徴の幅「Sp」より大きい幅「Se」を有するように、縦方向のエッチングを用いて拡大される。図10Dは、図10Cに示されるフォトレジストマスク1012の上面図である。本明細書及び請求の範囲において、縦方向のエッチングは、特徴を形成するマスクの側面のエッチングとして定義され、縦方向のエッチングはフォトレジスト特徴の幅のサイズを増加する。トレンチマスクにおいては、そのような縦方向のエッチングはトレンチマスクのトリミングでもあり得る。そのような縦方向のエッチングは、また、マスクの厚さを減少し得る。好ましくは、縦方向エッチングはフォトレジストレイヤ1012の下のレイヤはエッチングしない。外側の破線で示される円1017は、縦方向エッチング後のターゲット特徴の形を示している。本発明の他の実施形態においては、フォトレジスト特徴を拡大しないか、あるいはストリエーションを低減させてから拡大が行われる。
ストリエーションが低減される(ステップ912)。図11は、このステップのより詳細なフロー図である。図11に示されるように、ストリエーションを低減させることは、反復的なサイクルプロセスの少なくとも1サイクルを含み、各サイクルは、フォトレジスト特徴の側壁のストリエーション山をエッチバックすること、及びフォトレジスト特徴の側壁上に堆積することを含む。図10Eは、ストリエーション山1020をエッチバックした(ステップ1104)後のフォトレジストレイヤ1012の上面図である。理論によって制限されること無く、あるエッチングレシピはストリエーション山を選択的にエッチングすると信じられている。図10Eに示されるように、ストリエーション山のいくつかは減少される。
図10Fは、複数サイクルのストリエーション山1020のエッチバック(ステップ1104)及び側壁上の堆積(ステップ1108)後のフォトレジストレイヤ1012の上面図である。図示されるように、ストリエーション山1020は大いに減少され、ストリエーション谷1024は顕著に埋められ、従って全体的なストリエーションは顕著に低減されている。
特徴1028は、図10Hに示されるように、フォトレジストマスク1012を通してエッチレイヤ1008中にエッチングされる(ステップ916)。そして、図10Iに示されるように、フォトレジストマスク1012が除去される(ステップ920)。
[例]
このプロセスの一例においては、パターンされたフォトレジストレイヤが形成させる(ステップ904)。エッチレイヤ1008、ARCレイヤ1010、及びパターンされたフォトレジストマスク1012を有する基板1004がエッチングチャンバに置かれる。
図12は、フォトレジスト特徴の拡大、ストリエーションの低減、エッチング、及び剥離に用いられ得る処理チャンバ1200の概略図である。プラズマ処理チャンバ1200は、閉じ込めリング1202、上部電極1204、下部電極1208、ガス源1210、および排気ポンプ1220を備える。ガス源1210は、堆積ガス源1212及びエッチバックガス源1216を備える。ガス源1210は、エッチングガス源1218のような、その他のガス源を備えていてもよい。プラズマ処理チャンバ1200内には、基板204が下部電極1208上に配置される。下部電極1208は、基板204を保持する適切な基板チャッキングメカニズム(例えば静電、機械クランピングなど)を組み込む。リアクタトップ1228は、下部電極1208に直接に対向するよう配置される上部電極1204を組み込む。上部電極1204、下部電極1208、および閉じ込めリング1202は、閉じ込めプラズマ容積を定義する。ガスがガス源1210によって閉じ込めプラズマ容積に供給され、排気ポンプ1220によって閉じ込めリング1202および排気口を通して閉じ込めプラズマ容積から排気される。第1RF源1244は、電気的に上部電極1204に接続される。第2RF源1248は、電気的に下部電極1208に接続される。チャンバ壁1252は、閉じ込めリング1202、上部電極1204、および下部電極1208をその中に取り囲む。第1RF源1244及び第2RF源1248の両方は、27MHz電源および2MHz電源を備えうる。RF電源を電極に接続する異なる組み合わせが可能である。カリフォルニア、フリーモントのラムリサーチコーポレーション(LAM Research CorporationTM)によって製作された、本発明の好ましい実施形態に用いられ得る、ラムリサーチコーポレーションの2重周波数容量(Dual Frequency Capacitive:DFC)システムの場合、27MHz電源および2MHz電源の両方が、下部電極に接続された第2の電極1248を構成し、上部電極は接地されている。コントローラ1235が、RF源1244及び1248、排気ポンプ1220、及びガス源1210に制御可能に接続される。エッチングされるべきレイヤ1008が、シリコンオキサイド、有機ケイ酸塩ガラス(organo silicate glass)、あるいは有機誘電体膜のような誘電体レイヤである場合、DFCシステムが使われるであろう。
フォトレジストマスク特徴が拡大される(ステップ9098)。このような拡大プロセスは、例えば、CF4、H2、NF3、Cxyz、及びO2の少なくとも1つを含む拡大ガスを用いるであろう。マスク特徴拡大のためのレシピの一例は、エッチングチャンバあるいはプラズマ処理チャンバの圧力1〜300mTを提供する。プラズマ処理チャンバに50〜800Watts の電力が27MHzで供給される。0〜200sccmのCF4 及び5−30sccmのO2 がプラズマ処理チャンバに供給される。より好ましくは、マスクを縦方向にエッチングする圧力は20〜150mTの間である。
ストリエーションが低減される(ステップ912)。図11に示されるサイクルの複数サイクルを用いて。ストリエーション山をエッチバックするステップ(ステップ1104)のレシピ例は、ハロゲン(すなわち、フッ素、ホウ素、塩素)を含むガス、例えば、100sccmCF4を供給する。この例においては、CF4はエッチバック中に供給される唯一のガスである。20mTorrの圧力がチャンバ供給される。第2のRF源448は600Wattsの電力を27MHzの周波数で、0Wattsの電力を2MHzの周波数で供給する。
側壁上に堆積するステップの一例(ステップ1108)は、150sccmCH3F、75sccmN2、及び100sccmのArのフローを供給する。圧力は80mTorrに設定される。基板は20℃に保たれる。第2のRF源448は400Wattsの電力を27MHzの周波数で、0Wattsの電力を2MHzの周波数で供給する。
そして、特徴がエッチレイヤにエッチングされる(ステップ916)。エッチングされるレイヤの一例は、SiN、SiC、酸化物、あるいは低k誘電体のような従来のエッチレイヤでよい。従来のエッチングレシピをエッチングされるレイヤのエッチングに用いても良い。
マスクを取り除くために(ステップ920)、酸化アッシングを用いても良い。
本発明の好ましい実施形態では、図示されるように、フォトレジスト特徴の拡大、ストリエーションの低減、及びエッチレイヤへの特徴のエッチングは、同じエッチングチャンバでその場処理(in situ)で行われる。好ましくは、ストリエーションの低減は、少なくとも3サイクル繰り返して行われる。さらに好ましくは、ストリエーションの低減は、少なくとも5サイクル繰り返して行われる。
いくつかの好ましい実施形態について説明されてきたが、本発明の範囲に含まれる変更、組み合わせ、および等価物が存在する。また本発明の方法および装置を実現する多くの代替手段が存在ことにも注意されたい。したがって添付の特許請求の範囲は、全てのそのような変更、組み合わせ、改変、およびさまざまな代替等価物を本発明の真の精神および範囲に含まれるものとして解釈されるべきであることが意図されている。
本発明の一実施形態において用いられ得るプロセスの概括的な工程図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態において用いられ得るプロセスの概括的な工程図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 側壁レイヤを堆積するステップのより詳細な工程図である。 本発明の実施において用いられ得る処理チャンバの概略構成図である。 本発明の実施形態において用いられるコントローラを実現するのに適切なコンピュータシステムを示す外観図である。 本発明の実施形態において用いられるコントローラを実現するのに適切なコンピュータシステムを示す構成図である。 堆積の様子を示す断面図である。 堆積の様子を示す断面図である。 堆積の様子を示す断面図である。 本発明の一実施形態において用いられ得るプロセスの概括的な工程図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 ストリエーションを低減させるステップのより詳細な工程図である。 本発明の実施において用いられ得る処理チャンバの概略構成図である。

Claims (38)

  1. エッチレイヤに特徴を形成する方法であって、
    前記エッチレイヤ上に、幅を有する複数のスペースを定義する第1のマスクを形成し、
    縦方向に前記第1のマスクをエッチングし、エッチングされた第1のマスクは、幅を有する複数のスペースを定義しており、前記エッチングされた第1のマスクの前記スペースの前記幅は、前記第1のマスクの前記スペースの前記幅より大きく、
    前記エッチングされた第1のマスク上に、前記エッチングされた第1のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する複数のスペースを定義する側壁レイヤを形成し、
    前記エッチレイヤ中に前記側壁レイヤを通して、前記エッチングされた第1のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する特徴をエッチングし、
    前記マスク及び前記側壁レイヤを取り除く
    方法。
  2. 請求項1に記載の方法であって、前記エッチングされた第1のマスク上への側壁レイヤの形成は、
    前記第1のマスクの側壁の上に堆積物を形成するための堆積プラズマを形成する第1ガスケミストリを有する堆積位相と、
    前記第1のマスクの前記側壁の上の前記堆積物のプロファイルを成形するための第2ガスケミストリを有するプロファイル成形位相であって、第1ガスケミストリは第2ガスケミストリと異なる、プロファイル成形位相と、
    を含む、少なくとも1サイクルである方法。
  3. 請求項2に記載の方法であって、前記エッチングされた第1のマスク上に側壁レイヤを形成することは、少なくとも2サイクル行われる方法。
  4. 請求項1〜3のいずれかに記載の方法であって、前記側壁レイヤを形成することは、実質的に垂直な側壁を形成することである方法。
  5. 請求項1〜4のいずれかに記載の方法であって、
    前記エッチレイヤをプラズマプロセスチャンバに置くことをさらに含み、前記縦方向に前記第1のマスクをエッチングすること、前記側壁レイヤを形成すること、及び前記特徴をエッチングすることは、前記プラズマ処理チャンバ内で行われる方法。
  6. 請求項1〜5のいずれかに記載の方法であって、前記第1のマスクはフォトレジストマスクであり、前記側壁レイヤは、アモルファスカーボン材料及びポリマー材料の少なくとも一つによって形成される方法。
  7. 請求項6に記載の方法であって、更に、前記フォトレジストマスク及び前記側壁レイヤを単一の剥離工程によって剥離することを含む方法。
  8. 請求項7に記載の方法であって、前記フォトレジストマスク及び前記側壁レイヤを剥離することは、前記フォトレジストマスク及び前記側壁レイヤをアッシングすることを含む方法。
  9. 請求項8に記載の方法であって、前記フォトレジストマスク及び前記側壁レイヤのアッシングは、前記側壁の形成及びエッチングと同じプラズマ処理チャンバで行われる方法。
  10. 請求項1〜9のいずれかに記載の方法であって、
    前記第1のマスクはビアマスクであり、前記特徴のエッチングは前記エッチレイヤ中にビアをエッチングし、更に、
    前記エッチレイヤの上にトレンチマスクを形成すること、
    トレンチマスクと前記ビアの側壁との上に側壁レイヤを形成すること、
    前記トレンチマスクを通して前記エッチレイヤ中にトレンチをエッチングすること、及び
    前記トレンチマスク及び側壁レイヤを取り除くこと
    を含む方法。
  11. 請求項10に記載の方法であって、更に、前記トレンチマスクの上に側壁レイヤを形成する前に、前記トレンチマスクを縦方向にエッチングすることを含む方法。
  12. 請求項1〜11のいずれかに記載の方法であって、
    前記第1のマスクはフォトレジストマスクであり、前記第1のマスクによって定義される複数のスペースは、山と谷とを形成するストリエーションを有する側壁を持つ複数のマスク特徴を形成し、前記第1のマスクを縦方向にエッチングすること及び前記エッチングされた第1のマスク上に側壁レイヤを形成することは、前記複数のマスク特徴の側壁のストリエーションを減少させるサイクルを含む方法。
  13. 請求項12に記載の方法であって、前記側壁のストリエーションを減少させることは、少なくとも3サイクル行われる方法。
  14. 請求項12〜13のいずれかに記載の方法であって、前記縦方向にエッチングすることは、前記マスク特徴の前記側壁のストリエーションによって形成される山を選択的にエッチバックする方法。
  15. 請求項12〜14のいずれかに記載の方法であって、前記側壁レイヤの形成は、ストリエーションによって形成される谷を埋める方法。
  16. 請求項1〜15のいずれかに記載の方法であって、前記第1のマスクを縦方向にエッチングすることは、
    ハロゲンを含むガスを供給すること、及び
    前記ハロゲンを含むガスからプラズマを形成すること
    を含む方法。
  17. 請求項1〜16のいずれかに記載の方法であって、前記側壁レイヤを形成することは、前記マスク特徴の前記側壁上にハイドロカーボン及びハイドロフルオロカーボンの少なくとも1つを堆積することを含む方法。
  18. 請求項1〜16のいずれかに記載の方法であって、前記側壁レイヤを形成することは、
    ハイドロカーボン及びハイドロフルオロカーボンの少なくとも1つを含む堆積ガスを供給すること、及び
    前記堆積ガスからプラズマを形成すること
    を含む方法。
  19. 請求項1〜15のいずれかに記載の方法であって、前記縦方向にエッチングすることは、
    エッチングガスを供給すること、
    前記エッチングガスからプラズマを形成すること、及び
    前記エッチングガスを停止すること、
    を含み、前記側壁レイヤを形成することは、
    堆積ガスを供給すること、
    前記堆積ガスからプラズマを形成すること、及び
    前記堆積ガスを停止すること
    を含む方法。
  20. 請求項1〜19のいずれかに記載の方法によって形成される半導体装置。
  21. 特徴をエッチレイヤに形成する方法であって、
    前記エッチレイヤ中に複数のビアをエッチングすること、
    トレンチフォトレジストマスクを形成すること、
    前記トレンチマスク上及び前記複数のビアの側壁上に側壁レイヤを形成すること、
    前期側壁レイヤを通して前記エッチレイヤにトレンチをエッチングすること
    を含む方法。
  22. 請求項21に記載の方法であって、前記トレンチマスク上及び前記複数のビアの側壁上に側壁レイヤを形成することは、少なくとも2サイクルを含み、各サイクルは、
    前記第1のマスクの側壁の上に堆積物を形成するための堆積プラズマを形成する第1ガスケミストリを有する堆積位相と、
    前記第1のマスクの前記側壁の上の前記堆積物のプロファイルを成形するための第2ガスケミストリを有するプロファイル成形位相であって、第1ガスケミストリは第2ガスケミストリと異なる、プロファイル成形位相と
    を含む方法。
  23. 請求項21または22に記載の方法であって、前記エッチレイヤをプラズマ処理チャンバに置くことをさらに含み、前記側壁レイヤを形成すること、エッチングすること、及び前記マスク及び側壁レイヤを取り除くことは、前記プラズマ処理チャンバ内で行われる方法。
  24. 請求項21〜23のいずれかに記載の方法であって、前記側壁レイヤはポリマー材料で形成される方法。
  25. 請求項21〜24のいずれかに記載の方法であって、前記トレンチマスク上及び前記複数のビアの側壁上に前記側壁レイヤを形成する前に、前記トレンチフォトレジストマスクを縦方向にエッチングすることをさらに含む方法。
  26. 特徴をエッチレイヤに形成する方法であって、
    前記エッチレイヤ上に、パターンされたフォトレジストマスクを形成することであって、前記フォトレジストマスクは側壁を持つフォトレジスト特徴を有し、前記フォトレジスト特徴の前記側壁は山と谷とを形成するストリエーションを有する、形成すること、
    前記フォトレジスト特徴の前記側壁の前記ストリエーションを減少させることであって、少なくとも1サイクルを含み、各サイクルが、
    前記フォトレジスト特徴の前記側壁のストリエーションによって形成される山をエッチバックすること、及び
    前記フォトレジスト特徴の前記側壁上に堆積すること、
    を含む、減少させること、
    前記フォトレジスト特徴を通して前記エッチレイヤ中に特徴をエッチングすること、及び
    前記フォトレジストを取り除くこと
    を含む方法。
  27. 請求項26に記載の方法であって、前記側壁のストリエーションを減少させることは、少なくとも3サイクルを含む方法。
  28. 請求項26〜27のいずれかに記載の方法であって、前記山をエッチバックすることは、前記フォトレジスト特徴の前記側壁のストリエーションによって形成される山を選択的にエッチングする方法。
  29. 請求項26〜28のいずれかに記載の方法であって、前記フォトレジスト特徴の前記側壁上への堆積は、前記フォトレジスト特徴の前記側壁の前記ストリエーションによって形成される谷を埋める方法。
  30. 請求項26〜29のいずれかに記載の方法であって、前記フォトレジスト特徴の前記側壁のストリエーションによって形成される山をエッチバックすることは、
    ハロゲンを含むガスを供給すること、及び
    前記ハロゲンを含むガスからプラズマを形成すること
    を含む方法。
  31. 請求項26〜30のいずれかに記載の方法であって、前記フォトレジスト特徴の前記側壁上への堆積は、前記フォトレジスト特徴の前記側壁上にハイドロカーボン及びハイドロフルオロカーボンの少なくとも1つを堆積する処理を含む方法。
  32. 請求項26〜31のいずれかに記載の方法であって、前記フォトレジスト特徴の前記側壁上への堆積は、
    ハイドロカーボン及びハイドロフルオロカーボンの少なくとも1つを含む堆積ガスを供給すること、及び
    前記堆積ガスからプラズマを形成すること
    を含む方法。
  33. 請求項26〜32のいずれかに記載の方法であって、更に、前記側壁レイヤを通して前記特徴をエッチングする前に、前記フォトレジスト特徴を拡大するために、前記フォトレジスト特徴を縦方向にエッチングすることを含む方法。
  34. 請求項26〜33のいずれかに記載の方法であって、更に、前記ストリエーションを減少させる前に、前記フォトレジスト特徴を拡大するために、前記フォトレジスト特徴を縦方向にエッチングすることを含む方法。
  35. 請求項26〜34のいずれかに記載の方法によって形成される半導体装置。
  36. 側壁を持つフォトレジスト特徴を有するパターンされたフォトレジストマスクの下に配置されたエッチレイヤに特徴を形成する方法であって、前記フォトレジスト特徴の前記側壁は山と谷を形成するストリエーションを有しており、前記方法は、
    前記フォトレジスト特徴の前記側壁の前記ストリエーションを減少させることであって、少なくとも1サイクルを含み、各サイクルが、
    ストリエーション山エッチバックガスを供給すること、
    前記ストリエーション山エッチバックガスからプラズマを形成すること、
    前記ストリエーション山エッチバックガスを停止すること、
    フォトレジスト特徴側壁堆積ガスを供給すること、
    前記フォトレジスト特徴側壁堆積ガスからプラズマを形成すること、及び
    前記フォトレジスト特徴側壁堆積ガスを停止すること、
    を含む、減少させること、
    前記エッチレイヤをエッチングすること、及び
    前記フォトレジストマスクを取り除くこと
    を含む方法。
  37. 請求項36に記載の方法であって、前記側壁のストリエーションを減少させることは、少なくとも3サイクルを含む方法。
  38. 山と谷とを形成するストリエーションを有する側壁を持つフォトレジスト特徴を有するフォトレジストマスクの下のエッチングレイヤ中に特徴をエッチングする装置であって、
    プラズマ処理チャンバであって、
    プラズマ処理チャンバエンクロージャを形成するチャンバ壁、
    前記プラズマ処理チャンバエンクロージャ内で基板を支持する基板支持部、
    前記プラズマ処理チャンバエンクロージャ内の圧力を制御する圧力調整器、
    プラズマを維持するために前記プラズマ処理チャンバエンクロージャに電力を供給する少なくとも1つの電極、
    前記プラズマ処理チャンバエンクロージャにガスを供給するガス吸気口、および
    前記プラズマ処理チャンバエンクロージャからガスを排気するガス排気口、
    を備えるプラズマ処理チャンバと、
    前記ガス吸気口と流体連通するガス源であって、
    ストリエーション山エッチバックガス源、
    フォトレジスト特徴側壁堆積ガス源、及び
    エッチレイヤエッチガス源、
    を備えるガス源と、
    前記ガス源及び前記少なくとも1つの電極に制御可能に接続されたコントローラであって、
    少なくとも1つのプロセッサ、及び
    コンピュータで読み取り可能な媒体であって、
    前記フォトレジスト特徴の前記ストリエーションを減少させるためのコンピュータで読み取り可能なコードであり、複数のサイクルを含み、各サイクルは、
    ストリエーション山エッチバックガス源からストリエーション山エッチバックガスを供給するためのコンピュータで読み取り可能なコード、
    前記ストリエーション山エッチバックガスからプラズマを形成するためのコンピュータで読み取り可能なコード、
    前記ストリエーション山エッチバックガス源からの前記ストリエーション山エッチバックガスを停止するためのコンピュータで読み取り可能なコード、
    フォトレジスト特徴側壁堆積ガス源からフォトレジスト特徴側壁堆積ガスを供給するためのコンピュータで読み取り可能なコード、
    前記フォトレジスト特徴側壁堆積ガスからプラズマを形成するためのコンピュータで読み取り可能なコード、及び
    前記フォトレジスト特徴側壁堆積ガス源からの前記フォトレジスト特徴側壁堆積ガスを停止するためのコンピュータで読み取り可能なコード、
    を含む、サイクルであるコンピュータで読み取り可能なコード、
    前記エッチレイヤをエッチングするためのコンピュータで読み取り可能なコード、及び
    前記フォトレジストマスクを取り除くためのコンピュータで読み取り可能なコード、
    を含むコンピュータで読み取り可能な媒体、
    を備えるコントローラと
    を備える装置。
JP2008500771A 2005-03-08 2006-03-02 エッチングプロセスのための安定化したフォトレジスト構成 Expired - Fee Related JP5070196B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/076,087 US7241683B2 (en) 2005-03-08 2005-03-08 Stabilized photoresist structure for etching process
US11/076,087 2005-03-08
US11/223,363 US7491647B2 (en) 2005-03-08 2005-09-09 Etch with striation control
US11/223,363 2005-09-09
PCT/US2006/007643 WO2006096528A2 (en) 2005-03-08 2006-03-02 Stabilized photoresist structure for etching process

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012108728A Division JP2012151510A (ja) 2005-03-08 2012-05-10 エッチングプロセスのための安定化したフォトレジスト構成

Publications (3)

Publication Number Publication Date
JP2008538857A true JP2008538857A (ja) 2008-11-06
JP2008538857A5 JP2008538857A5 (ja) 2011-12-01
JP5070196B2 JP5070196B2 (ja) 2012-11-07

Family

ID=36782308

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008500771A Expired - Fee Related JP5070196B2 (ja) 2005-03-08 2006-03-02 エッチングプロセスのための安定化したフォトレジスト構成
JP2012108728A Withdrawn JP2012151510A (ja) 2005-03-08 2012-05-10 エッチングプロセスのための安定化したフォトレジスト構成

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012108728A Withdrawn JP2012151510A (ja) 2005-03-08 2012-05-10 エッチングプロセスのための安定化したフォトレジスト構成

Country Status (8)

Country Link
US (2) US7491647B2 (ja)
EP (1) EP1856717A2 (ja)
JP (2) JP5070196B2 (ja)
KR (2) KR101338841B1 (ja)
IL (1) IL185743A (ja)
SG (1) SG144148A1 (ja)
TW (1) TWI396938B (ja)
WO (1) WO2006096528A2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206051A (ja) * 2009-03-05 2010-09-16 Tokyo Electron Ltd 基板処理方法
JP2011199243A (ja) * 2010-02-24 2011-10-06 Tokyo Electron Ltd エッチング処理方法
WO2013145509A1 (ja) * 2012-03-27 2013-10-03 シャープ株式会社 ウエハ処理方法、ウエハ処理装置および半導体発光素子の製造方法
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
JP2019029619A (ja) * 2017-08-03 2019-02-21 東京エレクトロン株式会社 被処理体を処理する方法
JP2021057525A (ja) * 2019-10-01 2021-04-08 東京エレクトロン株式会社 基板処理方法、及び、プラズマ処理装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7264743B2 (en) 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
US7491343B2 (en) 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US7902073B2 (en) * 2006-12-14 2011-03-08 Lam Research Corporation Glue layer for hydrofluorocarbon etch
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US7981812B2 (en) * 2007-07-08 2011-07-19 Applied Materials, Inc. Methods for forming ultra thin structures on a substrate
US20100330805A1 (en) * 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
KR101025741B1 (ko) * 2008-09-02 2011-04-04 주식회사 하이닉스반도체 수직 채널 트랜지스터의 활성필라 제조방법
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
KR101867998B1 (ko) * 2011-06-14 2018-06-15 삼성전자주식회사 패턴 형성 방법
US9779952B2 (en) 2013-08-27 2017-10-03 Tokyo Electron Limited Method for laterally trimming a hardmask
US9269587B2 (en) 2013-09-06 2016-02-23 Applied Materials, Inc. Methods for etching materials using synchronized RF pulses
GB201322931D0 (en) * 2013-12-23 2014-02-12 Spts Technologies Ltd Method of etching
US9659771B2 (en) * 2015-06-11 2017-05-23 Applied Materials, Inc. Conformal strippable carbon film for line-edge-roughness reduction for advanced patterning
US9922839B2 (en) * 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9852924B1 (en) * 2016-08-24 2017-12-26 Lam Research Corporation Line edge roughness improvement with sidewall sputtering
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10734238B2 (en) * 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US11114306B2 (en) 2018-09-17 2021-09-07 Applied Materials, Inc. Methods for depositing dielectric material
JP7320554B2 (ja) * 2021-04-27 2023-08-03 株式会社アルバック エッチング方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0219852A (ja) * 1988-07-07 1990-01-23 Matsushita Electric Ind Co Ltd レジスト処理方法
WO2004034445A2 (en) * 2002-10-11 2004-04-22 Lam Research Corporation A method for plasma etching performance enhancement
US20040126705A1 (en) * 2002-12-30 2004-07-01 Zhijian Lu Pattern transfer in device fabrication
WO2004093176A1 (en) * 2003-04-09 2004-10-28 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP2004363444A (ja) * 2003-06-06 2004-12-24 Toshiba Corp 半導体装置の製造方法、及び基板処理装置

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5378170A (en) 1976-12-22 1978-07-11 Toshiba Corp Continuous processor for gas plasma etching
US4414059A (en) 1982-12-09 1983-11-08 International Business Machines Corporation Far UV patterning of resist materials
JPS6313334A (ja) 1986-07-04 1988-01-20 Hitachi Ltd ドライエツチング方法
KR900007687B1 (ko) 1986-10-17 1990-10-18 가부시기가이샤 히다찌세이사꾸쇼 플라즈마처리방법 및 장치
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5273609A (en) 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US5296410A (en) 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
JP3437863B2 (ja) 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Mis型半導体装置の作製方法
JPH07226397A (ja) 1994-02-10 1995-08-22 Tokyo Electron Ltd エッチング処理方法
DE4317623C2 (de) 1993-05-27 2003-08-21 Bosch Gmbh Robert Verfahren und Vorrichtung zum anisotropen Plasmaätzen von Substraten und dessen Verwendung
US5562801A (en) 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JPH0936089A (ja) 1995-07-19 1997-02-07 Toshiba Corp アッシング方法及びその装置
EP0822582B1 (en) 1996-08-01 2003-10-01 Surface Technology Systems Plc Method of etching substrates
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
DE19641288A1 (de) 1996-10-07 1998-04-09 Bosch Gmbh Robert Verfahren zum anisotropen Plasmaätzen verschiedener Substrate
US5882535A (en) 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
DE19706682C2 (de) 1997-02-20 1999-01-14 Bosch Gmbh Robert Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium
US6153490A (en) 1997-07-01 2000-11-28 Texas Instruments Incorporated Method for forming integrated circuit capacitor and memory
DE19730644C1 (de) 1997-07-17 1998-11-19 Bosch Gmbh Robert Verfahren zum Erkennen des Übergangs unterschiedlicher Materialien in Halbleiterstrukturen bei einer anisotropen Tiefenätzung
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
DE19734278C1 (de) 1997-08-07 1999-02-25 Bosch Gmbh Robert Vorrichtung zum anisotropen Ätzen von Substraten
DE19736370C2 (de) 1997-08-21 2001-12-06 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silizium
US5942446A (en) 1997-09-12 1999-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
US6074959A (en) 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
US5849639A (en) 1997-11-26 1998-12-15 Lucent Technologies Inc. Method for removing etching residues and contaminants
KR100520148B1 (ko) 1997-12-31 2006-05-12 주식회사 하이닉스반도체 신규한바이시클로알켄유도체와이를이용한포토레지스트중합체및이중합체를함유한포토레지스트조성물
US6387287B1 (en) 1998-03-27 2002-05-14 Applied Materials, Inc. Process for etching oxide using a hexafluorobutadiene and manifesting a wide process window
US6071822A (en) 1998-06-08 2000-06-06 Plasma-Therm, Inc. Etching process for producing substantially undercut free silicon on insulator structures
US6025255A (en) 1998-06-25 2000-02-15 Vanguard International Semiconductor Corporation Two-step etching process for forming self-aligned contacts
US6211092B1 (en) 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6406995B1 (en) 1998-09-30 2002-06-18 Intel Corporation Pattern-sensitive deposition for damascene processing
US6100200A (en) 1998-12-21 2000-08-08 Advanced Technology Materials, Inc. Sputtering process for the conformal deposition of a metallization or insulating layer
TWI224557B (en) * 1999-04-26 2004-12-01 United Microelectronics Corp Etching process for low-k organic film
US6316169B1 (en) 1999-06-25 2001-11-13 Lam Research Corporation Methods for reducing profile variation in photoresist trimming
US6235453B1 (en) 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
KR100327346B1 (ko) 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US6368974B1 (en) 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
WO2001029879A2 (en) 1999-10-20 2001-04-26 Mattson Technology, Inc. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6326307B1 (en) 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
US6569774B1 (en) 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
US6403491B1 (en) 2000-11-01 2002-06-11 Applied Materials, Inc. Etch method using a dielectric etch chamber with expanded process window
DE10059836A1 (de) 2000-12-01 2002-06-13 Infineon Technologies Ag Verfahren zur Strukturierung dielektrischer Schichten
DE10101734C2 (de) * 2001-01-16 2003-04-24 Osram Opto Semiconductors Gmbh Verfahren zum Ausbilden einer Ätzmaske auf einem Substrat
TW502300B (en) * 2001-09-28 2002-09-11 Macronix Int Co Ltd Method of reducing pattern spacing or opening dimension
US6656282B2 (en) 2001-10-11 2003-12-02 Moohan Co., Ltd. Atomic layer deposition apparatus and process using remote plasma
US6750150B2 (en) 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
KR100448714B1 (ko) 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
US6833325B2 (en) 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US6780708B1 (en) 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
US7294580B2 (en) * 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
JP4538209B2 (ja) 2003-08-28 2010-09-08 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0219852A (ja) * 1988-07-07 1990-01-23 Matsushita Electric Ind Co Ltd レジスト処理方法
WO2004034445A2 (en) * 2002-10-11 2004-04-22 Lam Research Corporation A method for plasma etching performance enhancement
US20040126705A1 (en) * 2002-12-30 2004-07-01 Zhijian Lu Pattern transfer in device fabrication
WO2004093176A1 (en) * 2003-04-09 2004-10-28 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP2004363444A (ja) * 2003-06-06 2004-12-24 Toshiba Corp 半導体装置の製造方法、及び基板処理装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206051A (ja) * 2009-03-05 2010-09-16 Tokyo Electron Ltd 基板処理方法
CN102800552A (zh) * 2009-03-05 2012-11-28 东京毅力科创株式会社 基板处理方法
US8449785B2 (en) 2009-03-05 2013-05-28 Tokyo Electron Limited Substrate processing method
KR101449081B1 (ko) 2009-03-05 2014-10-08 도쿄엘렉트론가부시키가이샤 기판 처리 방법
JP2011199243A (ja) * 2010-02-24 2011-10-06 Tokyo Electron Ltd エッチング処理方法
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
US9496150B2 (en) 2010-02-24 2016-11-15 Tokyo Electron Limited Etching processing method
WO2013145509A1 (ja) * 2012-03-27 2013-10-03 シャープ株式会社 ウエハ処理方法、ウエハ処理装置および半導体発光素子の製造方法
JP2019029619A (ja) * 2017-08-03 2019-02-21 東京エレクトロン株式会社 被処理体を処理する方法
JP2021057525A (ja) * 2019-10-01 2021-04-08 東京エレクトロン株式会社 基板処理方法、及び、プラズマ処理装置
JP7323409B2 (ja) 2019-10-01 2023-08-08 東京エレクトロン株式会社 基板処理方法、及び、プラズマ処理装置

Also Published As

Publication number Publication date
TWI396938B (zh) 2013-05-21
KR20070116076A (ko) 2007-12-06
EP1856717A2 (en) 2007-11-21
KR101274382B1 (ko) 2013-06-14
TW200702900A (en) 2007-01-16
US20090121324A1 (en) 2009-05-14
SG144148A1 (en) 2008-07-29
US20060194439A1 (en) 2006-08-31
IL185743A0 (en) 2008-01-06
JP2012151510A (ja) 2012-08-09
IL185743A (en) 2010-12-30
JP5070196B2 (ja) 2012-11-07
US7491647B2 (en) 2009-02-17
WO2006096528A2 (en) 2006-09-14
KR20130025942A (ko) 2013-03-12
WO2006096528A3 (en) 2006-12-07
KR101338841B1 (ko) 2013-12-06

Similar Documents

Publication Publication Date Title
JP5070196B2 (ja) エッチングプロセスのための安定化したフォトレジスト構成
KR101184956B1 (ko) 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법
JP5081917B2 (ja) フッ素除去プロセス
US7241683B2 (en) Stabilized photoresist structure for etching process
JP4886513B2 (ja) フィーチャ微小寸法の低減
US8614149B2 (en) Critical dimension reduction and roughness control
KR101711669B1 (ko) 측벽 형성 공정
TWI388008B (zh) 遮罩修整
US7785484B2 (en) Mask trimming with ARL etch
US20060134917A1 (en) Reduction of etch mask feature critical dimensions
US7682516B2 (en) Vertical profile fixing
US20070181530A1 (en) Reducing line edge roughness
US7090782B1 (en) Etch with uniformity control

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090302

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090302

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110719

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20111017

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120511

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120731

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120820

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150824

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees