JP7320554B2 - エッチング方法 - Google Patents
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Description
これにより、例えば、シリコンのドライエッチング処理をおこなう際などに、エッチング処理対象と樹脂レジストとの選択比が不足して、形成されるパターンの正確性が維持できないという問題があった。
しかも、ハードマスク層を積層しても、樹脂レジストがサイドから浸食されてしまい、樹脂レジストのパターン正確性が低下するという問題があった。
1.フッ素系や酸素系ガスを用いたプラズマ処理において、樹脂系のレジストパターンが減厚するあるいは消滅することを防止すること。
2.シリコンエッチングや、導体、絶縁物等の処理において形成パターンの正確性を維持すること。
3.いわゆるボッシュプロセスのような多段階シリコンエッチングプロセスにおいて、レジストパターンの消耗を防ぎ、かつ形成パターンの正確性を維持すること。
4.さらに他の上記導体、絶縁物の微細パターン形成プロセスにおいても、レジストパターンの消耗を防ぎ、かつ形成パターンの正確性を維持すること。
被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、
を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する、
ことにより上記課題を解決した。
本発明のエッチング方法は、
前記レジスト保護膜形成工程が、プラズマ成膜工程である、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程において、処理ガスには、SixOyαzを形成可能なガスを含む、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない、
ことができる。
本発明のエッチング方法は、
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう、
ことができる。
本発明のエッチング方法は、
前記被処理体がシリコンから構成される、
ことができる。
本発明のエッチング方法は、
前記エッチング工程が、
前記レジストパターンに応じて、第1ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第2ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記デポ工程において、前記第1ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第2ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第3ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する、
ことができる。
本発明のエッチング方法は、
その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ1のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ2の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ3の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ2と前記第三の周波数λ3が、λ2>λ3の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている、
ことができる。
被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、
を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する。
これにより、レジスト保護膜を形成してエッチング工程においてレジストパターンが減厚、あるいは、除去されてしまうことを防止または抑制して、被処理体に対するエッチング処理の正確性を維持することが可能となる。したがって、レジストパターンを形成するレジスト膜厚を小さくすることが可能となる。被処理体を低負荷で加工処理することができる。
さらに、レジスト膜厚を小さくすることによって、パターン精度を向上することができる。レジスト膜厚を小さくすることによって、露光光の波長が短い処理にも対応することが可能となる。同時に、プラズマ等に対するレジストの耐性を向上して、従来プラズマ処理に用いることができなかった種類のレジストで、プラズマ処理に対する脆弱性を持ったままでも、プラズマ処理を可能とすることができる。
前記レジスト保護膜形成工程が、プラズマ成膜工程である。
これにより、プラズマCVDによってレジスト保護膜を形成可能として、エッチング工程をおこなうプラズマ装置のチャンバと同じチャンバ内で、レジスト保護膜を形成することが可能となる。
前記レジスト保護膜形成工程において、処理ガスには、SixOyαzを形成可能なガスを含む。
これにより、レジストパターン上にフッ化酸化シリコンSiOFからなるレジスト保護膜を形成して、エッチング工程におけるレジストパターンが減厚、あるいは、除去されてしまうことを防止または抑制することができる。
また、フッ化酸化シリコンSiOFからなるレジスト保護膜を形成することで、レジストパターンに対する影響をほとんど与えないで保護性能を呈示することが可能となる。
ここで、レジスト保護膜形成工程における処理ガスは、SixOyαzを形成可能なガスまたは混合ガスであれば、これ以外にも適応可能である。たとえば、SixOyαzを形成可能なガスとして、SiF4ガス、SiCl4ガス、SiH4ガスの少なくとも1つを含むガスと酸素ガスとの混合ガス、または、TEOS(tetra ethoxy silane;正珪酸四エチルSi(OC2H5)4)ガス等、を挙げることができる。
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない。
これにより、エッチング工程が、例えばシリコン基板に対して深掘りする処理など、所定の回数を繰り返しておこなう処理である場合に、処理開始直後にはレジストパターンへの減厚等のダメージがそれほどない場合に、レジスト保護膜形成をおこなわないことができる。したがって、例えば、エッチング加工が進んでおらず、加工深度が小さい間は、加工底面に対してレジスト保護膜が形成されて、処理の進度が抑制されてしまうことを防止できる。また、例えば、エッチング加工が進んで、加工深度が大きくなると、加工底面に対してレジスト保護膜が形成されず、処理の進度が抑制されないで処理をおこなうことができる。
前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう。
これにより、エッチング工程が、例えばシリコン基板に対して深掘りする処理など、所定の回数を繰り返しておこなう処理である場合に、処理開始直後でエッチング箇所のアスペクト比がそれほど大きくなく、レジストパターンへの減厚等のダメージがそれほどない場合には、レジスト保護膜形成をおこなわないことができる。したがって、例えば、エッチング加工が進んでおらず、アスペクト比が小さい間は、加工底面に対してレジスト保護膜が形成されて、処理の進度が抑制されてしまうことを防止できる。また、例えば、エッチング加工が進んで、アスペクト比が大きくなると、加工底面に対してレジスト保護膜が形成されず、処理の進度が抑制されないで処理をおこなうことができる。
前記被処理体がシリコンから構成される。
これにより、シリコン基板を用いる半導体製造、MEMS等の素子製造における加工精度向上や、処理工程数の削減、処理コストの削減を可能とすることができる。
前記エッチング工程が、
前記レジストパターンに応じて、第1ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第2ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記デポ工程において、前記第1ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第2ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第3ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する。
これにより、レジストパターンの開口内周付近に付着したデポ層を、アッシング工程によって除去した状態で、ドライエッチング工程によって、シリコンの被処理体に凹部パターン形成することができる。したがって、レジストパターンの開口内周付近に付着したデポ層によって、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。しかも、薄いレジストパターンを用いて、レジストパターンの減厚や消滅を来すことなく処理をおこなうことができる。
つまり、このシリコンドライエッチング手法は、デポジション堆積によるエッチングストップ効果を利用することで、シリコン基板に形成した異なる寸法の凹部パターン(ホールやトレンチなど)の処理後の深さの差を抑制することができる。
その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ1のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ2の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ3の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ2と前記第三の周波数λ3が、λ2>λ3の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている。
これにより、チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有することにより、固体ソースからプラズマ中に、不足するたとえば酸素元素が逐次導入される。これにより、被処理体であるシリコン基板に対して、基板の半径方向において酸素元素が均一に供給される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができるので、シリコン基板に加工される凹部パターンの側壁形状が、凹部パターンの深さ方向において略直線状に保たれる。ゆえに、シリコン基板の表面に沿った方向において、シリコン基板の半径方向の位置に依存せず、すなわち、シリコン基板の中央部と同様に外周部においても、エッチング形状が垂直(ストレート型)な凹部パターン(ホールやトレンチ等)を安定して作製することが可能となる。
したがって、基板サイズや基板形状に依存することなく、エッチング形状が垂直な凹部パターンをシリコン基板における処理面の全域に亘って作製できる。これらを低負荷でかつ薄いレジストパターンを用いて、レジストパターンの減厚や消滅を来すことなく処理をおこなうことができる。
図1は、本実施形態におけるエッチング方法によって製造されたシリコン基板を示す模式断面図である。図2は、本実施形態におけるエッチング方法を示すフローチャートである。図において、符号Sは、シリコン基板(被処理体)である。
凹部パターンVSは、径寸法ΦSを有する。凹部パターンVLは、径寸法ΦLを有する。径寸法ΦLは、径寸法ΦSよりも大きく設定される。
凹部パターンVSと凹部パターンVLとは、例えば4~8程度、より好ましくは、8~14程度の高アスペクト比である形状に形成される。
なお、凹部パターンVSと凹部パターンVLとは、シリコン基板Sを貫通していることもできる。
図2に示すレジストパターン形成工程S02では、図3に示すように、シリコン基板Sの表面にパターンを有するレジスト層(マスク層)Mを形成する。
レジスト層(マスク層)Mは、公知の樹脂レジストから形成することができる。ポジ型、ネガ型、露光波長などの選択、塗布方法、成膜方法等、これらの条件を適宜選択して所定の厚さに形成することができる。レジスト層(マスク層)Mを構成する材質は、一例として、感光性絶縁体、その他公知のものを挙げることができる。
具体的には、レジストパターン形成工程S02では、フォトレジストであるレジスト層(マスク層)Mを積層して、露光現像等の処理をおこない、さらに、ウェットエッチング処理、ドライエッチング処理等公知の処理をおこなうことで、開口パターンMSと開口パターンMLとを有するレジスト層(マスク層)Mを形成する。
図2に示すデポ工程S03は、ドライエッチング工程S04において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護することができるように、図4に示すように、シリコン基板S全面にフルオロカーボン等のポリマーからなるデポ層D1を異方性プラズマ処理により形成する。
デポ工程S03においては、所定の雰囲気圧力として処理をおこなう。さらに、デポ工程S03においては、Arなどの希ガスを所定量添加してもよい。
さらに、底部VSbに積層するデポ層D1に対する均一性および確実性と、底部VLbに積層するデポ層D1に対する均一性および確実性とを、それぞれ向上することである。
図2に示すドライエッチング工程S04は、図5に示すように、異方性プラズマエッチングにより、開口パターンMS,MLに対応する底部VSb,VLbを掘り下げて、底部VSb1,VLb1を形成する。
つまり、凹部パターンVS,VLとして均一径寸法となるように底部VSb1,VLb1を形成する。
このとき、プラズマ処理装置10においては、後述する内周側の第二電極E2に印加する高周波の周波数λ2が、外周側の第三電極E3に印加する高周波の周波数λ3に比べて大きく設定することができる。具体的には、周波数λ2が13.65MHzとされ、周波数λ3が2MHzとされることができる。
さらに、ドライエッチング工程S04においては、冷媒経路を内部に有した静電チャックを第一電極12に用いて処理中の基板温度を低温にすることで異方性を高めることができる。例えば、冷媒温度は10℃以下に設定される。
図2に示すアッシング工程S05は、図6に示すように、ドライエッチング工程S04の終了後において、残存したデポ層D1を除去する。
特に、アッシング工程S05においては、レジスト層(マスク層)Mの開口パターンMSおよび開口パターンMLの内周付近に残存したデポ層D1を確実に除去するように、その条件が設定される。
すなわち、繰り返しサイクルの次のサイクルとして後工程である、次のデポ工程S03において、残存したデポ層D1にさらにデポ層D2が堆積してしまい、レジスト層(マスク層)Mにおける開口パターンMSおよび開口パターンMLの開口径(開口面積)が減少してしまう。
また、1サイクル目のデポ工程S03~アッシング工程S05のエッチング工程が終了した際に、図2に示すように、深さ判断工程S06aと、レジスト保護判断工程S06を有する。
凹部パターンVS,VLの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程S07へと進むかを判断するために、レジスト保護判断工程S06へと進む。また、凹部パターンVS,VLの深さが足りている場合、エッチングを終了して、後工程S08へと進む。
ここで、レジスト保護判断工程S06における判断基準は、凹部パターンVS,VLの深さである。
図2に示す2サイクル目のデポ工程S03は、深さ判断工程S06aおよびレジスト保護判断工程S06による判断後におこなわれる。2サイクル目のデポ工程S03は、2サイクル目における後工程のドライエッチング工程S04において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護可能とする。2サイクル目のデポ工程S03は、図7に示すように、シリコン基板S全面にフルオロカーボン等のポリマーからなるデポ層D2を異方性プラズマ処理により形成する。
さらに、2サイクル目のデポ工程S03において、1サイクル目のデポ工程S03に対して、長い時間とすることができる。なお、3サイクル目以降のデポ工程S03においても同様である。
図2に示す2サイクル目のドライエッチング工程S04は、図8に示すように、異方性プラズマエッチングにより、開口パターンMS,MLに対応する底部VSb1,VLb1を掘り下げて、底部VSb2,VLb2を形成する。
つまり、凹部パターンVS,VLとして均一径寸法となるように底部VSb2,VLb2を形成する。
このとき、2サイクル目のドライエッチング工程S04におけるプラズマ処理装置10では、1サイクル目のドライエッチング工程S04と同様の条件とすることができる。
さらに、2サイクル目のドライエッチング工程S04においては、1サイクル目のドライエッチング工程S04に対して、長い時間とすることもできる。なお、3サイクル目以降のドライエッチング工程S04においても同様である。
図2に示す2サイクル目のアッシング工程S05は、図9に示すように、2サイクル目のドライエッチング工程S04の終了後において、残存したデポ層D2を除去する。
特に、2サイクル目のアッシング工程S05においては、レジスト層(マスク層)Mの開口パターンMSおよび開口パターンMLの内周付近に残存したデポ層D2を確実に除去するように、その条件が設定される。
さらに、開口パターンMSに対応する底部VSb2に残存したデポ層D2と、開口パターンMLに対応する底部VLb2に残存したデポ層D2と、があればこれを除去する。
凹部パターンVS,VLの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程S07へと進むかを判断するために、レジスト保護判断工程S06へと進む。また、凹部パターンVS,VLの深さが足りている場合、エッチングを終了して、後工程S08へと進む。
つまり、凹部パターンVS,VLの開口面積と、2サイクル目のエッチング工程における底部VSb1,VLb1のエッチング量に基づいて判断をおこなうことになる。
図10は、本実施形態におけるシリコンのドライエッチング方法を示す工程断面図である。
図2に示すレジスト保護膜形成工程S07は、図10に示すように、レジスト層(マスク層)Mの表面にレジスト保護膜Mmを異方性プラズマ処理により形成する。
レジスト保護膜Mmは、3サイクル目以降における後工程のエッチング工程におけるドライエッチング工程S04およびアッシング工程S05において、レジスト層(マスク層)Mをエッチングから保護することが可能な膜である。
レジスト保護膜形成工程S07におけるプラズマCVDでは、SiF4とO2の混合ガス、または、SiCl4とO2の混合ガス、または、SiH4とO2の混合ガス、あるいは、TEOS(Tetraethyl orthosilicate , Tetraethoxysilane)等のSixOyαzを形成可能なガスによって、プラズマCVDをおこなう。これにより、SiOFの膜構成を有するレジスト保護膜Mmを形成することができる。
このとき、3サイクル目でのレジスト保護膜形成工程S07におけるプラズマ処理装置10では、後述する内周側の第二電極E2に印加する高周波の周波数λ2が、外周側の第三電極E3に印加する高周波の周波数λ3に比べて大きく設定することができる。具体的には、周波数λ2が13.65MHzとされ、周波数λ3が2MHzとされることができる。
さらに、所定数のサイクルが過ぎた場合には、後述するように、消耗したレジスト保護膜Mmの膜厚を回復するために、さらなるレジスト保護膜形成工程S07により、レジスト保護膜Mmをレジスト層(マスク層)Mの表面に再積層する。
レジスト保護膜形成工程S07に続いて、次の3サイクル目となるエッチング工程に進む。
図2に示す3サイクル目のデポ工程S03は、3サイクル目における後工程のドライエッチング工程S04において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護することができるように、図11に示すように、レジスト保護膜Mm表面にフルオロカーボン等のポリマーからなるデポ層D3を異方性プラズマ処理により形成する。
このとき、レジスト保護膜Mmの膜厚は多少減厚するが、1サイクル分としてのデポ工程S03において、レジスト保護膜Mmはほぼ残存する。
このとき、1サイクル目、および/または、2サイクル目のデポ工程S03と同等の設定とすることもできる。
3サイクル目のデポ工程S03においては、所定の雰囲気圧力として処理をおこなう。さらに、3サイクル目のデポ工程S03においては、1サイクル目、および/または、2サイクル目のデポ工程S03と同等の設定とすることもできる。
さらに、3サイクル目のデポ工程S03において、1サイクル目のデポ工程S03、および/または、2サイクル目のデポ工程S03に対して、同様におこなうことができる。
図2に示す3サイクル目のドライエッチング工程S04は、図12に示すように、異方性プラズマエッチングにより、開口パターンMS,MLに対応する底部VSb2,VLb2を掘り下げて、底部VSb3,VLb3を形成する。
このとき、レジスト保護膜Mmの膜厚は多少減厚するが、1サイクル分としてのドライエッチング工程S04において、レジスト保護膜Mmはほぼ残存する。
つまり、凹部パターンVS,VLとして均一径寸法となるように底部VSb3,VLb3を形成する。
このとき、3サイクル目のドライエッチング工程S04におけるプラズマ処理装置10では、2サイクル目のドライエッチング工程S04と同様に、後述する内周側の第二電極E2に印加する高周波の周波数λ2が、外周側の第三電極E3に印加する高周波の周波数λ3に比べて大きく設定することができる。具体的には、周波数λ2が13.65MHzとされ、周波数λ3が2MHzとされることができる。
さらに、3サイクル目のドライエッチング工程S04においては、1サイクル目のドライエッチング工程S04、および/または、2サイクル目のドライエッチング工程S04に対して、長い時間とすることもできる。
図2に示す3サイクル目のアッシング工程S05は、図13に示すように、3サイクル目のドライエッチング工程S04の終了後において、残存したデポ層D3を除去する。
特に、3サイクル目のアッシング工程S05においては、開口パターンMSおよび開口パターンMLの内周付近に残存したレジスト保護膜Mm表面付近のデポ層D3を確実に除去するように、その条件が設定される。
このとき、レジスト保護膜Mmの膜厚は変化せず、3サイクル目のアッシング工程S05において、レジスト保護膜Mmはほぼ残存する。
3サイクル目のデポ工程S03~アッシング工程S05のエッチング工程が終了した際に、図2に示すように、深さ判断工程S06aおよびレジスト保護判断工程S06を有する。
凹部パターンVS,VLの深さが足りない場合、次サイクルのエッチング工程へとサイクルを重ねるために、まず、後述するレジスト保護膜形成工程S07へと進むかを判断するために、レジスト保護判断工程S06へと進む。また、凹部パターンVS,VLの深さが足りている場合、エッチングを終了して、後工程S08へと進む。
ここで、3サイクル目のレジスト保護判断工程S06における判断基準としては、凹部パターンVS,VLの深さに加えて、レジスト保護膜Mmのエッチング程度、つまり、レジスト保護膜Mmの減厚程度とされる。
図2に示す4サイクル目のデポ工程S03は、4サイクル目における後工程のドライエッチング工程S04において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護することができるように、図14に示すように、レジスト保護膜Mmの表面にフルオロカーボン等のポリマーからなるデポ層D4を異方性プラズマ処理により形成する。
このとき、レジスト保護膜Mmの膜厚は多少減厚するが、1サイクル分としてのデポ工程S03において、レジスト保護膜Mmはほぼ残存する。
このとき、1サイクル目~3サイクル目におけるいずれかのデポ工程S03と同等の設定とすることもできる。
4サイクル目のデポ工程S03においては、所定の雰囲気圧力として処理をおこなう。さらに、4サイクル目のデポ工程S03においては、1サイクル目~3サイクル目におけるいずれかのデポ工程S03と同等の設定とすることもできる。
このとき、レジスト保護膜Mmの膜厚は多少減厚するが、1サイクル分としてのドライエッチング工程S04において、レジスト保護膜Mmはほぼ残存する。
このとき、レジスト保護膜Mmの膜厚は多少減厚するが、アッシング工程S05において、レジスト保護膜Mmは減厚しない。
なお、本実施形態に係るシリコンのドライエッチング方法では、50サイクル程度のサイクル数を適応することができる。
図15は、本実施形態におけるシリコンのドライエッチング方法において用いるプラズマ処理装置を示す模式断面図である。図16は、図15の装置において、内周側と外周側に2つのスパイラル状電極を配置し、各電極にそれぞれ異なる周波数の電源を接続する位置を示す平面図である。図17は、図15の装置において、第一電極(外径D)と第二電極(外径d)との関係を示す断面図である。図において、符号10は、プラズマ処理装置である。
このプラズマ処理装置10においては、ガス導入手段が上蓋13の中央部15a(15)に配置され、固体ソース20a(20)の配置される領域が外周側に配された電極[第三電極E3(アンテナAT3)]と重なる位置に設けられている。
プラズマ処理装置10において、第二電極E2はプラズマを形成するための電力およびプラズマ分布を制御する電力を印加する電極であり、第三電極E3は形成されたプラズマの電子温度を加熱する電極である。
プラズマ処理装置10には、ガス導入手段が上蓋13の中央部に配置されている。
第一電極(支持手段)12は、チャンバ11内に配され、被処理体Sを載置する。高周波電源(第一の高周波電源)Aは、第一電極12に対して、周波数(第一の周波数)λ1のバイアス電圧を印加可能である。
プラズマ処理装置10は、チャンバ11内において、チャンバ11の上蓋13側、かつ、第一電極12と対向する位置に、スパッタリング用の固体ソース20を有する。特に、プラズマ処理装置10では、固体ソース20の配置される領域が外周側に配された第三電極E3と重なる位置に設けられている。
・第二電極(アンテナ2)の直径dが、基板の支持手段(基板ステージ)である第一電極12の直径Dの1.3倍以上の場合は、第三電極E3(アンテナ3)に低周波を印加し、固体ソース20から酸素元素を供給しても、基板から遠いため、基板外周部に効果が及ばない。
レジスト保護膜形成工程S07とアッシング工程S05とデポ工程S03とドライエッチング工程S04とを、同一のチャンバ11内でおこなうことにより、in-situとして、開口パターンMS,MLにおけるレジスト保護膜Mmの開口内周付近に付着したデポ層D1~D4~が除去された状態でドライエッチングをおこなうことができる。
したがって、ハードマスク層の成膜、エッチング、洗浄塔の追加の工程および追加の装置を用いることがない。しかも、レジスト保護膜形成工程S07とドライエッチング工程S04とで、共通するガスを用いることが可能となる。
図18は、本実施形態において処理をおこなうプラズマ装置の他の例を示す模式断面図である。
したがって、図20のプラズマ処理装置においても、図15のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
これにより、図22に示すプラズマ処理装置10は、図21に示すプラズマ処理装置10と同様の作用・効果が得られる。
図23は、本実施形態におけるエッチング方法によって製造された基板を示す模式断面図である。図24は、本実施形態におけるエッチング方法を示すフローチャートである。
本実施形態におけるエッチング方法は、図24に示すように、前工程S11と、レジストパターン形成工程S12と、レジスト保護膜形成工程S17と、エッチング工程S14と、後工程S18と、を有する。
図24に示すレジストパターン形成工程S12では、図25に示すように、ポリイミド層Pの表面にレジスト層(マスク層)Mを形成する。
レジスト層(マスク層)Mは、公知の樹脂レジストから形成することができる。ポジ型、ネガ型、露光波長などの選択、塗布方法、成膜方法等、これらの条件を適宜選択して所定の厚さに形成することができる。レジスト層(マスク層)Mを構成する材質は、一例として、感光性絶縁体、その他公知のものを挙げることができる。
具体的には、レジストパターン形成工程S12では、フォトレジストであるレジスト層(マスク層)Mを積層して、露光現像等の処理をおこない、さらに、ウェットエッチング処理、ドライエッチング処理等公知の除去処理をおこなうことで、開口パターンMSを有するレジスト層(マスク層)Mを形成する。
図24に示すレジスト保護膜形成工程S17は、図26に示すように、レジスト層(マスク層)Mの表面にレジスト保護膜Mmを異方性プラズマ処理により形成する。なおレジスト保護膜形成工程S17は後工程のエッチング工程S14と異なる処理室で行うこともできる。
レジスト保護膜Mmは、後工程のエッチング工程S14において、レジスト層(マスク層)Mをエッチングから保護することが可能な膜である。
本実施形態におけるレジスト保護膜形成工程S17においても、第1実施形態におけるレジスト保護膜形成工程S07と同様に、所定の条件を設定する。
例えば、プラズマCVDの条件としては、第1実施形態と同様の条件を挙げることができる。
図24に示すエッチング工程S14は、図27に示すように、異方性プラズマエッチングにより、開口パターンMSに対応するポリイミド層Pを掘り下げて、凹部パターンPSを形成する。
エッチング工程S14におけるエッチング条件としては、ガス種、ガス流量、電力、圧力、温度、プラズマからの距離、時間等を挙げることができる。
ここで、本発明におけるエッチング方法の具体例として、確認試験について説明する。
上述したように、図18に示すプラズマ処理装置10を用いて、第1実施形態のようにシリコン基板Sに樹脂からなるレジスト層(マスク層)Mおよびレジスト保護膜Mmを用いて凹部パターンVS,VLを形成した。
ここでは、凹部パターンVSをΦAが3μm、深さ26μmのVia、凹部パターンVLをΦBが5μm、深さ26μmのViaとして形成した。この際、デポ工程S03、ドライエッチング工程S04、アッシング工程S05を1サイクルとして、50サイクル繰り返した。また、10サイクルごとにレジスト保護形成工程S07を挿入した。
・ドライエッチング工程S04: 炭素含有膜をマスクとしたTSV底部絶縁層エッチ
・アッシング工程S05: 炭素含有膜アッシング
・レジスト保護膜形成工程S07: SiOF膜形成;10サイクル目終了時より実施。
・後工程S08: 貫通電極形成
図18に示すプラズマ処理装置10において、基板の支持手段(基板ステージ)である第一電極12の直径D[mm]は400に固定し、第二電極(アンテナ2)の直径d[mm]を400に固定した。
供給ガス; C4F8
ガス流量; C4F8;200sccm
処理雰囲気圧力; 9Pa
内側電極供給電力; 1500W
内側電極供給周波数λ2;13.56MHz
外側電極供給電力; 2000W
外側電極供給周波数λ3; 2MHz
バイアス電力; 0W
処理時間; 14sec
供給ガス; SF6, O2, SiF4
ガス流量; SF6,;275sccm
O2;40sccm
SiF4;50sccm,
処理雰囲気圧力; 9Pa
内側電極供給電力; 2000W
内側電極供給周波数λ2;13.56MHz
外側電極供給電力; 2000W
外側電極供給周波数λ3;2MHz
バイアス電力;100~200W
バイアス電力周波数λ1;400kHz
処理時間; 10sec
供給ガス; O2
ガス流量; O2;450sccm,
処理雰囲気圧力; 9Pa
内側電極供給電力; 2000W
内側電極供給周波数λ2;13.56MHz
外側電極供給電力; 2000W
外側電極供給周波数λ3;2MHz
バイアス電力;200W
バイアス電力周波数λ1;400kHz
処理時間; 20sec
膜厚;5μm
10サイクルごとに実施
供給ガス; O2, SiF4
ガス流量; O2;160sccm
SiF4;200sccm,
処理雰囲気圧力; 9Pa
内側電極供給電力; 2000W
内側電極供給周波数λ2;13.56MHz
外側電極供給電力; 2000W
外側電極供給周波数λ3;2MHz
バイアス電力;0W
処理時間; 10sec
・CxFy deposition-step→Etch-step→Deposition-ash stepの計3ステップの反復によりRIE-lagを無くすシリコンドライエッチングプロセス手法を、樹脂レジストにより正確におこなうことができた。
・CxFy deposition-step→Etch-step→Deposition-ash stepの計3ステップの反復プロセスに加え、SiOF膜の形成プロセスを同一のプロセスチャンバー内で実行する。
M…レジスト層(マスク層)
Mm…レジスト保護膜
MS,ML…開口パターン(マスクパターン)
VS,VL…凹部パターン
VSq、VLq…側壁
VSb,VLb,VSb1,VLb1,VSb2,VLb2,VSb3,VLb3…底部
A…高周波電源(第一の高周波電源)
B…高周波電源(第二の高周波電源)
C…高周波電源(第三の高周波電源)
E2…第二電極(アンテナAT2)
E3…第三電極(アンテナAT3)
G…プロセスガス…
M/B…マッチングボックス
S…被処理体(シリコン基板)
TMP…排気手段
λ1…周波数(第一の周波数)
λ2…周波数(第二の周波数)
λ3…周波数(第三の周波数)
10…プラズマ処理装置
11…チャンバ
12…第一電極(支持手段)
13…上蓋
20,20a,20b,20c,20d,20e,20f…固体ソース
Claims (8)
- 被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、を有し、
前記レジスト保護膜形成工程において、処理ガスには、Si x O y α z を形成可能なガスを含み、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入する、
ことを特徴とするエッチング方法。 - 被処理体をエッチングするエッチング方法であって、
前記被処理体に樹脂からなるパターンを有するレジスト層を形成するレジストパターン形成工程と、
レジストパターン形成された前記被処理体をエッチングするエッチング工程と、
前記レジストパターンにレジスト保護膜を形成するレジスト保護膜形成工程と、を有し、
複数回繰り返す前記エッチング工程に対して、所定の頻度で前記レジスト保護膜形成工程を挿入し、
前記レジスト保護膜形成工程は、前記エッチング工程による前記被処理体のエッチングが所定の状態となるまでおこなわない、
ことを特徴とするエッチング方法。 - 前記レジスト保護膜形成工程において、処理ガスには、Si x O y α z を形成可能なガスを含む、
ことを特徴とする請求項2に記載のエッチング方法。 - 前記レジスト保護膜形成工程が、プラズマ成膜工程である、ことを特徴とする請求項1から請求項3のいずれか記載のエッチング方法。
- 前記レジスト保護膜形成工程を、前記エッチング工程による前記被処理体が所定のアスペクト比となった後におこなう、
ことを特徴とする請求項2記載のエッチング方法。 - 前記被処理体がシリコンから構成される、
ことを特徴とする請求項1から5のいずれか記載のエッチング方法。 - 前記エッチング工程が、
前記レジストパターンに応じて、第1ガスを導入してシリコンの前記被処理体にデポ層を形成するデポ工程と、
前記レジストパターンに応じて、第2ガスを導入してシリコンの前記被処理体にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、を有し、
前記デポ工程において、前記第1ガスがフルオロカーボンを含み、
前記ドライエッチング工程において、前記第2ガスがフッ化硫黄およびフッ化シリコンを含み、
前記アッシング工程を、前記ドライエッチング工程の後におこなうとともに、
前記アッシング工程において、前記第3ガスが酸素ガスを含み、前記アッシング工程が、シリコンの前記被処理体表面に対して凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、シリコンの前記被処理体に対向配置される電極に対してシリコンの前記被処理体表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する、
ことを特徴とする請求項6記載のエッチング方法。 - その内部の減圧が可能で、前記内部でシリコンの前記被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ1のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ2の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ3の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ2と前記第三の周波数λ3が、λ2>λ3の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている、ことを特徴とする請求項7記載のエッチング方法。
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