CN113035708A - 基片处理方法和基片处理装置 - Google Patents

基片处理方法和基片处理装置 Download PDF

Info

Publication number
CN113035708A
CN113035708A CN202011472515.3A CN202011472515A CN113035708A CN 113035708 A CN113035708 A CN 113035708A CN 202011472515 A CN202011472515 A CN 202011472515A CN 113035708 A CN113035708 A CN 113035708A
Authority
CN
China
Prior art keywords
mask
film
gas
substrate
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011472515.3A
Other languages
English (en)
Inventor
西出大亮
胜沼隆幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN113035708A publication Critical patent/CN113035708A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/305—Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching
    • H01J37/3053—Electron-beam or ion-beam tubes for localised treatment of objects for casting, melting, evaporating or etching for evaporating or etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种基片处理方法和基片处理装置。基片处理方法包括提供基片的步骤、形成保护膜的步骤和蚀刻的步骤。提供基片的步骤提供基片，该基片具有被蚀刻膜、形成于被蚀刻膜之上的第1掩模和以覆盖第1掩模的至少一部分的方式形成的第2掩模。形成保护膜的步骤利用由第1气体生成的等离子体，在第2掩模的侧壁形成保护膜。蚀刻的步骤利用由第2气体生成的等离子体，蚀刻被蚀刻膜。根据本发明，能够抑制层叠的掩模的损耗。

Description

基片处理方法和基片处理装置
技术领域
本发明涉及基片处理方法和基片处理装置。
背景技术
一直以来，实施有使用层叠的掩模来选择性地蚀刻层间绝缘膜的处理。此外，作为选择性的蚀刻，例如有相对于氧化硅的区域选择性地蚀刻氮化硅的区域的技术。
现有技术文献
专利文献
专利文献1：日本特开2018-98480号公报。
发明内容
发明要解决的问题
本发明提供能够抑制层叠的掩模的损耗的基片处理方法和基片处理装置。
用于解决问题的技术手段
本发明的一方式的基片处理方法包括提供基片的步骤、形成保护膜的步骤和蚀刻的步骤。提供基片的步骤提供基片，该基片具有被蚀刻膜、形成于被蚀刻膜之上的第1掩模和以覆盖第1掩模的至少一部分的方式形成的第2掩模。形成保护膜的步骤利用由第1气体生成的等离子体，在第2掩模的侧壁形成保护膜。蚀刻的步骤利用由第2气体生成的等离子体，蚀刻被蚀刻膜。
发明效果
依照本发明，能够抑制层叠的掩模的损耗。
附图说明
图1是表示本发明的一实施方式中的等离子体处理系统的一个例子的图。
图2是表示多层配线的形成的一个例子的图。
图3是示意性地说明本实施方式中的处理流程的一个例子的图。
图4是表示本实施方式中的蚀刻处理的一个例子的流程图。
图5是示意性地说明本实施方式中的侧沉积的形成的一个例子的图。
图6是示意性地说明本实施方式中的侧沉积和蚀刻的反复的一个例子的图。
图7是表示用时间轴示出本实施方式和比较例中的侧沉积和蚀刻的反复的一个例子的图。
图8是表示本实施方式中的侧沉积前后的截面的一个例子的图。
图9是表示本实施方式中的实验结果的一个例子的图。
图10是表示比较例中的实验结果的一个例子的图。
图11是表示有侧沉积和无侧沉积时的侧弯(弓形，Bowing)的比较的一个例子的图。
附图标记说明
1 等离子体处理系统
1a 等离子体处理装置
1b 控制部
10 等离子体处理腔室
11 支承部
20 气体供给部
30 RF电功率供给部
40 排气系统
222 第1被蚀刻膜
224 第1掩模
225 第2掩模
228 侧沉积(沉积物)
W 基片
具体实施方式
下面，基于附图，对所公开的基片处理方法和基片处理装置的实施方式详细地进行说明。此外，公开的技术并不由以下的实施方式限定。
一直以来，实施有使用层叠的掩模来选择性地蚀刻层间绝缘膜的处理。例如，有这样的技术：在生成多层配线形成用图案的情况下，一边使用含CHF的气体在掩模表面形成薄CF膜，一边使被蚀刻膜(层间绝缘膜)的加工进展的技术。然而，在层叠的掩模的较深部分，难以形成CF膜，掩模的保护不够充分而发生掩模损耗，有时不能获得足够的选择比。此外，仅在蚀刻处理中掩模保护不充分的情况下，进行使之与保护膜的成膜处理复合的处理。然而，通过导入成膜处理，会发生图案的堵塞或在被蚀刻膜表面的成膜的情形。该情况下，在将被蚀刻膜加工成所希望的形状之前会发生蚀刻停止的现象(蚀刻停止)。因此，希望不发生蚀刻停止地抑制层叠的掩模中的掩模损耗的技术。
[等离子体处理系统1的结构]
图1是表示本发明的一实施方式中的等离子体处理系统的一个例子的图。如图1所示，在一实施方式中，等离子体处理系统1包含等离子体处理装置1a和控制部1b。等离子体处理装置1a包括等离子体处理腔室10、气体供给部20、RF(Radio Frequency，射频)电功率供给部30和排气系统40。此外，等离子体处理装置1a包括支承部11和上部电极喷淋头12。支承部11配置在等离子体处理腔室10内的等离子体处理空间10s的下部区域。上部电极喷淋头12配置在支承部11的上方，能够作为等离子体处理腔室10的顶部(ceiling)的一部分发挥作用。
支承部11能够在等离子体处理空间10s中支承基片W。在一实施方式中，支承部11包含下部电极111、静电吸盘112和边缘环113。静电吸盘112配置在下部电极111上，能够在静电吸盘112的上表面支承基片W。边缘环113以包围基片W的方式配置在下部电极111的周缘部上表面。此外，虽然省略图示，但是在一实施方式中，支承部11也可以包含能够将静电吸盘112和基片W中的至少一者调节成目标温度的温度调节模块。温度调节模块可以包含加热器、流路或者它们的组合。在流路中，能够流过如致冷剂、传热气体这样的温度调节流体。
上部电极喷淋头12能够将来自气体供给部20的一种或者其以上的处理气体供给到等离子体处理空间10s。在一实施方式中，上部电极喷淋头12具有气体入口12a、气体扩散室12b和多个气体出口12c。气体入口12a与气体供给部20和气体扩散室12b进行流体连通。多个气体出口12c与气体扩散室12b和等离子体处理空间10s进行流体连通。在一实施方式中，上部电极喷淋头12能够将一种或者其以上的处理气体从气体入口12a经由气体扩散室12b和多个气体出口12c供给到等离子体处理空间10s。
气体供给部20可以包含一个或者其以上的气体源21和一个或者其以上的流量控制器22。在一实施方式中，气体供给部20能够将一种或者其以上的处理气体从分别对应的气体源21经由分别对应的流量控制器22供给气体入口12a。各流量控制器22可以包含例如质量流量控制器或者压力控制式的流量控制器。而且，气体供给部20可以包含将一种或者其以上的处理气体的流量调制或者脉冲化的一个或者其以上的流量调制器。
RF电功率供给部30能够将RF电功率例如一个或者其以上的RF信号，供给到如下部电极111、上部电极喷淋头12、或者下部电极111和上部电极喷淋头12这两者这样的一个或者其以上的电极。由此，由被供给到等离子体处理空间10s的一种或者其以上的处理气体生成等离子体。因此，RF电功率供给部30能够作为可在等离子体处理腔室中由一种或者其以上的处理气体生成等离子体的等离子体生成部的至少一部分发挥作用。在一实施方式中，RF电功率供给部30包含2个RF生成部31a、31b和匹配电路32a、32b。在一实施方式中，RF电功率供给部30能够将第1RF信号从第1RF生成部31a经由第1匹配电路32a供给到下部电极111。例如，第1RF信号可以具有27MHz～100MHz的范围内的频率。
另外，在一实施方式中，RF电功率供给部30能够将第2RF信号从第2RF生成部31b经由第2匹配电路32b供给到下部电极111。例如，第2RF信号可以具有400kHz～13.56MHz的范围内的频率。也可以取而代之，代替第2RF生成部31b，而使用DC(Direct Current：直流)脉冲生成部。
另外，虽然省略图示，但是在本发明中也考虑其他实施方式。例如，在替代实施方式中，RF电功率供给部30能够将第1RF信号从RF生成部供给到下部电极111，将第2RF信号从另一RF生成部供给到下部电极111，将第3RF信号从又一RF生成部供给到下部电极111。此外，在其他替代实施方式中，也可以将DC电压施加到上部电极喷淋头12。
另外，在各种实施方式中，可以将一个或者其以上的RF信号(即，第1RF信号、第2RF信号等)的振幅脉冲化或者对其进行调制。振幅调制包括在接通状态和关断状态之间，或者，在两种或其以上的不同的接通状态之间，使RF信号振幅脉冲化的情况。
排气系统40能够连接到例如设置于等离子体处理腔室10的底部的排气口10e。排气系统40包括压力阀和真空泵。真空泵包含涡轮分子泵、粗抽泵或者它们的组合。
在一实施方式中，控制部1b处理使等离子体处理装置1a实施本发明中说明的各种步骤的计算机可执行的命令。控制部1b能够控制等离子体处理装置1a的各要素以实施此处说明的各种步骤。在一实施方式中，可以为控制部1b的一部分或者全部包含在等离子体处理装置1a中。控制部1b也可以包含例如计算机51。计算机51可以包含例如处理部(CPU：Central Processing Unit：中央处理器)511、存储部512和通信接口513。处理部511能够基于保存在存储部512中的程序来进行各种控制动作。存储部512可以包含RAM(RandomAccess Memory：随机存取存储器)、ROM(Read Only Memory：只读存储器)、HDD(Hard DiskDrive：硬盘驱动器)、SSD(Solid State Drive：固态驱动器)或者它们的组合。通信接口513可以经由LAN(Local Area Network：局域网)等的通信线路与等离子体处理装置1a之间进行通信。
[多层配线的形成]
图2是表示多层配线的形成的一个例子的图。如图2的状态200a所示，在形成多层配线的基片W上层叠有基底图案201、层间绝缘膜202、槽用掩模203、贯通孔用掩模204和抗蚀剂膜205。此外，在图2中省略了基片W。此外，在以下的说明中，在层间绝缘膜202(被蚀刻膜)的层叠顺序有时表现为第1掩模、第2掩模。在图2的情况下，层间绝缘膜202成为被蚀刻膜，槽用掩模203成为第1掩模，贯通孔用掩模204成为第2掩模。
在多层配线的步骤中，从状态200a，首先蚀刻贯通孔用掩模204成为状态200b。接着，从状态200b，蚀刻层间绝缘膜202成为状态200c。此处，在层间绝缘膜202的蚀刻中，求取设置于不同的阶层的两种掩模即槽用掩模203与贯通孔用掩模204的蚀刻选择比。在本实施方式中，为了实现这样的蚀刻选择比，在贯通孔用掩模204(第2掩模)的侧壁形成沉积物(以下，也称为侧沉积。)。
图3是示意性地说明本实施方式中的处理流程的一个例子的图。如图3所示，在状态210中，在基片W层叠有基底图案221、第1被蚀刻膜222、第2被蚀刻膜223、第1掩模224、第2掩模225、SiARC膜226和抗蚀剂膜227。此外，在图3中省略了基片W。例示从第1被蚀刻膜222至第2掩模225，第1被蚀刻膜222和第2被蚀刻膜223例如能够举出SiOC膜或者SiOCH膜等的Low-k膜、SiO2膜。第1掩模224例如能够举出TiN膜、WC膜等的含金属膜。第2掩模225例如能够举出作为含碳膜的一个例子的SOC(Spin On Carbon：旋涂碳)膜。
作为处理流程，首先，在状态210中，利用由CF4气体等生成的等离子体来蚀刻SiARC膜226而成为状态211。接着，在状态211中，利用由N2/H2气体等生成的等离子体来蚀刻第2掩模225和抗蚀剂膜227而成为状态212。此时，第2被蚀刻膜223和第1掩模224的一部分露出。接着，在状态212中，利用由CF4/CHF3气体等生成的等离子体，蚀刻已露出的第2被蚀刻膜223和SiARC膜226而成为状态213。接着，在状态213中，利用由第1气体生成的等离子体，在第2掩模225的侧壁形成侧沉积228而成为状态214。第1气体例如是含烃和氮的气体，能够使用C3H6/N2气体或者CH4/N2等。第1气体也能够与烃气体和含氮气体一起，或者代替含氮气体，而使用O2、CO等的含氧气体。另外，作为第1气体，也可以使用SiH4/CF4、SiF4等的含硅和氟的气体。接着，在状态214中，利用由第2气体生成的等离子体，蚀刻第1被蚀刻膜222而成为状态215。第2气体是含氟和氢的气体，例如能够使用CF4/H2气体、HF/CH4。由此，能够抑制第1掩模224和第2掩模225的掩模损耗。
[基片处理方法]
下面，对本实施方式的基片处理方法进行说明。图4是表示本实施方式中的蚀刻处理的一个例子的流程图。此外，图4的流程图是详细地说明图3的处理流程中从状态213至状态215的处理的图。
在本实施方式的基片处理方法中，控制部1b使未图示的开口部开放，将被蚀刻膜(层间绝缘膜)为可蚀刻的状态(图3的状态213)的基片W送入等离子体处理腔室10内，并载置在支承部11(载置台)的静电吸盘112。基片W通过对静电吸盘112施加直流电压而被保持在静电吸盘112。控制部1b之后通过关闭开口部并控制排气系统40，从等离子体处理空间10s排出气体，使得等离子体处理空间10s的气氛成为规定的真空度。另外，控制部1b通过控制未图示的温度调节模块进行温度调节，能够使基片W的温度包含在规定的温度范围(步骤S1)。
接着，控制部1b作为第1气体将C3H6/N2气体供给到气体入口12a。第1气体在被供给到气体入口12a之后，被供给到气体扩散室12b并扩散。第1气体在气体扩散室12b中扩散后，经由多个气体出口12c以喷淋状被供给到等离子体处理腔室10的等离子体处理空间10s，填充在等离子体处理空间10s中。
控制部1b通过控制RF电功率供给部30，将等离子体激发用的RF信号供给到下部电极111。即，将作为高频电功率的RF信号用于下部施加。在等离子体处理空间10s中，通过对下部电极111供给RF信号，产生等离子体。此时，通过在等离子体施加自偏压，成为逆异向性CVD(Chemical Vapor Deposition：化学气相沉积)，在基片W的第2掩模225的侧壁形成沉积物(侧沉积228)(步骤S2)。
此处，使用图5对侧沉积的形成进行说明。图5是示意性地说明本实施方式中的侧沉积的形成的一个例子的图。此外，在图5中，省略了第1掩模(相当于图3的第1掩模224。)。在图5的状态230a下，由通过对下部电极111供给RF信号(下部施加)而产生的C3H6气体的等离子体，在被蚀刻膜231(相当于图3的第1被蚀刻膜222。)之上形成沉积物234。此外，在状态230a下，在掩模232(相当于图3的第2掩模225。)之上形成沉积物233。沉积物233、234由于离子导致的异向的供给和等离子体CVD的同向的重叠而形成。尤其是，关于沉积物233，通过下部施加在掩模232的侧壁形成末端伸出的沉积物。
另外，在图5的状态230b下，由通过下部施加而产生的N2气体的等离子体，蚀刻沉积物233、234。通过由N离子进行的异向性除去，能够除去掩模232的上表面的沉积物233a，但是不能除去掩模232的侧壁的侧沉积233b。沉积物234能够通过由N离子进行的异向性除去而被除去。
这样一来，在步骤S2中，在通过供给具有C3H6等的成膜成分的气体和具有N2等的除去成分的气体而生成了等离子体的情况下，同时进行沉积物的形成和沉积物的除去。即，同时进行状态230a和状态230b。其结果为，如状态230c所示，成为在掩模232的侧壁形成了侧沉积233b(相当于图3的侧沉积228。)的状态。即，侧沉积233b能够通过等离子体CVD的本质上的同向性成膜、基于RF信号的下部施加而发生的离子的异向性供给和基于N而发生的碳的异向性除去来实现。此外，步骤S2只要能够形成如状态230c所示的侧沉积233b即可，能够采用其他方法。例如，也可以通过依次执行由具有成膜成分的气体生成等离子体而形成沉积物的步骤和由具有除去成分的气体生成等离子体而除去沉积物的步骤，在掩模232的侧壁形成侧沉积233b。此外，也可以通过反复执行形成沉积物的步骤和除去沉积物的步骤，在掩模232的侧壁形成侧沉积233b。
返回图4的说明。控制部1b在排出第1气体时，作为第2气体将CF4/H2气体供给到气体入口12a。第2气体被供给到气体入口12a后，被供给到气体扩散室12b并被扩散。第2气体在气体扩散室12b扩散后，经由多个气体出口12c，以喷淋状被供给到等离子体处理腔室10的等离子体处理空间10s，填充在等离子体处理空间10s中。
控制部1b通过控制RF电功率供给部30，将等离子体激发用的RF信号供给到下部电极111。即，将RF信号用于下部施加。在等离子体处理空间10s中，通过对下部电极111供给RF信号，产生等离子体。在等离子体处理空间10s中，基片W的第1被蚀刻膜222用第2气体的等离子体来蚀刻(步骤S3)。
此处，使用图6，说明侧沉积和蚀刻的反复执行。图6是示意性地说明本实施方式中的侧沉积和蚀刻的反复的一个例子的图。此外，在图6中，省略了基片W、基底图案221和第2被蚀刻膜223。图6的状态241与图3的状态213对应，在第2掩模225的侧壁形成侧沉积228。在图6的状态242中，利用由CF4/H2气体生成的等离子体，蚀刻第1被蚀刻膜222。此时，离子244蚀刻第1被蚀刻膜222而形成槽245。另一方面，由于存在侧沉积228，离子244不会撞击到第1掩模224，第1掩模224没有被蚀刻。在状态242中，当由于蚀刻而侧沉积228消耗时，再次转移到状态241的侧沉积228的形成。即，反复进行状态241的侧沉积228的形成和状态242的第1被蚀刻膜222的蚀刻，直至槽245成为所希望的深度的状态243。此外，反复的规定次数，能够通过例如预先实验求取。
返回图4的说明。控制部1b判断是否将沉积物的形成步骤和蚀刻步骤反复执行了规定次数(步骤S4)。规定次数可以为例如三次。控制部1b在判断为没有反复执行规定次数的情况下(步骤S4：否)，使处理返回步骤S2。另一方面，控制部1b在判断反复执行了规定次数的情况下(步骤S4：是)，结束处理。此外，控制部1b也可以在步骤S4中判断被蚀刻膜是否获得了规定的形状。
控制部1b在结束处理的情况下，通过控制RF电功率供给部30，停止向下部电极111供给RF信号。此外，控制部1b向静电吸盘112施加正负相反的直流电压以除电，将基片W从静电吸盘112剥离。控制部1b使未图示的开口部开放。基片W经由开口部从等离子体处理腔室10的等离子体处理空间10s被送出。
[实验结果]
下面，使用图7至图11，对实验结果进行说明。图7是用时间轴表示本实施方式和比较例中的侧沉积和蚀刻的反复执行的一个例子的图。如图7的图表251所示，在本实施方式中，在下述的处理条件下将侧沉积的形成253(“D”)、蚀刻254(“E”)反复执行了三次。另一方面，如图表252所示，在比较例中，在下述的处理条件下将蚀刻255(“E”)进行了一次。
＜本实施方式的处理条件＞
(侧沉积的形成)
温度：﹣70℃
等离子体处理腔室10内的压力：30mTorr
RF信号的电功率：300W
处理气体：C3H6/N2＝10/290sccm
处理时间：7秒
(蚀刻)
温度：﹣70℃
等离子体处理腔室10内的压力：25mTorr
RF信号的电功率：1400W
处理气体：CF4/H2＝35/130sccm
处理时间：10秒
＜比较例的处理条件＞
(蚀刻)
温度：﹣70℃
等离子体处理腔室10内的压力：25mTorr
RF信号的电功率：1400W
处理气体：CF4/H2＝35/130sccm
处理时间：10秒、20秒、30秒
图8是表示本实施方式中的侧沉积前后的截面的一个例子的图。图8所示的截面261表示本实施方式中的侧沉积的形成前的状态。在截面261中，为第2被蚀刻膜223、第1掩模224和第2掩模225被蚀刻，且第1被蚀刻膜222被蚀刻之前的状态。截面262表示本实施方式中的侧沉积的形成后的状态。可知，在截面262中，在第2掩模225的侧壁的区域263形成有侧沉积264。
图9是表示本实施方式中的实验结果的一个例子的图。图9所示的实验结果271～273分别是将上述的步骤S2、S3反复进行了一次～三次时的结果。实验结果271～273的中部为CD(Critical Dimension：关键尺寸)的值，分别为33nm、39nm、37nm。此外，实验结果271～273的下部是将第2掩模225附近放大而得的图。
图10是表示比较例中的实验结果的一个例子的图。图10所示的实验结果281～283是在比较例的处理条件下使处理时间分别为10秒、20秒、30秒时的结果。实验结果281～283的中部为CD的值，分别为39nm、45nm、53nm。此外，实验结果281～283的下部是将第2掩模225附近放大而得的图。
比较图9的实验结果271～273与图10的实验结果281～283，可知在实验结果271～273中没有发生第1掩模224(TiN)的损耗。此外，比较CD的值，可知实验结果271～273抑制了侧弯(弓形，Bowing)。另外，比较实验结果271和实验结果281，可知在蚀刻的反应初期，也已经发生了CD的不同。
图11是表示有侧沉积和无侧沉积时的侧弯的比较的一个例子的图。图11所示的实验结果271a是将图9的实验结果271放大而得的图。此外，图11所示的实验结果281a是将图10的实验结果281放大而得的图。在实验结果271a中，能够确认侧沉积275，CD为33nm。另一方面，在实验结果281a中，在作为第2掩模225的侧壁的区域285没有侧沉积，CD为39nm。由此可知，CD的扩宽即Bow不仅由第1掩模224(TiN)的损耗引起，还由离子的倾斜入射引起。即，侧沉积的形成具有两个效果，即：能够保护第1掩模224而抑制CD的扩宽的效果；和能够使图案的开口变窄，仅接收垂直入射成分而抑制侧弯的效果。
此外，在上述的实施方式中，等离子体处理系统1为包含等离子体处理装置1a和控制部1b的形态，不过也可以使基片处理装置为包含等离子体处理装置1a和控制部1b。
以上，依照本实施方式，基片处理装置(等离子体处理系统1)包括载置台(支承部11)和控制部1b。载置台能够载置基片W，该基片W具有：第1被蚀刻膜222；形成于第1被蚀刻膜222之上的第1掩模224；以覆盖第1掩模224的至少一部分的方式形成的第2掩模225。控制部1b执行：利用由第1气体生成的等离子体，在第2掩模225的侧壁形成保护膜(侧沉积228)的步骤；和利用由第2气体生成的等离子体，蚀刻第1被蚀刻膜222的步骤。其结果是，能够抑制层叠的掩模中的掩模损耗。此外，能够抑制侧弯。
另外，依照本实施方式，形成保护膜的步骤包括：在第2掩模225的上表面和侧壁以及第1被蚀刻膜222的表面形成沉积物的步骤；和除去形成于第1被蚀刻膜222的表面的沉积物，在第2掩模225的侧壁形成保护膜的步骤。其结果是，能够保护第1掩模224。
另外，依照本实施方式，利用通过从载置基片W的载置台侧供给RF电功率而由第1气体生成的等离子体，形成保护膜。其结果是，能够在第2掩模225的侧壁形成保护膜。
另外，依照本实施方式，在没有被第2掩模225覆盖的第1掩模224的上部，使保护膜形成至第1掩模224的侧壁的位置。其结果是，能够保护第1掩模224。
另外，依照本实施方式，第1被蚀刻膜222为Low-k膜或者SiO2膜。其结果是，能够抑制侧弯并且进行蚀刻。
另外，依照本实施方式，第1掩模224为含金属膜，第2掩模225为含碳膜。其结果是，能够抑制层叠的掩模中的掩模损耗。
另外，依照本实施方式，第1气体为含烃和氮的气体、含烃和氧的气体或者含硅和氟的气体。其结果是，能够在第2掩模225的侧壁形成含碳和硅的保护膜。
另外，依照本实施方式，第2气体是含氟和氢的气体。其结果是，能够蚀刻第1被蚀刻膜222。
另外，依照本实施方式，形成保护膜的步骤和蚀刻的步骤交替地反复执行至少一次以上。其结果是，能够进一步抑制层叠的掩模中的掩模损耗。
另外，依照本实施方式，形成保护膜的步骤和蚀刻的步骤在相同的处理容器内执行。其结果是，能够高效地反复执行形成保护膜的步骤和蚀刻的步骤。
另外，依照本实施方式，形成保护膜的步骤和蚀刻的步骤在不同的处理容器内执行。其结果是，在对多个基片W执行处理的情况下，能够高效地执行各个步骤。
以上，对各种例示的实施方式进行了说明，但是并不限定于上述的例示的实施方式，而可以进行各种各样的增加、省略、替换和改变。此外，能够将不同的实施方式中的要素组合而形成其他实施方式。
例如，在上述的实施方式中，将设置有两层掩模的基片W作为处理对象，该两层掩模包括形成于被蚀刻膜之上的第1掩模和以覆盖第1掩模的至少一部分的方式形成的第2掩模。但是，并不限定于这样的具有两层掩模的基片，也能够将具有多层掩模的基片作为对象。此处，具有多层掩模的基片是指具有被蚀刻膜和形成在该被蚀刻膜之上的多层掩模，该多层掩模包括从被蚀刻膜起第n层的第n掩模(n为1以上的整数)和从被蚀刻膜起第n+1层的以覆盖第n掩模的至少一部分的方式形成的第n+1掩模。
对具有多层掩模的基片，也能够与上述的实施方式同样地进行处理。具体而言，将具有多层掩模的基片送入等离子体处理腔室10内，并保持于载置台(支承部11)上所设置的静电吸盘112上。接着，利用由第1气体生成的等离子体，在形成于被蚀刻膜上的除第1掩模以外的任意一个以上的掩模的侧壁形成保护膜。然后，利用由第2气体生成的等离子体，对被蚀刻膜进行蚀刻。
另外，在将具有多层掩模的基片作为对象的情况下，也可以与上述的实施方式同样地，在第1掩模以外的任意一个以上的掩模的侧壁和被蚀刻膜的表面形成了沉积物后，通过除去形成于被蚀刻膜的表面的沉积物而形成保护膜。此外，也可以利用通过从载置基片的载置台侧供给RF电功率而由第1气体生成的等离子体，形成保护膜。此外，保护膜也可以在第1掩模的上部形成至第1掩模的侧壁的位置。
此外，作为其他方式，考虑使用不饱和ALD(Atomic Layer Deposition：原子层沉积)来使膜形成至槽的中部。然而，不饱和ALD以深宽比高(例如5以上。)的图案为对象，当应用于深宽比低的多层配线形成用图案时，会使膜形成至槽的底部。而且，当除去槽的底部的膜时，可能会剥离至形成于掩模上的膜。对此，在上述的本实施方式中，即使为深宽比低的多层配线形成用图案，也能够不在槽的底部成膜，而形成侧沉积，因此能够得到充分的选择比，能够选择性地蚀刻被蚀刻膜。
另外，在上述的实施方式中，作为第1气体，使用了含烃和氮的气体，但是并不限定于此。例如，也可以根据被蚀刻膜和掩模的材质，使用含硅和氟的气体或者含金属元素(Ti、W)和氯的气体。
另外，在上述的实施方式中，下部施加了RF信号，但是当偏压成分进入时，也可以使用上部施加的基片处理装置。此外，通过调节偏压，能够调节侧沉积的形成位置。

Claims (13)

1.一种基片处理方法，其特征在于，包括：
提供基片的步骤，其中所述基片具有被蚀刻膜、形成于所述被蚀刻膜之上的第1掩模和以覆盖所述第1掩模的至少一部分的方式形成的第2掩模；
利用由第1气体生成的等离子体，在所述第2掩模的侧壁形成保护膜的步骤；和
利用由第2气体生成的等离子体，蚀刻所述被蚀刻膜的步骤。
2.如权利要求1基片处理方法，其特征在于：
所述形成保护膜的步骤包括：
在所述第2掩模的上表面和侧壁以及所述被蚀刻膜的表面形成沉积物的步骤；和
除去形成于所述被蚀刻膜的表面的所述沉积物，在所述第2掩模的侧壁形成所述保护膜的步骤。
3.如权利要求1或2基片处理方法，其特征在于：
所述形成保护膜的步骤利用通过从载置所述基片的载置台侧供给RF电功率而由所述第1气体生成的等离子体，形成所述保护膜。
4.如权利要求1～3中任一项基片处理方法，其特征在于：
所述形成保护膜的步骤在没有被所述第2掩模覆盖的所述第1掩模的上部，使所述保护膜形成至所述第1掩模的侧壁的位置。
5.如权利要求1～4中任一项基片处理方法，其特征在于：
所述被蚀刻膜为Low-k膜或者SiO2膜。
6.如权利要求1～5中任一项基片处理方法，其特征在于：
所述第1掩模为含金属膜，所述第2掩模为含碳膜。
7.如权利要求1～6中任一项基片处理方法，其特征在于：
所述第1气体为含烃和氮的气体、含烃和氧的气体或者含硅和氟的气体。
8.如权利要求1～7中任一项基片处理方法，其特征在于：
所述第2气体为含氟和氢的气体。
9.如权利要求1～8中任一项基片处理方法，其特征在于：
所述形成保护膜的步骤和所述蚀刻的步骤至少交替地反复执行一次以上。
10.如权利要求1～9中任一项基片处理方法，其特征在于：
所述形成保护膜的步骤和所述蚀刻的步骤在相同的处理容器内执行。
11.如权利要求1～9中任一项基片处理方法，其特征在于：
所述形成保护膜的步骤和所述蚀刻的步骤在不同的处理容器内执行。
12.一种基片处理方法，其特征在于，包括：
提供基片的步骤，其中，所述基片具有被蚀刻膜和形成在所述被蚀刻膜之上的多层掩模，所述多层掩模包括从所述被蚀刻膜起第n层的第n掩模和从所述被蚀刻膜起第n+1层的以覆盖所述第n掩模的至少一部分的方式形成的第n+1掩模，n为1以上的整数；
利用由第1气体生成的等离子体，在所述多层掩模中的除第1掩模以外的任意一个以上的掩模的侧壁形成保护膜的步骤；和
利用由第2气体生成的等离子体，蚀刻所述被蚀刻膜的步骤。
13.一种基片处理装置，其特征在于，包括：
能够载置基片的载置台，其中，所述基片具有被蚀刻膜、形成于所述被蚀刻膜之上的第1掩模和以覆盖所述第1掩模的至少一部分的方式形成的第2掩模；和
控制部，其执行以下步骤，即：利用由第1气体生成的等离子体，在所述第2掩模的侧壁形成保护膜的步骤；和利用由第2气体生成的等离子体，蚀刻所述被蚀刻膜的步骤。
CN202011472515.3A 2019-12-25 2020-12-15 基片处理方法和基片处理装置 Pending CN113035708A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019233668A JP7333752B2 (ja) 2019-12-25 2019-12-25 基板処理方法及び基板処理装置
JP2019-233668 2019-12-25

Publications (1)

Publication Number Publication Date
CN113035708A true CN113035708A (zh) 2021-06-25

Family

ID=76459255

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011472515.3A Pending CN113035708A (zh) 2019-12-25 2020-12-15 基片处理方法和基片处理装置

Country Status (5)

Country Link
US (1) US11501975B2 (zh)
JP (1) JP7333752B2 (zh)
KR (1) KR20210082384A (zh)
CN (1) CN113035708A (zh)
TW (1) TW202129756A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024024922A1 (ja) * 2022-07-29 2024-02-01 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01194325A (ja) * 1988-01-29 1989-08-04 Toshiba Corp ドライエッチング方法
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
JP4722550B2 (ja) * 2004-06-16 2011-07-13 東京エレクトロン株式会社 半導体装置の製造方法
KR100606540B1 (ko) * 2004-12-22 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 구리 배선 형성 방법
JP4652140B2 (ja) * 2005-06-21 2011-03-16 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
US7902078B2 (en) * 2006-02-17 2011-03-08 Tokyo Electron Limited Processing method and plasma etching method
US7786019B2 (en) * 2006-12-18 2010-08-31 Applied Materials, Inc. Multi-step photomask etching with chlorine for uniformity control
JP2009044090A (ja) * 2007-08-10 2009-02-26 Tokyo Electron Ltd 半導体装置の製造方法及び記憶媒体
US20110089141A1 (en) * 2008-06-17 2011-04-21 Ulvac,Inc. Method for the production of multi-stepped substrate
JP2010135624A (ja) * 2008-12-05 2010-06-17 Tokyo Electron Ltd 半導体装置の製造方法
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
JP5981106B2 (ja) * 2011-07-12 2016-08-31 東京エレクトロン株式会社 プラズマエッチング方法
JP2013077594A (ja) * 2011-09-29 2013-04-25 Tokyo Electron Ltd プラズマエッチング方法及び半導体装置の製造方法
JP2013258244A (ja) * 2012-06-12 2013-12-26 Tokyo Electron Ltd エッチング方法及びプラズマ処理装置
US20150079760A1 (en) * 2013-09-19 2015-03-19 Wei-Sheng Lei Alternating masking and laser scribing approach for wafer dicing using laser scribing and plasma etch
JP2015170763A (ja) * 2014-03-07 2015-09-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6486092B2 (ja) * 2014-12-11 2019-03-20 東京エレクトロン株式会社 プラズマエッチング方法
JP6584339B2 (ja) * 2016-02-10 2019-10-02 Ｓｐｐテクノロジーズ株式会社 半導体素子の製造方法
JP6836953B2 (ja) 2016-12-13 2021-03-03 東京エレクトロン株式会社 窒化シリコンから形成された第１領域を酸化シリコンから形成された第２領域に対して選択的にエッチングする方法
WO2020176582A1 (en) * 2019-02-27 2020-09-03 Lam Research Corporation Semiconductor mask reshaping using a sacrificial layer
CN112151608B (zh) * 2019-06-28 2023-12-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
TW202129756A (zh) 2021-08-01
US11501975B2 (en) 2022-11-15
JP7333752B2 (ja) 2023-08-25
US20210202262A1 (en) 2021-07-01
JP2021103710A (ja) 2021-07-15
KR20210082384A (ko) 2021-07-05

Similar Documents

Publication Publication Date Title
KR101029947B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
US9865472B2 (en) Fabrication of a silicon structure and deep silicon etch with profile control
KR101083623B1 (ko) 가스 화학물질의 주기적 조절을 사용하는 플라즈마 에칭방법
US7294580B2 (en) Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US6833325B2 (en) Method for plasma etching performance enhancement
JP6529357B2 (ja) エッチング方法
US11462412B2 (en) Etching method
KR101075045B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
TW589403B (en) Mechanism for bow reduction and critical dimension control in etching silicon dioxide using hydrogen-containing additive gases in fluorocarbon gas chemistry
CN113035708A (zh) 基片处理方法和基片处理装置
WO2022244678A1 (ja) 基板処理方法及び基板処理装置
CN111223775A (zh) 蚀刻方法和基板处理装置
KR20220136136A (ko) 에칭 방법 및 에칭 처리 장치
JP7193428B2 (ja) エッチング方法及び基板処理装置
KR102678853B1 (ko) 피처리체를 처리하는 방법
JP2007059666A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
TW201937593A (zh) 電漿蝕刻方法及電漿蝕刻裝置
US20220238348A1 (en) Substrate processing method and substrate processing apparatus
WO2023008025A1 (ja) エッチング方法、半導体装置の製造方法、エッチングプログラムおよびプラズマ処理装置
JP7099675B1 (ja) エッチング方法、半導体装置の製造方法、プログラムおよびプラズマ処理装置
JP4316322B2 (ja) 層間絶縁膜のドライエッチング方法
JP2022094141A (ja) エッチング処理方法及びプラズマ処理装置
JP2022179327A (ja) 基板処理方法及び基板処理装置
US20070218698A1 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination