JP2020096174A - エッチング処理方法及び基板処理装置 - Google Patents

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Abstract

【課題】被エッチング膜をマスクの異なるパターンに同時にエッチングするときのＣＤを制御する。【解決手段】被エッチング膜の上に第１の開口の凹部及び第２の開口の凹部のパターンを有するマスクが形成された基板をエッチングする処理方法であって、所定の深さまで前記被エッチング膜をエッチングする第１のエッチング工程と、前記第１のエッチング工程の後、前記マスクの上に保護膜を堆積する堆積工程と、前記堆積工程の後、前記被エッチング膜をエッチングする第２のエッチング工程と、を含み、前記第１の開口は、前記第２の開口より小さく、前記堆積工程は、前記第１の開口の凹部を閉塞させ、前記第２の開口の凹部を閉塞させない、エッチング処理方法が提供される。【選択図】図４

Description

本開示は、エッチング処理方法及び基板処理装置に関する。
特許文献１は、酸化層をエッチングする際に、ホールの開口の閉塞を抑制することが可能なプラズマ処理方法及びその装置を提案している。
特許文献２は、基板をエッチャントに曝すことにより、犠牲層を形成してトレンチ構造の上部開口部を閉塞することを提案している。犠牲層を除去すると、変形トレンチ断面形状が露出し、元のトレンチ断面形状と変形トレンチ断面形状とを比較すると、相対的に多くの量の材料がトレンチ構造の上部から除去されて、上部開口部の幅が広くなるため、埋め込み工程で埋め込み易くなることを開示する。
特開２０１４−０９００２２号公報 特表２０１２−５１０１６４号公報
本開示は、被エッチング膜をマスクの異なるパターンに同時にエッチングするときのＣＤを制御することが可能なエッチング処理方法及び基板処理装置を提供する。
本開示の一の態様によれば、被エッチング膜の上に第１の開口の凹部及び第２の開口の凹部のパターンを有するマスクが形成された基板をエッチングする処理方法であって、所定の深さまで前記被エッチング膜をエッチングする第１のエッチング工程と、前記第１のエッチング工程の後、前記マスクの上に保護膜を堆積する堆積工程と、前記堆積工程の後、前記被エッチング膜をエッチングする第２のエッチング工程と、を含み、前記第１の開口は、前記第２の開口より小さく、前記堆積工程は、前記第１の開口の凹部を閉塞させ、前記第２の開口の凹部を閉塞させない、エッチング処理方法が提供される。
一の側面によれば、被エッチング膜をマスクの異なるパターンに同時にエッチングするときのＣＤを制御することが可能なエッチング処理方法及び基板処理装置を提供する。
一実施形態に係る基板処理装置の一例を示す断面模式図。 異なるパターンにエッチングするときの従来のプロセス例を示す図。 異なるパターンに被エッチング膜をエッチングするときの本実施形態と比較例とを比較する図。 一実施形態に係るエッチング処理方法の各工程を示す図。 一実施形態に係る堆積工程を説明するための図。 一実施形態に係る堆積量とパラメータとの関係を示す図。 一実施形態に係るパラメータの調整とオーバーハング形状との関係を示す図。 一実施形態に係るエッチング処理方法の一例を示すフローチャート。 一実施形態に係る側壁堆積量の一例を示す図。 一実施形態に係るエッチング処理方法による処理結果の一例を示す図。 一実施形態の変形例１に係るエッチング処理方法の各工程を示す図。 一実施形態の変形例２に係るエッチング処理方法の各工程を示す図。 一実施形態に係る処理システムの一例の平面模式図。
以下、本開示を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
［基板処理装置］
一実施形態に係る基板処理装置１について、図１を用いて説明する。図１は、一実施形態に係る基板処理装置１の一例を示す断面模式図である。ここでは、基板処理装置１の一例として容量結合型プラズマエッチング装置を挙げて説明する。
基板処理装置１は、例えばアルミニウム等の導電性材料からなるチャンバ２と、制御部１００とを有する。チャンバ２は電気的に接地されている。チャンバ２の内部には下部電極２１と、下部電極２１に対向する上部電極２２とを有する。下部電極２１は、ウェハＷを載置する載置台としても機能する。上部電極２２は、ガスをシャワー状に供給するシャワーヘッドとしても機能する。下部電極２１と上部電極２２との間は、ウェハＷを処理する処理空間である。
下部電極２１は、整合器３３を介して高周波電源３２と接続する。また、下部電極２１は、整合器３５を介して高周波電源３４と接続する。高周波電源３２は、例えば４０〜１００ＭＨｚの周波数のプラズマ生成用の高周波電力ＨＦを下部電極２１に印加する。高周波電源３４は、高周波電力ＨＦの周波数、例えば４０ＭＨｚよりも低い、例えば４００ＫＨｚ〜１３ＭＨｚのイオン引き込み用の高周波電力ＬＦを下部電極２１に印加する。
整合器３３は、高周波電源３２の出力インピーダンスに負荷インピーダンスを整合させる。整合器３５は、高周波電源３４の出力インピーダンスに負荷インピーダンスを整合させる。これにより、チャンバ２の内部にプラズマが生成されているときには、高周波電源３２及び高周波電源３４の各々について、出力インピーダンスと負荷インピーダンスとが見かけ上一致するように機能する。
上部電極２２は、その周縁部を被覆する絶縁体のシールドリング４１を介してチャンバ２の天井部に取り付けられている。上部電極２２には、ガス供給源１１から導入されたガスを導入するガス導入口４５が形成されている。ガス供給源１１から出力されたガスは、ガス導入口４５を介して拡散室５１に供給され、ガス流路５５を経て、ガス孔２８から処理空間へと供給される。
チャンバ２の底面には排気口６４を介して排気装置６５が設けられている。排気装置６５はチャンバ２の内部が所定の真空度に維持されるように内部を排気する。チャンバ２の側壁には、ゲートバルブＧが設けられ、ゲートバルブＧの開閉に応じてチャンバ２からウェハＷの搬入及び搬出を行う。
基板処理装置１には、装置全体の動作を制御する制御部１００が設けられている。制御部１００のＣＰＵ１０１は、ＲＯＭ１０２及びＲＡＭ１０３等のメモリに格納されたレシピに従ってエッチング等のプラズマ処理を実行する。レシピには、プロセス条件に対する装置の制御情報であるプロセス時間、圧力（ガスの排気）、高周波電力や電圧、各種ガス流量が設定されてもよい。また、レシピには、チャンバ内温度（上部電極温度、チャンバの側壁温度、ウェハＷ温度、静電チャック温度等）、チラーから出力される冷媒の温度、などが設定されてもよい。なお、これらのプロセスの手順や条件を示すレシピは、ハードディスクや半導体メモリに記憶されてもよい。また、レシピは、ＣＤ−ＲＯＭ、ＤＶＤ等の可搬性のコンピュータにより読み取り可能な記憶媒体に収容された状態で所定位置にセットされ、読み出されるようにしてもよい。
［従来のプロセス例］
かかる構成の基板処理装置１を用いて被エッチング膜を、異なるサイズのパターン及び異なる深さにエッチングする場合がある。その際の従来のプロセス例について図２を参照して説明する。
まず、図２（ａ）に示すように、シリコン基板１０上に被エッチング膜２０が形成され、被エッチング膜２０に２種類のエッチングストップ層３０、４０が設けられ、被エッチング膜２０上に所定パターンのマスク６０が形成されたウェハＷを準備する。
エッチングストップ層４０は、エッチングストップ層３０よりも浅い位置に設けられ、同じ高さで３つに離隔している。エッチングストップ層３０は、エッチングストップ層４０よりも深い位置に異なる高さで３層設けられている。エッチングストップ層３０の端部は、深い位置に形成されているエッチングストップ層３０ほど長くなるように段差になっている。
従来のプロセスでは、図２（ａ）に示すマスク６０によりエッチングストップ層４０側の被エッチング膜２０をエッチングせずに、図２（ｂ）に示すようにエッチングを行い、各エッチングストップ層３０でエッチングを停止させる。これにより、外側から内側に向けて順に浅くなる穴が被エッチング膜２０に形成される。
次に、図２（ｃ）に示すようにマスク６０をアッシングにより除去し、洗浄する。次に、図２（ｄ）に示すマスク６１によりエッチングストップ層４０側の被エッチング膜２０をエッチングし、図２（ｅ）に示すようにエッチングストップ層４０でエッチングを停止させる。次に、図２（ｆ）に示すようにマスク６１をアッシングにより除去し、洗浄する。
このように従来のプロセスでは、異なるサイズのパターンのエッチングを別々の工程で行うため、工程数が多く、プロセス時間が長い。このため、プロセス時間の短縮及び工数低減によるコスト削減が望まれる。そこで、プロセス時間を短縮し、工数を低減するために、異なるパターンのエッチングを同時に行うことが考えられる。
例えば、図３（ａ）に示すように、細穴用のパターン５と太穴用のパターン６を有するマスク５０を形成し、同時にパターン５、６に被エッチング膜２０をエッチングする。しかし、この方法では、細穴のエッチングがエッチングストップ層４０まで達した後、太穴のエッチングがエッチングストップ層３０に達し、終了するまで、細穴がオーバーエッチングされる。この結果、比較例に示すように、隣接する細穴が繋がってショートしたり（図３（ｃ）のＡ参照）、エッチングストップ層４０を踏み外して、細穴をエッチングストップ層４０の外側から更に深くエッチングしたり（図３（ｃ）のＢ参照）することがある。この場合、細穴及び太穴のそれぞれのＣＤ（Critical Dimension）を寸法通りに制御できない。
［エッチング処理工程］
そこで、一実施形態に係るエッチング処理方法では、図３（ｂ）に示すように、異なるサイズのパターンであって、異なる深さの細穴及び太穴をそれぞれのＣＤを寸法通りに制御しながら、細穴及び太穴を同時にエッチングする。かかるエッチング処理工程について、図４を参照しながら説明する。図４は、一実施形態に係るエッチング処理工程の一例を示す図である。
ます、図４（ａ）に示すように、シリコン基板１０上に被エッチング膜２０が形成され、被エッチング膜２０に２種類のエッチングストップ層３０、４０が設けられ、被エッチング膜２０上に所定パターンのマスク５０が形成されたウェハＷを準備する。
被エッチング膜２０の上には、細穴用のパターン５と太穴用のパターン６を有するマスク５０が形成されている。細穴用のパターン５は第１の開口の凹部のパターンの一例であり、太穴用のパターン６は第２の開口の凹部のパターンの一例である。第１の開口は、第２の開口より小さい。第１の開口及び第２の開口は、ホールであってもよいし、ライン状の溝であってもよい。第１の開口及び第２の開口がホールの場合、ＣＤはそれぞれの開口の直径である。第１の開口及び第２の開口が溝の場合、ＣＤはそれぞれの溝の幅である。なお、被エッチング膜２０内に形成されたエッチングストップ層３０、４０の配置は、図３（ａ）に示したエッチングストップ層３０、４０の配置と同様であるため、説明を省略する。
マスク５０は、有機膜である。ただし、マスク５０の材質はこれに限られず、ポリシリコン膜やシリコン酸化膜などのシリコン含有膜でもよいし、チタン窒化膜やタングステンなどの金属含有膜でもよい。被エッチング膜２０は、シリコン酸化膜である。ただし、被エッチング膜２０の材質はこれに限られず、ポリシリコン膜、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜の積層膜等のシリコン含有膜であってもよい。被エッチング膜２０とマスクとは異なる材質であって、マスク選択比が所定以上である材質を組み合わせる。例えば、被エッチング膜２０がシリコン酸化膜やシリコン酸化膜とシリコン窒化膜の積層膜等のシリコン含有膜である場合、マスク５０は有機膜やポリシリコン膜が選択されることが望ましい。また、被エッチング膜２０がポリシリコン膜である場合、マスク５０はシリコン酸化膜が選択されることが望ましい。
エッチングストップ層４０は、例えば、ポリシリコンから形成されてもよい。エッチングストップ層３０は、例えば、タングステンから形成されてもよい。本実施形態では、エッチングストップ層３０、４０は電極として機能するが、これに限られない。
本実施形態に係るエッチング処理方法は、図４（ｂ）に示す第１のエッチング工程、図４（ｃ）に示す堆積工程、図４（ｄ）に示す第２のエッチング工程の３つの工程を有する。３つの工程について順に説明する。
（第１のエッチング工程）
第１のエッチング工程は、図４（ｂ）に示す細穴用のパターン５と太穴用のパターン６に被エッチング膜２０をエッチングする。第１のエッチング工程は、所定の深さまで被エッチング膜２０をエッチングする。所定の深さは、第１のエッチング工程にてマスク５０の細穴用のパターン５にエッチングされる被エッチング膜のエッチング深さである。第１のエッチング工程は、エッチングストップ層４０にて細穴のエッチングが停止するまで被エッチング膜２０をエッチングする。第１のエッチング工程のプロセス条件を以下に示す。
＜プロセス条件＞
高周波電力 ＨＦ ４０ＭＨｚ、１５００Ｗ ＬＦ ３．２ＭＨｚ、１５００Ｗ
圧力 ３０ｍＴｏｒｒ（４．０Ｐａ）
ガス種 Ｃ４Ｆ６ガス、Ｏ２ガス、Ａｒガス
（堆積工程）
第１のエッチング工程の後、図４（ｃ）に示すように、マスク５０上に保護膜７０を堆積する堆積工程を実行する。堆積工程は、細穴用のパターン５を閉塞させ、太穴用のパターン６を閉塞させないように保護膜７０を堆積させる。例えば、堆積工程は、マスク５０のパターン５，６の側壁に堆積する保護膜７０の堆積量をＤとしたとき（図５参照）、パターン５、６がホールの場合には式（１）が成り立つように制御される。
細穴用のパターン５の直径＜２×Ｄ＜太穴用のパターン６の直径・・・（１）
また、堆積工程は、パターン５、６が溝の場合には式（２）が成り立つように制御される。
細穴用のパターン５の溝の幅≦２×Ｄ＜太穴用のパターン６の溝の幅・・・（２）
堆積工程のプロセス条件を以下に示す。
＜プロセス条件＞
高周波電力 ＨＦ １５００Ｗ ＬＦ ４５００Ｗ
圧力 １５ｍＴｏｒｒ（２．０Ｐａ）
ガス種 Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、Ｏ２ガス、Ａｒガス
ただし、ガス種は、これに限られず、ＣとＦとを含むガスを含んでいればよい。ＣとＦとを含むガスの一例としては、Ｃ４Ｆ６、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ６Ｆ６などのフロロカーボンガスや、ＣＨ２Ｆ２、ＣＨ3Ｆなどのハイドロフロロカーボンガスが挙げられる。堆積工程では、ＣＨ４、Ｃ２Ｈ６、Ｃ２Ｈ４、Ｃ３Ｈ６などのハイドロカーボンガスを供給してもよい。さらに、Ｏを含むガスを添加してもよい。ガス中のＯの流量を制御することにより、パターン５の閉塞の微調整が可能になる。Ｏを含むガスの一例としては、Ｏ２、ＣＯ、ＣＯ２が挙げられる。
（第２のエッチング工程）
第２のエッチング工程は、図４（ｄ）に示すように、被エッチング膜２０をエッチングし、太穴用のパターン６に対するエッチングを深くする。第２のエッチング工程は、被エッチング膜２０を各エッチングストップ層３０までエッチングする。第２のエッチング工程は、太穴用のパターン６のエッチングを行い、細穴用のパターン５のエッチングを行わない。第２のエッチング工程のプロセス条件を以下に示す。
＜プロセス条件＞
高周波電力 ＨＦ １５００Ｗ ＬＦ ６０００Ｗ
圧力 ３０ｍＴｏｒｒ（４．０Ｐａ）
ガス種 Ｃ４Ｆ６ガス、Ｃ３Ｆ８ガス、Ｏ２ガス、Ａｒガス
第２のエッチング工程の間、細穴側のパターン５は保護膜７０により閉塞されている。これにより、細穴がオーバーエッチングされることで、隣接する細穴が繋がってショートしたり、エッチングストップ層４０を踏み外す（図３（ｃ）のＡ、Ｂ）ことを防止し、図４（ｄ）のＣに示すように、細穴を適正なＣＤ値に制御することができる。
第２のエッチング工程では、堆積工程にて堆積した保護膜７０が第２のエッチング工程の間に除去され、マスク５０のパターン５が開口することを防止する必要がある。そこで、堆積工程にてマスク５０上に堆積する保護膜７０は、第２のエッチング工程において被エッチング膜２０との選択性を有する膜であることが重要である。換言すれば、保護膜７０は、第２のエッチング工程において被エッチング膜２０との選択性を有する膜であれば、有機膜に限られない。例えば、被エッチング膜２０がシリコン酸化膜やシリコン酸化膜とシリコン窒化膜の積層膜等のシリコン含有膜である場合、保護膜７０として有機膜やシリコン膜が堆積されることが望ましい。被エッチング膜２０がポリシリコン膜である場合、保護膜７０としてシリコン酸化膜やシリコン窒化膜が堆積されることが望ましい。また、タングステンなどの金属膜が堆積されてもよい。有機膜以外の保護膜７０を形成する場合、例えば、堆積工程のプロセス条件のガス種として、シリコン含有ガスと添加ガスを用いることによって、シリコン酸化膜やシリコン窒化膜などのシリコン含有膜が保護膜７０として形成される。また、スパッタリング技術を用いてシリコン膜やタングステンなどの金属膜が形成される。
第２のエッチング工程では、太穴用のパターン６のエッチングを行うため、堆積工程にて太穴用のパターン６の底部には保護膜７０が形成されない方が望ましい。そのためには堆積工程において形成される保護膜７０の形状は、コンフォーマルではなく、図４（ｃ）のようにオーバーハング形状になることが望ましい。すなわち、太穴用のパターン６の上部および上部側壁に堆積する保護膜７０の厚みに比べ、太穴用のパターン６の底部には保護膜７０が形成されない、もしくは形成される保護膜７０は非常に薄いことが望ましい。
堆積工程においてオーバーハング形状の堆積を行うには、比較的吸着係数が高い堆積プリカーサを用いることが有効である。例えば、堆積工程のガス種として例示されるフロロカーボンガスやハイドロカーボンガスのうち、Ｃ４Ｆ６、Ｃ６Ｆ６、ＣＨ２Ｆ２等の高分子ガス、炭素含有比率が高いガス（例えばフッ素含有量に対する炭素含有量の比率が高いガス）、不飽和結合を有するガスのプラズマを用いることが有効である。
なお、プラズマによってガス種から解離してプリカーサが生成されるが、吸着係数がより高いプリカーサを生成するには、より高分子な状態、すなわち解離度が低い状態であることが望ましい。その場合、プラズマ生成用の高周波電力ＨＦを低くする、又はレジデンスタイムが短くなるよう処理空間へと供給されるガスの総流量を多くすることが望ましい。また、生成されたプリカーサがより太穴用のパターン６の上部および上部側壁に吸着しやすくするために、平均自由工程が短くなるプロセス処理条件の圧力を高くすることが望ましい。
もし、太穴用のパターン６の底部に薄い保護膜７０が形成された場合、第２のエッチング工程での太穴用のパターン６のエッチングにおいて阻害要因になる。このため、堆積工程と第２のエッチング工程との間に、太穴用のパターン６の底部に形成された保護膜を除去する工程を挿入することとなる。この場合、第２のエッチング工程とは異なる条件を用いてもよいし、同じ条件を用いてもよい。第２のエッチング工程とは異なる条件の一例は、Ｏ２ガスのプラズマによる有機膜を除去可能な条件である。第２のエッチング工程と同じ条件を用いる場合、第２のエッチング工程の処理条件によって保護膜７０も多少エッチングされる。このため、太穴用のパターン６の底部に形成された保護膜７０が無くなるまでは、保護膜を除去する工程であり、そのまま連続して、被エッチング膜２０をエッチングする第２のエッチング工程を行うこととなる。いずれの場合も、堆積工程で閉塞した細穴用のパターン５が再び開口しない程度に処理することとなる。
なお、太穴用のパターン６の底部に形成された保護膜７０を除去する工程を挿入するとその分処理時間の増加に繋がる。よって、処理時間の増加の抑制のためにも、堆積工程において太穴用のパターン６の底部には保護膜７０が形成されない、もしくは形成される保護膜７０は非常に薄いことが望ましい。
また、第２のエッチング工程の間にマスク５０のパターン５が開口することを防止するために、堆積工程と第２のエッチング工程とを所定回数繰り返してもよい。所定回数は、予め設定され、１回であってもよいし複数回であってもよい。
なお、堆積工程では、マスク５０のパターン５，６に応じた被エッチング膜２０の細穴のＣＤ値及び太穴のＣＤ値の大小関係に関わらず、堆積レートはほぼ同一であるとして考察する。
堆積工程及び第２のエッチング工程を所定回数繰り返すことで、マスク５０のパターン５が開口することを防止したり、マスク５０のパターン５が開口した場合においてもパターン５を再び閉塞させることができる。
［パラメータの調整］
一実施形態に係るエッチング処理方法では、例えば、図５に示すように、マスク５０は、太穴用のパターン６が形成されたマスクパターンの第１領域と、細穴用のパターン５が形成されたマスクパターンの第２領域とを有する。このマスク５０を使用して被エッチング膜２０を異なるパターンに同時にエッチングし、細穴と太穴とを同時に形成する。このとき、細穴用のパターン５の凹部のＣＤ１と、太穴用のパターン６の凹部のＣＤ２との間に、ＣＤ１≦２×Ｄ＜ＣＤ２の関係式が成り立つように、パラメータを調整し、マスク５０のパターンの側壁に堆積する保護膜７０の堆積量Ｄを制御する。これにより、堆積工程において、細穴用のパターン５を閉塞させ、太穴用のパターン６を閉塞させないように制御することができる。
ＣＤ１≦２×Ｄ＜ＣＤ２の関係式が成り立つようにエッチング処理方法にて使用可能なパラメータの一例を図６に示す。図６は、一実施形態に係る堆積量（側壁堆積量Ｄ）とパラメータの関係を示すグラフである。
図６（ａ）は、堆積工程の処理時間Ｔに対するマスク５０のパターンの側壁堆積量Ｄの一例を示すグラフである。図６（ｂ）は、ガス全体に対するＯ２ガスの分圧ＰＯ２又はＣ４Ｆ８／Ｃ４Ｆ６の流量比に対する側壁堆積量Ｄの一例を示すグラフである。図６（ｃ）は、チャンバ内の圧力Ｐに対する側壁堆積量Ｄの一例を示すグラフである。
図６（ａ）の例では、時刻Ｔ０のときに図５に示すＣＤ１が閉塞する側壁堆積量Ｄであり、時刻Ｔ２のときに図５に示すＣＤ２が閉塞する側壁堆積量Ｄであるとする。制御部１００は、ＣＤ１≦２×Ｄ＜ＣＤ２の関係式が成り立つように、堆積工程の処理時間Ｔを開始時刻から時刻Ｔ０までの時間又はそれ以上の時間であって、開始時刻から時刻Ｔ２までの時間よりも短い時間に調整する。例えば、堆積工程を、時刻Ｔ０以上であって時刻Ｔ２よりも前の時刻Ｔ１に終了するように制御する。これにより、堆積工程において、細穴用のパターン５を閉塞させ、太穴用のパターン６を閉塞させないようにすることができる。エッチング処理方法において使用するパラメータ及びその調整は、堆積工程の処理時間に限られず、全体のガスに対するＯ２ガスの分圧、Ｃ４Ｆ８／Ｃ４Ｆ６の流量比、チャンバの圧力の少なくともいずれかであればよい。
次に、堆積工程における堆積後の形状について、パラメータの調整によって保護膜７０のオーバーハング形状とコンフォーマル形状とが制御できる様子を、図７を参照しながら説明する。図７は、一実施形態に係るパラメータの調整とオーバーハング形状との関係を示す図である。
図７（ａ）に示すように、マスク５０の上面に堆積される保護膜７０の厚さをｔ１とし、太穴用のパターン６の底部に堆積される保護膜７０の厚さをｔ２とする。太穴用のパターン６の底部の保護膜７０が厚くなると、エッチストップが生じる。よって、エッチストップを生じさせないためには、保護膜７０がオーバーハング形状になることが望ましい。すなわち、太穴用のパターン６の上部および上部側壁に堆積する保護膜７０の厚みに比べ、太穴用のパターン６の底部には保護膜７０が形成されない、もしくは形成される保護膜７０が非常に薄いことが望ましい。
例えば、保護膜７０は、ｔ１に比べｔ２が大きい（ｔ１＞ｔ２）状態で、ｔ１／ｔ２を大きくする程オーバーハング形状になり、ｔ１／ｔ２が小さくなり、ｔ１／ｔ２＝１に近くなる程コンフォーマル形状になる。そして、保護膜７０をオーバーハング形状にする程エッチストップを回避し、エッチングがスムーズに行われ、エッチング時間を短縮できる。そこで、本実施形態では、パラメータの調整によって保護膜７０をオーバーハング形状に制御する。
保護膜７０の形状を制御するパラメータとして、図７（ｂ）ではガス種の割合を制御し、図７（ｃ）では基板温度を制御し、図７（ｄ）では高周波電力ＨＦパワーを制御し、図７（ｅ）ではガスのレジデンスタイムを制御する。
また、このときの堆積工程のプロセス条件を以下に示す。
＜プロセス条件＞
高周波電力 ＨＦ １５００Ｗ ＬＦ ４５００Ｗ
圧力 １５ｍＴｏｒｒ（２．０Ｐａ）
ガス種 ＣＨ２Ｆ２ガス、Ｃ４Ｆ８ガス、Ａｒガス
基板温度 １０℃
図７（ｂ）に示すように、ＣＨ２Ｆ２／Ｃ４Ｆ８が大きい程ｔ１／ｔ２が大きくなり、保護膜７０をオーバーハング形状に制御できる。なお、ＣＨ２Ｆ２の替わりにＣ４Ｆ６を用いたときも同様であり、Ｃ４Ｆ６／Ｃ４Ｆ８が大きくなる程、ｔ１／ｔ２が大きくなり、保護膜７０をオーバーハング形状に制御できる。なお、ＣＨ２Ｆ２及びＣ４Ｆ６は堆積性の高いガスの一例であり、Ｃ４Ｆ８は堆積性の低いガスの一例である。つまり、堆積性の低いガスに対して退席性の高いガスの流量を増やすほど、オーバーハング形状に制御できる。
また、図７（ｃ）に示すように、基板温度が低い程ｔ１／ｔ２が大きくなり、保護膜７０をオーバーハング形状に制御できる。また、図７（ｄ）に示すように、ＨＦパワーが低い程ｔ１／ｔ２が大きくなり、保護膜７０をオーバーハング形状に制御できる。
また、図７（ｅ）に示すように、レジデンスタイムが短い程ｔ１／ｔ２が大きくなり、保護膜７０をオーバーハング形状に制御できる。レジデンスタイムが長い、つまり、ガスがプラズマ生成空間にいる時間が長くなる程ガスの解離が進み、太穴用のパターン６の内部へ移動し易くなり、ｔ１がより下がるためである。
図７（ｂ）〜（ｅ）の各パラメータの制御はプリカーサの吸着係数と関連する。プリカーサの吸着係数が高くなると、太穴用のパターン６の間口（上部や上部側壁）への付着が高くなり、その分、太穴用のパターン６の底部への付着量が少なくなる。すなわち、各パラメータの制御によりプリカーサの吸着係数が大きくなるとｔ１が上がり、太穴用のパターン６の上部や上部側壁への付着量が多くなり、底部への付着量が少なくなる。逆に、各パラメータの制御によりプリカーサの吸着係数が小さくなるとｔ１が下がり、太穴用のパターン６の上部や上部側壁への付着量が少なくなり、底部への付着量が多くなる。以上から、プリカーサの吸着係数が大きくなるように、図７（ｂ）〜（ｅ）に示した複数のパラメータのうちの少なくとも一つを制御することで、エッチストップを回避し、エッチングをスムーズに行うことができる。なお、太穴用のパターン６の上部側壁は、パターン６の側壁の中央よりも略上側の側壁である。
以上の制御により、堆積工程において太穴用のパターン６の凹部のパターンの底部に堆積する保護膜７０の堆積量は、パターン６の凹部のパターンの上部及び上部側壁に堆積する保護膜７０の堆積量より少ない、もしくは堆積されないようにすることができる。
また、以上の制御により、堆積工程において、細穴用のパターン５の凹部のパターンの側壁及び太穴用のパターン６の側壁に堆積する保護膜７０の形状を、側壁の中央よりも略上側が中央よりも略下側よりも厚くなる、オーバーハング形状にすることができる。
［エッチング処理方法］
以下では、堆積工程の処理時間を調整する例を挙げて、一実施形態に係るエッチング処理について、図８を参照しながら説明する。図８は、一実施形態に係るエッチング処理方法の一例を示すフローチャートである。図８のエッチング処理は、制御部１００により制御される。
本処理が開始されると、ステップＳ１において、制御部１００は、被エッチング膜２０の上に細穴のパターン５及び太穴のパターン６を有するマスク５０が形成されたウェハＷをチャンバ２内に搬入し、準備する。これにより、図４（ａ）に示す構造を有するウェハＷが載置台（下部電極２１）に置かれる。
次に、ステップＳ３において、制御部１００は、第１のエッチング工程を実行する。これにより、図４（ｂ）に示すように、被エッチング膜２０が細穴のパターン５及び太穴のパターン６にエッチングされ、細穴のパターン５のエッチングはエッチングストップ層４０により停止する。
次に、ステップＳ５において、制御部１００は、堆積工程を実行する。次に、ステップＳ７において、制御部１００は、処理時間が経過したかを判定する。制御部１００は、図６（ａ）に一例を示すように、ＣＤ１≦２×Ｄ＜ＣＤ２の関係式が成り立つ時刻Ｔ０〜時刻Ｔ２の間の時刻（例えば時刻Ｔ１）を予め設定し、時刻Ｔ１を経過していないと判定すると、ステップＳ５及びステップＳ７の処理を繰り返す。一方、制御部１００は、時刻Ｔ１を経過したと判定すると、ステップＳ９に進む。これにより、図４（ｃ）に示すように、マスク５０上に細穴のパターン５を閉塞させ、太穴のパターン６を閉塞させない保護膜７０が形成される。
次に、ステップＳ９において、制御部１００は、第２のエッチング工程を実行する。次に、ステップＳ１１において、制御部１００は、所定回数繰り返したかを判定する。所定回数は、予め定められた回数である。制御部１００は、所定回数繰り返していないと判定した場合、ステップＳ５に戻り、ステップＳ５〜Ｓ９の処理（堆積工程及び第２のエッチング工程）を再度実行する。一方、ステップＳ１１において、制御部１００は、所定回数繰り返したと判定した場合、本処理を終了する。これにより、図４（ｄ）に示すように、各エッチングストップ層３０まで被エッチング膜２０が太穴のパターン６にエッチングされる。
なお、堆積工程における保護膜７０の堆積レートは、マスク５０のパターン５，６に応じた被エッチング膜２０の細穴のＣＤ値及び太穴のＣＤ値の大小関係に関わらず、ほぼ同一であるとして考察してきた。しかし、マスク５０のパターン５，６の形状が、例えば、垂直形状か、テーパ形状か、によっても異なる場合がある。
この場合、堆積工程は、マスク５０のパターン５、６の側壁に堆積する保護膜７０の堆積量をＤ１、Ｄ２としたとき、細穴用のパターン５の凹部のＣＤ１及び太穴用のパターン６の凹部のＣＤ２の間に以下の関係式が同時に成り立つように、パラメータを調整する。
ＣＤ１≦２×Ｄ１、且つ２×Ｄ２＜ＣＤ２
これにより、マスク５０のパターンの側壁に堆積する保護膜７０の堆積量Ｄ１および堆積量Ｄ２を制御することとなる。
図９の例では、時刻Ｔ０のときにＣＤ１が閉塞する側壁堆積量Ｄ１であり、時刻Ｔ３のときにＣＤ２が閉塞する側壁堆積量Ｄ２であるとする。制御部１００は、ＣＤ１≦２×Ｄ１、且つ２×Ｄ２＜ＣＤ２の関係式が同時に成り立つように、堆積工程の処理時間Ｔを開始時刻から時刻Ｔ０までの時間又はそれ以上の時間であって、開始時刻から時刻Ｔ３までの時間よりも短い時間に調整する。
［実験結果］
以上に説明したエッチング処理方法を、基板処理装置１にて実行した結果の一例について、図１０を参照しながら説明する。図１０は、一実施形態に係るエッチング処理方法を実行したときの実験結果の一例を示す図である。なお、本実験においては、図８のステップＳ１１における予め定められた所定回数は１回である。
図１０（ａ）は、第１のエッチング工程を実行した後のウェハＷ上の構造を示す縦断面図である。被エッチング膜２０の一部が、マスク５０の細穴用のパターン５にエッチングされている。なお、図１０（ａ）では、被エッチング膜２０の一部が、マスク５０の太穴用のパターン６にエッチングされている状態は省略している。
図１０（ｂ）は、堆積工程を実行した後のウェハＷ上の構造を示す縦断面図である。図１０（ｂ）の左側では、マスク５０の細穴用のパターン５の上部が、保護膜７０により閉塞されている。一方、図１０（ｂ）の右側では、被エッチング膜２０に形成された太穴用のパターン６の上部及び上部側壁に保護膜７０が堆積しているが、マスク５０の太穴用のパターン６は閉塞されていない。
図１０（ｃ）は、第２のエッチング工程を実行した後のウェハＷ上の構造を示す縦断面図である。図１０（ｃ）の左側では、被エッチング膜２０に形成された細穴用のパターン５は保護膜７０により閉塞された状態を維持している。一方、図１０（ｃ）の右側では、被エッチング膜２０に形成された太穴用のパターン６は開口しているため、各エッチングストップ層３０までエッチングすることができる。太穴をエッチングする間、細穴用のパターン５は保護膜７０により閉塞されているため、細穴はオーバーエッチングされない。このため、細穴のＣＤを維持しながら、太穴をエッチングストップ層３０までエッチングできる。
図１０（ｃ）が示すように、第２のエッチング工程を実行している間、細穴用のパターン５は閉塞させながら、太穴用のパターン６の開口は維持することが可能な条件を用いることが望ましい。第２のエッチング工程によって保護膜７０も多少エッチングされ減少する。しかし、第２のエッチング工程におけるプロセス条件に含まれるＣ４Ｆ６ガスなどの堆積性ガスの流量やＯ２ガスの分圧などを制御することによって、細穴用のパターン５の閉塞状態が再び開口しない程度に調整可能となる。
また、第２のエッチング工程によって保護膜７０がエッチングされ細穴用のパターン５の閉塞状態が再び開口してしまう恐れがある場合は、開口してしまう前に第２のエッチング工程を停止する。そして、堆積工程（ステップＳ５）および第２のエッチング工程（ステップＳ９）を繰り返すことが望ましい。
以上、本実施形態に係るエッチング処理方法によれば、第１のエッチング工程、堆積工程及び第２のエッチング工程を実行することで、被エッチング膜２０をマスク５０の異なるパターン５，６に同時にエッチングするときの細穴及び太穴のＣＤを制御できる。
［変形例］
図４（ｂ）では、細穴がエッチングストップ層４０にてエッチングを停止するまで、エッチング処理を実行したが、これに限られない。
（変形例１）
例えば、変形例１に係るウェハＷは、図１１（ａ）に示すように、細穴用のパターン５と太穴用のパターン６のマスク５０の下に被エッチング膜２０を形成し、その下にエッチングストップ層３０を形成する構造を有する。エッチングストップ層３０は、細穴用のパターン５と太穴用のパターン６の下方にて同じ高さに一体的に設けられる。かかる変形例１のウェハＷの構成においても、上記の３工程を有するエッチング処理方法を使用することができる。
第１のエッチング工程では、図１１（ｂ）に示すように、細穴用のパターン５にエッチングされた細穴のエッチングレートが、太穴用のパターン６にエッチングされた太穴のエッチングレートよりも高い。よって、細穴が太穴よりも先にエッチングストップ層３０に到達する。細穴がエッチングストップ層３０に到達すると、第１のエッチング工程が終了する。
第１のエッチング工程の後の堆積工程では、図１１（ｃ）に示すように、保護膜７０がマスク５０の細穴用のパターン５を閉塞し、太穴用のパターン６を閉塞しないように制御される。
堆積工程の後の第２のエッチング工程では、図１１（ｄ）に示すように、太穴がエッチングストップ層３０に到達するまでエッチングを実行する。第２のエッチング工程の間、細穴用のパターン５の開口は、保護膜７０により閉塞されている。このため、細穴がオーバーエッチングされず、細穴のＣＤを維持しながら、太穴をエッチングストップ層３０までエッチングできる。
（変形例２）
変形例２では、細穴及び太穴でターゲットとするエッチングの深さが異なる。変形例２に係るウェハＷは、図１２（ａ）に示すように、図１１（ａ）の変形例１に係るウェハＷの構造と同じであるため、ここでは説明を省略する。
第１のエッチング工程では、図１２（ｂ）に示すように、細穴用のパターン５にエッチングされた細穴のエッチングレートが、太穴用のパターン６にエッチングされた太穴のエッチングレートと同じである。よって、第１のエッチング工程が終了したとき、細穴と太穴の深さＨ１は同じになる。
第１のエッチング工程の後の堆積工程では、図１２（ｃ）に示すように、保護膜７０がマスク５０の細穴用のパターン５を閉塞し、太穴用のパターン６を閉塞しない。
堆積工程の後の第２のエッチング工程では、図１２（ｄ）に示すように、第２のエッチング工程により太穴をエッチングストップ層３０に到達する前の深さＨ２までエッチングする。細穴用のパターン５の開口は、保護膜７０により閉塞されている。このため、細穴はオーバーエッチングされず、深さＨ１の細穴のＣＤを維持しながら、太穴を予め設定された深さＨ２までエッチングすることができる。変形例２では、エッチングストップ層３０がなくてもよい。つまり、上記に説明したエッチング処理方法は、エッチングストップ層がない被エッチング膜２０をエッチングする際にも使用することができる。
以上、変形例１、２に係るエッチング処理方法によれば、第１のエッチング工程、堆積工程及び第２のエッチング工程を実行することで、被エッチング膜２０をマスク５０の異なるパターン５，６に同時にエッチングするときのＣＤを制御することができる。
［処理システム］
上記実施形態及び変形例１，２に係るエッチング処理方法にて実行する第１のエッチング工程、堆積工程及び第２のエッチング工程は、真空を破らず、大気に暴露されることなく、すなわち真空を維持したまま実行することができる。大気に暴露されることなく実行する方法としては、同一のチャンバで実行してもよいし、同一の処理システムで（Ｉｎ−Ｓｉｔｕで）実行してもよい。ただし、第１のエッチング工程、堆積工程及び第２のエッチング工程は、別々のチャンバで実行してもよい。
第１のエッチング工程、堆積工程及び第２のエッチング工程を大気に暴露されることなく真空を維持したまま、同一のチャンバ、もしくは同一の処理システムで実行することによって、生産性を向上させる。加えて、大気中に含まれる水分によるプロセス特性への影響を抑えることが出来る。
第１のエッチング工程、堆積工程及び第２のエッチング工程を同一のチャンバにて実行する場合、図１の基板処理装置１のチャンバ２で実行してもよい。ただし、これに限られず、本実施形態に係るエッチング処理方法は、Capacitively Coupled Plasma(CCP)、Inductively Coupled Plasma(ICP)、Radial Line Slot Antenna(RLSA)、Electron Cyclotron Resonance Plasma(ECR)、Helicon Wave Plasma(HWP)のどのタイプの基板処理装置で実行してもよい。
第１のエッチング工程、堆積工程及び第２のエッチング工程を同一の処理システムで実行する場合、図１３の処理システムにて実行してもよい。処理システムは、処理室１１１〜１１４と、真空搬送室１２０と、ロードロック室１３１，１３２と、大気搬送室１４０と、ロードポート１５１〜１５３と、ゲートバルブ１６１〜１６８と、制御装置１７０とを有する。
処理室１１１〜１１４は、ウェハＷを載置するステージ１１１ａ〜１１４ａを有し、ゲートバルブ１６１〜１６４を介して真空搬送室１２０と接続されている。処理室１１１〜１１４内は、所定の真空雰囲気に減圧され、その内部にてウェハＷに所望の処理（第１のエッチング処理、堆積処理、第２のエッチング処理、アッシング処理等）を施す。
真空搬送室１２０内は、所定の真空雰囲気に減圧されている。また、真空搬送室１２０には、搬送機構１２１が設けられている。搬送機構１２１は、処理室１１１〜１１４、ロードロック室１３１，１３２に対して、ウェハＷを搬送する。
ロードロック室１３１、１３２は、ウェハＷを載置するステージ１３１ａ、１３２ａを有し、ゲートバルブ１６５、１６６を介して真空搬送室１２０と接続され、ゲートバルブ１６７、１６８を介して大気搬送室１４０と接続されている。ロードロック室１３１，１３２内は、大気雰囲気と真空雰囲気とを切り替える機能を有する。
大気搬送室１４０内は、大気雰囲気となっており、搬送機構１４１が設けられている。搬送機構１４１は、ロードロック室１３１，１３２、ロードポート１５１〜１５３のキャリアＣに対して、ウェハＷを搬送する。ロードポート１５１〜１５３は、ウェハＷが収容されたキャリアＣ又は空のキャリアＣが取り付けられる。
制御装置１７０は、処理室１１１〜１１４の動作、搬送機構１２１，１４１の動作、ゲートバルブ１６１〜１６８の開閉、ロードロック室１３１，１３２内の真空雰囲気または大気雰囲気の切り替え等を行うことにより、処理システム全体を制御する。
図１３に示す処理システムによれば、処理室１１１〜１１４のいずれかにて第１のエッチング工程にかかるエッチング処理を実行し、第１のエッチング工程を実行した処理室と異なる処理室にて堆積工程に係る保護膜形成処理を実行してもよい。第２のエッチング工程は、堆積工程を実行した処理室以外の処理室であって、第１のエッチング工程を実行した処理室又はそれ以外の処理室で実行してもよい。これによれば、ウェハＷに第１のエッチング工程、堆積工程、第２のエッチング工程の各処理が施される間、ウェハＷを大気に曝露することなく、つまり、真空を破らずにウェハＷに所定の処理を施すことができる。
第１のエッチング工程、堆積工程及び第２のエッチング工程を同一のチャンバにて実行する場合、処理室１１１〜１１４の何れか一つのチャンバで上記３つの工程が実行される。
第１のエッチング工程、堆積工程及び第２のエッチング工程を別々のチャンバにて実行する場合、第１のエッチング工程及び第２のエッチング工程を処理室１１１〜１１４の何れかのチャンバで実行し、ウェハＷを異なる処理室１１１〜１１４以外のＣＶＤ（Chemical Vapor Deposition）装置に搬送し、ＣＶＤ装置にて実行してもよい。
以上、一実施形態及び変形例に係るエッチング処理方法及び基板処理装置１について説明した。一実施形態に係るエッチング処理方法では、図４に示すように、ウェハＷは、被エッチング膜２０の下に第１の下地膜と第２の下地膜とを有してもよい。図４の例の場合、第１の下地膜と第２の下地膜とは、別々のエッチングストップ層である。
第１の下地膜は、第１の開口の凹部の一例であるパターン５の下方にあり、第２の下地膜は、第２の開口の凹部の一例であるパターン６の下方にある。第１の開口の凹部と第１の下地膜の間の被エッチング膜２０の膜厚は、第２の開口の凹部と第２の下地膜の間の被エッチング膜２０の膜厚より薄い。また、第１の開口の凹部にエッチングされる被エッチング膜２０のエッチング深さは、第２の開口の凹部と前記第２の下地膜の間の被エッチング膜２０の膜厚より浅い。
また、一実施形態の変形例に係るエッチング処理方法では、図１１及び図１２に示すように、ウェハＷは、被エッチング膜２０の下に第１の下地膜と第２の下地膜とを有してもよい。図１１及び図１２の例の場合、第１の下地膜と第２の下地膜とはエッチングストップ層であり、一体となった膜であってもよい。
ウェハＷは、被エッチング膜２０の下に第１の下地膜と第２の下地膜とを有し、前記第１の下地膜は、第１の開口の凹部の一例であるパターン５の下方にあり、前記第２の下地膜は、第２の開口の凹部の一例であるパターン６の下方にある。前記第１の開口の凹部と前記第１の下地膜の間の被エッチング膜２０の膜厚は、前記第２の開口の凹部と前記第２の下地膜の間の被エッチング膜２０の膜厚と同じである。
前記第１の開口の凹部にエッチングされる被エッチング膜２０のエッチング深さは、図１１に示すように、前記第２の開口の凹部と前記第２の下地膜の間の被エッチング膜２０の膜厚と同じであってもよい。一方、前記第１の開口の凹部にエッチングされる被エッチング膜２０のエッチング深さは、図１２に示すように、前記第２の開口の凹部と前記第２の下地膜の間の被エッチング膜２０の膜厚と異なっていてもよい。
今回開示された一実施形態に係るエッチング処理方法及び基板処理装置は、すべての点において例示であって制限的なものではないと考えられるべきである。上記の実施形態及び変形例１，２は、添付の請求の範囲及びその主旨を逸脱することなく、様々な形態で変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で他の構成も取り得ることができ、また、矛盾しない範囲で組み合わせることができる。
本明細書では、基板の一例としてウェハＷを挙げて説明した。しかし、基板は、これに限らず、ＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）に用いられる各種基板、プリント基板等であってもよい。
１ 基板処理装置
２ チャンバ
５ 細穴用のパターン
６ 太穴用のパターン
１０ シリコン基板
２０ 被エッチング膜
２１ 下部電極
２２ 上部電極
３２、３４ 高周波電源
３０、４０ エッチングストップ層
５０ マスク
７０ 保護膜
１００ 制御部

Claims (18)

  1. 被エッチング膜の上に第１の開口の凹部及び第２の開口の凹部のパターンを有するマスクが形成された基板をエッチングする処理方法であって、
    所定の深さまで前記被エッチング膜をエッチングする第１のエッチング工程と、
    前記第１のエッチング工程の後、前記マスクの上に保護膜を堆積する堆積工程と、
    前記堆積工程の後、前記被エッチング膜をエッチングする第２のエッチング工程と、を含み、
    前記第１の開口は、前記第２の開口より小さく、
    前記堆積工程は、前記第１の開口の凹部を閉塞させ、前記第２の開口の凹部を閉塞させない、
    エッチング処理方法。
  2. 前記第２のエッチング工程は、
    前記第１の開口の凹部を閉塞させながら、前記第２の開口の凹部をエッチングする、
    請求項１に記載のエッチング処理方法。
  3. 前記堆積工程において、前記第１の開口の凹部及び前記第２の開口の凹部のパターンの側壁に堆積する前記保護膜の堆積量をＤとしたとき、次式が成り立つように前記保護膜を堆積する、
    前記第１の開口の凹部の直径又は溝の幅≦２×Ｄ＜前記第２の開口の凹部の直径又は溝の幅
    請求項１又は２に記載のエッチング処理方法。
  4. 前記堆積工程において、前記第１の開口の凹部のパターンの側壁に堆積する前記保護膜の堆積量をＤ１とし、前記第２の開口の凹部のパターンの側壁に堆積する前記保護膜の堆積量をＤ２としたとき、次の２式が同時に成り立つように前記保護膜を堆積する、
    前記第１の開口の凹部の直径又は溝の幅≦２×Ｄ１、且つ、
    ２×Ｄ２＜前記第２の開口の凹部の直径又は溝の幅
    請求項１又は２に記載のエッチング処理方法。
  5. 前記堆積工程において、前記第２の開口の凹部のパターンの底部に堆積する前記保護膜の堆積量は、前記第２の開口の凹部のパターンの上部および上部側壁に堆積する前記保護膜の堆積量より少ない、もしくは堆積されない、
    請求項１〜４のいずれか一項に記載のエッチング処理方法。
  6. 前記堆積工程において、前記第１の開口の凹部のパターンの側壁及び前記第２の開口の凹部のパターンの側壁に堆積する前記保護膜の形状は、オーバーハング形状である、
    請求項１〜５のいずれか一項に記載のエッチング処理方法。
  7. 前記堆積工程と前記第２のエッチング工程とを１回以上繰り返す、
    請求項１〜６のいずれか一項に記載のエッチング処理方法。
  8. 前記第１のエッチング工程における前記所定の深さは、前記第１のエッチング工程にて前記マスクの前記第１の開口の凹部のパターンにエッチングされる被エッチング膜のエッチング深さである、
    請求項１〜７のいずれか一項に記載のエッチング処理方法。
  9. 前記基板は、前記被エッチング膜の下に第１の下地膜と第２の下地膜とを有し、
    前記第１の下地膜は、第１の開口の凹部のパターンの下方にあり、
    前記第２の下地膜は、第２の開口の凹部のパターンの下方にあり、
    前記第１の開口の凹部と前記第１の下地膜の間の被エッチング膜の膜厚は、
    前記第２の開口の凹部と前記第２の下地膜の間の被エッチング膜の膜厚より薄い、
    請求項１〜８のいずれか一項に記載のエッチング処理方法。
  10. 前記第１の開口の凹部のパターンにエッチングされる前記被エッチング膜のエッチング深さは、前記第２の開口の凹部のパターンと前記第２の下地膜の間の被エッチング膜の膜厚より浅い、
    請求項９に記載のエッチング処理方法。
  11. 前記基板は、前記被エッチング膜の下に第１の下地膜と第２の下地膜とを有し、
    前記第１の下地膜は、第１の開口の凹部のパターンの下方にあり、
    前記第２の下地膜は、第２の開口の凹部のパターンの下方にあり、
    前記第１の開口の凹部と前記第１の下地膜の間の被エッチング膜の膜厚は、
    前記第２の開口の凹部と前記第２の下地膜の間の被エッチング膜の膜厚と同じである、
    請求項１〜８のいずれか一項に記載のエッチング処理方法。
  12. 前記第１の開口の凹部のパターンにエッチングされる前記被エッチング膜のエッチング深さは、前記第２の開口の凹部のパターンと前記第２の下地膜の間の被エッチング膜の膜厚と同じである、
    請求項１１に記載のエッチング処理方法。
  13. 前記第１の開口の凹部のパターンにエッチングされる前記被エッチング膜のエッチング深さは、前記第２の開口の凹部のパターンと前記第２の下地膜の間の被エッチング膜の膜厚と異なる、
    請求項１１に記載のエッチング処理方法。
  14. 前記第１の下地膜と前記第２の下地膜とは、エッチングストップ層である、
    請求項９〜１３のいずれか一項に記載のエッチング処理方法。
  15. 前記堆積工程は、
    前記第２のエッチング工程において、前記被エッチング膜との選択比を有する膜を保護膜として堆積する、
    請求項１〜１４のいずれか一項に記載のエッチング処理方法。
  16. 前記第１のエッチング工程、前記堆積工程及び前記第２のエッチング工程は、大気に暴露されることなく実行される、
    請求項１〜１５のいずれか一項に記載のエッチング処理方法。
  17. 前記第１のエッチング工程、前記堆積工程及び前記第２のエッチング工程は、同一のチャンバ又は同一の処理システムで実行される、
    請求項１６に記載のエッチング処理方法。
  18. 基板のエッチングを行うチャンバと、制御部とを有する基板処理装置であって、
    前記制御部は、
    被エッチング膜の上に第１の開口の凹部及び第２の開口の凹部のパターンを有するマスクが形成された基板を前記チャンバ内に準備し、
    所定の深さまで前記被エッチング膜のエッチングを行い、
    前記エッチングを行った後、前記マスクの上に保護膜を堆積し、
    前記保護膜を堆積した後、前記被エッチング膜のエッチングを行い、
    前記第１の開口は、前記第２の開口より小さく、
    前記保護膜の堆積は、前記第１の開口の凹部を閉塞させ、前記第２の開口の凹部を閉塞させないように制御する、
    基板処理装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0228330A (ja) * 1988-07-18 1990-01-30 Fujitsu Ltd 半導体装置の製造方法
JPH09148270A (ja) * 1995-11-21 1997-06-06 Sony Corp エッチング方法及び半導体装置の製造方法
US6025276A (en) * 1998-09-03 2000-02-15 Micron Technology, Inc. Semiconductor processing methods of forming substrate features, including contact openings
JP2011238704A (ja) * 2010-05-07 2011-11-24 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012015268A (ja) * 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体装置
JP2014090022A (ja) * 2012-10-29 2014-05-15 Tokyo Electron Ltd プラズマ処理方法及びプラズマ処理装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218268B1 (en) * 1998-05-05 2001-04-17 Applied Materials, Inc. Two-step borophosphosilicate glass deposition process and related devices and apparatus
US6368974B1 (en) * 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
US7994002B2 (en) 2008-11-24 2011-08-09 Applied Materials, Inc. Method and apparatus for trench and via profile modification
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US20170178899A1 (en) * 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures
US20190096751A1 (en) * 2017-09-26 2019-03-28 Microchip Technology Incorporated Dual Damascene Process for Forming Vias and Interconnects in an Integrated Circuit Structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0228330A (ja) * 1988-07-18 1990-01-30 Fujitsu Ltd 半導体装置の製造方法
JPH09148270A (ja) * 1995-11-21 1997-06-06 Sony Corp エッチング方法及び半導体装置の製造方法
US6025276A (en) * 1998-09-03 2000-02-15 Micron Technology, Inc. Semiconductor processing methods of forming substrate features, including contact openings
JP2011238704A (ja) * 2010-05-07 2011-11-24 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2012015268A (ja) * 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体装置
JP2014090022A (ja) * 2012-10-29 2014-05-15 Tokyo Electron Ltd プラズマ処理方法及びプラズマ処理装置

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