KR20200069236A - 에칭 처리 방법 및 기판 처리 장치 - Google Patents

에칭 처리 방법 및 기판 처리 장치 Download PDF

Info

Publication number
KR20200069236A
KR20200069236A KR1020190158700A KR20190158700A KR20200069236A KR 20200069236 A KR20200069236 A KR 20200069236A KR 1020190158700 A KR1020190158700 A KR 1020190158700A KR 20190158700 A KR20190158700 A KR 20190158700A KR 20200069236 A KR20200069236 A KR 20200069236A
Authority
KR
South Korea
Prior art keywords
etching
film
opening
pattern
concave portion
Prior art date
Application number
KR1020190158700A
Other languages
English (en)
Inventor
요시미츠 곤
아츠시 우토
리후 리
도모노리 미와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20200069236A publication Critical patent/KR20200069236A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3343—Problems associated with etching
    • H01J2237/3346—Selectivity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H01J37/32165—Plural frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

[과제] 피에칭막을 마스크의 상이한 패턴으로 동시에 에칭할 때의 CD를 제어한다.
[해결 수단] 피에칭막 위에 제 1 개구의 오목부 및 제 2 개구의 오목부의 패턴을 갖는 마스크가 형성된 기판을 에칭하는 처리 방법으로서, 소정의 깊이까지 상기 피에칭막을 에칭하는 제 1 에칭 공정과, 상기 제 1 에칭 공정 후, 상기 마스크 위에 보호막을 퇴적하는 퇴적 공정과, 상기 퇴적 공정 후, 상기 피에칭막을 에칭하는 제 2 에칭 공정을 포함하고, 상기 제 1 개구는, 상기 제 2 개구보다 작고, 상기 퇴적 공정은, 상기 제 1 개구의 오목부를 폐색시키고, 상기 제 2 개구의 오목부를 폐색시키지 않는, 에칭 처리 방법이 제공된다.

Description

에칭 처리 방법 및 기판 처리 장치{ETCHING PROCESSING METHOD AND SUBSTRATE PROCESSING APPARATUS}
본 개시는, 에칭 처리 방법 및 기판 처리 장치에 관한 것이다.
특허문헌 1은, 산화층을 에칭할 때에, 홀의 개구의 폐색을 억제하는 것이 가능한 플라즈마 처리 방법 및 그의 장치를 제안하고 있다.
특허문헌 2는, 기판을 에천트에 노출시키는 것에 의해, 희생층을 형성해서 트렌치 구조의 상부 개구부를 폐색시키는 것을 제안하고 있다. 희생층을 제거하면, 변형 트렌치 단면 형상이 노출되고, 원래 트렌치 단면 형상과 변형 트렌치 단면 형상을 비교하면, 상대적으로 많은 양의 재료가 트렌치 구조의 상부부터 제거되어서, 상부 개구부의 폭이 넓어지기 때문에, 매립 공정으로 매립하기 쉬워지는 것을 개시한다.
일본 특허공개 2014-090022호 공보 일본 특허공표 2012-510164호 공보
본 개시는, 피에칭막을 마스크의 상이한 패턴으로 동시에 에칭할 때의 CD를 제어하는 것이 가능한 에칭 처리 방법 및 기판 처리 장치를 제공한다.
본 개시된 일 태양에 의하면, 피에칭막 위에 제 1 개구의 오목부 및 제 2 개구의 오목부의 패턴을 갖는 마스크가 형성된 기판을 에칭하는 처리 방법으로서, 소정의 깊이까지 상기 피에칭막을 에칭하는 제 1 에칭 공정과, 상기 제 1 에칭 공정 후, 상기 마스크 위에 보호막을 퇴적하는 퇴적 공정과, 상기 퇴적 공정 후, 상기 피에칭막을 에칭하는 제 2 에칭 공정을 포함하고, 상기 제 1 개구는, 상기 제 2 개구보다 작고, 상기 퇴적 공정은, 상기 제 1 개구의 오목부를 폐색시키고, 상기 제 2 개구의 오목부를 폐색시키지 않는, 에칭 처리 방법이 제공된다.
한 측면에 의하면, 피에칭막을 마스크의 상이한 패턴으로 동시에 에칭할 때의 CD를 제어하는 것이 가능한 에칭 처리 방법 및 기판 처리 장치를 제공한다.
도 1은, 일 실시형태에 따른 기판 처리 장치의 일례를 나타내는 단면 모식도이다.
도 2는, 상이한 패턴으로 에칭할 때의 종래의 프로세스예를 나타내는 도면이다.
도 3은, 상이한 패턴으로 피에칭막을 에칭할 때의 본 실시형태와 비교예를 비교하는 도면이다.
도 4는, 일 실시형태에 따른 에칭 처리 방법의 각 공정을 나타내는 도면이다.
도 5는, 일 실시형태에 따른 퇴적 공정을 설명하기 위한 도면이다.
도 6은, 일 실시형태에 따른 퇴적량과 파라미터의 관계를 나타내는 도면이다.
도 7은, 일 실시형태에 따른 파라미터의 조정과 오버행 형상의 관계를 나타내는 도면이다.
도 8은, 일 실시형태에 따른 에칭 처리 방법의 일례를 나타내는 플로 차트이다.
도 9는, 일 실시형태에 따른 측벽 퇴적량의 일례를 나타내는 도면이다.
도 10은, 일 실시형태에 따른 에칭 처리 방법에 의한 처리 결과의 일례를 나타내는 도면이다.
도 11은, 일 실시형태의 변형예 1에 따른 에칭 처리 방법의 각 공정을 나타내는 도면이다.
도 12는, 일 실시형태의 변형예 2에 따른 에칭 처리 방법의 각 공정을 나타내는 도면이다.
도 13은, 일 실시형태에 따른 처리 시스템의 일례의 평면 모식도이다.
이하, 본 개시를 실시하기 위한 형태에 대해서 도면을 참조하여 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙이는 것에 의해 중복된 설명을 생략한다.
[기판 처리 장치]
일 실시형태에 따른 기판 처리 장치(1)에 대해서, 도 1을 이용해서 설명한다. 도 1은, 일 실시형태에 따른 기판 처리 장치(1)의 일례를 나타내는 단면 모식도이다. 여기에서는, 기판 처리 장치(1)의 일례로서 용량 결합형 플라즈마 에칭 장치를 들어 설명한다.
기판 처리 장치(1)는, 예를 들면 알루미늄 등의 도전성 재료로 이루어지는 챔버(2)와, 제어부(100)를 갖는다. 챔버(2)는 전기적으로 접지되어 있다. 챔버(2)의 내부에는 하부 전극(21)과, 하부 전극(21)에 대향하는 상부 전극(22)을 갖는다. 하부 전극(21)은, 웨이퍼(W)를 탑재하는 탑재대로서도 기능한다. 상부 전극(22)은, 가스를 샤워 형상으로 공급하는 샤워 헤드로서도 기능한다. 하부 전극(21)과 상부 전극(22) 사이는, 웨이퍼(W)를 처리하는 처리 공간이다.
하부 전극(21)은, 정합기(33)를 통해서 고주파 전원(32)과 접속한다. 또한, 하부 전극(21)은, 정합기(35)를 통해서 고주파 전원(34)과 접속한다. 고주파 전원(32)은, 예를 들면 40∼100MHz의 주파수의 플라즈마 생성용의 고주파 전력 HF를 하부 전극(21)에 인가한다. 고주파 전원(34)은, 고주파 전력 HF의 주파수, 예를 들면 40MHz보다도 낮은, 예를 들면 400KHz∼13MHz의 이온 인입용의 고주파 전력 LF를 하부 전극(21)에 인가한다.
정합기(33)는, 고주파 전원(32)의 출력 임피던스에 부하 임피던스를 정합시킨다. 정합기(35)는, 고주파 전원(34)의 출력 임피던스에 부하 임피던스를 정합시킨다. 이에 의해, 챔버(2)의 내부에 플라즈마가 생성되어 있을 때는, 고주파 전원(32) 및 고주파 전원(34)의 각각에 대해서, 출력 임피던스와 부하 임피던스가 외관상 일치하도록 기능한다.
상부 전극(22)은, 그 주연부를 피복하는 절연체의 실드 링(41)을 개재해서 챔버(2)의 천장부에 장착되어 있다. 상부 전극(22)에는, 가스 공급원(11)으로부터 도입된 가스를 도입하는 가스 도입구(45)가 형성되어 있다. 가스 공급원(11)으로부터 출력된 가스는, 가스 도입구(45)를 통해서 확산실(51)에 공급되어 가스 유로(55)를 거쳐서, 가스 구멍(28)으로부터 처리 공간으로 공급된다.
챔버(2)의 바닥면에는 배기구(64)를 개재해서 배기 장치(65)가 마련되어 있다. 배기 장치(65)는 챔버(2)의 내부가 소정의 진공도로 유지되도록 내부를 배기한다. 챔버(2)의 측벽에는, 게이트 밸브(G)가 마련되고, 게이트 밸브(G)의 개폐에 따라서 챔버(2)로부터 웨이퍼(W)의 반입 및 반출을 행한다.
기판 처리 장치(1)에는, 장치 전체의 동작을 제어하는 제어부(100)가 마련되어 있다. 제어부(100)의 CPU(101)는, ROM(102) 및 RAM(103) 등의 메모리에 저장된 레시피에 따라서 에칭 등의 플라즈마 처리를 실행한다. 레시피에는, 프로세스 조건에 대한 장치의 제어 정보인 프로세스 시간, 압력(가스의 배기), 고주파 전력이나 전압, 각종 가스 유량이 설정되어도 된다. 또한, 레시피에는, 챔버 내 온도(상부 전극 온도, 챔버의 측벽 온도, 웨이퍼(W) 온도, 정전 척 온도 등), 칠러로부터 출력되는 냉매의 온도 등이 설정되어도 된다. 한편, 이들의 프로세스의 순서나 조건을 나타내는 레시피는, 하드 디스크나 반도체 메모리에 기억되어도 된다. 또한, 레시피는, CD-ROM, DVD 등의 가반성의 컴퓨터에 의해 판독 가능한 기억 매체에 수용된 상태로 소정 위치에 세팅되어, 읽어낼 수 있도록 해도 된다.
[종래의 프로세스예]
이러한 구성의 기판 처리 장치(1)를 이용해서 피에칭막을, 상이한 사이즈의 패턴 및 상이한 깊이로 에칭하는 경우가 있다. 그때의 종래의 프로세스예에 대해서 도 2를 참조해서 설명한다.
우선, 도 2(a)에 나타내는 바와 같이, 실리콘 기판(10) 상에 피에칭막(20)이 형성되고, 피에칭막(20)에 2종류의 에칭 스톱층(30, 40)이 마련되고, 피에칭막(20) 상에 소정 패턴의 마스크(60)가 형성된 웨이퍼(W)를 준비한다.
에칭 스톱층(40)은, 에칭 스톱층(30)보다도 얕은 위치에 마련되고, 동일한 높이에서 3개로 이격되어 있다. 에칭 스톱층(30)은, 에칭 스톱층(40)보다도 깊은 위치에 상이한 높이에서 3층 마련되어 있다. 에칭 스톱층(30)의 단부(端部)는, 깊은 위치에 형성되어 있는 에칭 스톱층(30)일수록 길어지도록 단차(段差)로 되어 있다.
종래의 프로세스에서는, 도 2(a)에 나타내는 마스크(60)에 의해 에칭 스톱층(40)측의 피에칭막(20)을 에칭하지 않고, 도 2(b)에 나타내는 바와 같이 에칭을 행하고, 각 에칭 스톱층(30)에서 에칭을 정지시킨다. 이에 의해, 외측에서 내측을 향해 차례로 얕아지는 구멍이 피에칭막(20)에 형성된다.
다음으로, 도 2(c)에 나타내는 바와 같이 마스크(60)를 애싱에 의해 제거하고, 세정한다. 다음으로, 도 2(d)에 나타내는 마스크(61)에 의해 에칭 스톱층(40)측의 피에칭막(20)을 에칭하고, 도 2(e)에 나타내는 바와 같이 에칭 스톱층(40)에서 에칭을 정지시킨다. 다음으로, 도 2(f)에 나타내는 바와 같이 마스크(61)를 애싱에 의해 제거하고, 세정한다.
이와 같이 종래의 프로세스에서는, 상이한 사이즈의 패턴의 에칭을 각각의 공정에서 행하기 때문에, 공정수가 많아, 프로세스 시간이 길다. 이 때문에, 프로세스 시간의 단축 및 공정수 저감에 의한 비용 삭감이 요망된다. 그래서, 프로세스 시간을 단축하여, 공정수를 저감하기 위해서, 상이한 패턴의 에칭을 동시에 행하는 것이 생각된다.
예를 들면, 도 3(a)에 나타내는 바와 같이, 가는 구멍용의 패턴(5)과 굵은 구멍용의 패턴(6)을 갖는 마스크(50)를 형성하고, 동시에 패턴(5, 6)으로 피에칭막(20)을 에칭한다. 그러나, 이 방법에서는, 가는 구멍의 에칭이 에칭 스톱층(40)까지 도달한 후, 굵은 구멍의 에칭이 에칭 스톱층(30)에 도달하고, 종료할 때까지, 가는 구멍이 오버 에칭된다. 이 결과, 비교예에 나타내는 바와 같이, 인접하는 가는 구멍이 이어져서 단락(short)되거나(도 3(c)의 A 참조), 에칭 스톱층(40)을 벗어나서, 가는 구멍을 에칭 스톱층(40)의 외측으로부터 더 깊게 에칭하거나(도 3(c)의 B 참조) 하는 경우가 있다. 이 경우, 가는 구멍 및 굵은 구멍의 각각의 CD(Critical Dimension)를 치수 대로 제어할 수 없다.
[에칭 처리 공정]
그래서, 일 실시형태에 따른 에칭 처리 방법에서는, 도 3(b)에 나타내는 바와 같이, 상이한 사이즈의 패턴으로서, 상이한 깊이의 가는 구멍 및 굵은 구멍을 각각의 CD를 치수 대로 제어하면서, 가는 구멍 및 굵은 구멍을 동시에 에칭한다. 이러한 에칭 처리 공정에 대해서, 도 4를 참조하면서 설명한다. 도 4는, 일 실시형태에 따른 에칭 처리 공정의 일례를 나타내는 도면이다.
우선, 도 4(a)에 나타내는 바와 같이, 실리콘 기판(10) 상에 피에칭막(20)이 형성되고, 피에칭막(20)에 2종류의 에칭 스톱층(30, 40)이 마련되고, 피에칭막(20) 상에 소정 패턴의 마스크(50)가 형성된 웨이퍼(W)를 준비한다.
피에칭막(20) 위에는, 가는 구멍용의 패턴(5)과 굵은 구멍용의 패턴(6)을 갖는 마스크(50)가 형성되어 있다. 가는 구멍용의 패턴(5)은 제 1 개구의 오목부의 패턴의 일례이고, 굵은 구멍용의 패턴(6)은 제 2 개구의 오목부의 패턴의 일례이다. 제 1 개구는, 제 2 개구보다 작다. 제 1 개구 및 제 2 개구는, 홀이어도 되고, 라인 형상이어도 된다. 제 1 개구 및 제 2 개구가 홀인 경우, CD는 각각의 개구의 직경이다. 제 1 개구 및 제 2 개구가 홈인 경우, CD는 각각의 홈의 폭이다. 한편, 피에칭막(20) 내에 형성된 에칭 스톱층(30, 40)의 배치는, 도 3(a)에 나타낸 에칭 스톱층(30, 40)의 배치와 마찬가지이기 때문에, 설명을 생략한다.
마스크(50)는, 유기막이다. 단, 마스크(50)의 재질은 이에 한정되지 않고, 폴리실리콘막이나 실리콘 산화막 등의 실리콘 함유막이어도 되고, 타이타늄 질화막이나 텅스텐 등의 금속 함유막이어도 된다. 피에칭막(20)은, 실리콘 산화막이다. 단, 피에칭막(20)의 재질은 이에 한정되지 않고, 폴리실리콘막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층막 등의 실리콘 함유막이어도 된다. 피에칭막(20)과 마스크는 상이한 재질로서, 마스크 선택비가 소정 이상인 재질을 조합한다. 예를 들면, 피에칭막(20)이 실리콘 산화막이나 실리콘 산화막과 실리콘 질화막의 적층막 등의 실리콘 함유막인 경우, 마스크(50)는 유기막이나 폴리실리콘막이 선택되는 것이 바람직하다. 또한, 피에칭막(20)이 폴리실리콘막인 경우, 마스크(50)는 실리콘 산화막이 선택되는 것이 바람직하다.
에칭 스톱층(40)은, 예를 들면, 폴리실리콘으로 형성되어도 된다. 에칭 스톱층(30)은, 예를 들면, 텅스텐으로 형성되어도 된다. 본 실시형태에서는, 에칭 스톱층(30, 40)은 전극으로서 기능하지만, 이에 한정되지 않는다.
본 실시형태에 따른 에칭 처리 방법은, 도 4(b)에 나타내는 제 1 에칭 공정, 도 4(c)에 나타내는 퇴적 공정, 도 4(d)에 나타내는 제 2 에칭 공정의 3개의 공정을 갖는다. 3개의 공정에 대해서 차례로 설명한다.
(제 1 에칭 공정)
제 1 에칭 공정은, 도 4(b)에 나타내는 가는 구멍용의 패턴(5)과 굵은 구멍용의 패턴(6)으로 피에칭막(20)을 에칭한다. 제 1 에칭 공정은, 소정의 깊이까지 피에칭막(20)을 에칭한다. 소정의 깊이는, 제 1 에칭 공정에서 마스크(50)의 가는 구멍용의 패턴(5)으로 에칭되는 피에칭막의 에칭 깊이이다. 제 1 에칭 공정은, 에칭 스톱층(40)에서 가는 구멍의 에칭이 정지할 때까지 피에칭막(20)을 에칭한다. 제 1 에칭 공정의 프로세스 조건을 이하에 나타낸다.
＜프로세스 조건＞
고주파 전력 HF 40MHz, 1500W LF 3.2MHz, 1500W
압력 30mTorr(4.0Pa)
가스종 C4F6 가스, O2 가스, Ar 가스
(퇴적 공정)
제 1 에칭 공정 후, 도 4(c)에 나타내는 바와 같이, 마스크(50) 상에 보호막(70)을 퇴적하는 퇴적 공정을 실행한다. 퇴적 공정은, 가는 구멍용의 패턴(5)을 폐색시키고, 굵은 구멍용의 패턴(6)을 폐색시키지 않도록 보호막(70)을 퇴적시킨다. 예를 들면, 퇴적 공정은, 마스크(50)의 패턴(5, 6)의 측벽에 퇴적하는 보호막(70)의 퇴적량을 D로 했을 때(도 5 참조), 패턴(5, 6)이 홀인 경우에는 식(1)이 성립되도록 제어된다.
가는 구멍용의 패턴(5)의 직경＜2×D＜굵은 구멍용의 패턴(6)의 직경···(1)
또한, 퇴적 공정은, 패턴(5, 6)이 홈인 경우에는 식(2)가 성립되도록 제어된다.
가는 구멍용의 패턴(5)의 홈의 폭≤2×D＜굵은 구멍용의 패턴(6)의 홈의 폭···(2)
퇴적 공정의 프로세스 조건을 이하에 나타낸다.
＜프로세스 조건＞
고주파 전력 HF 1500W LF 4500W
압력 15mTorr(2.0Pa)
가스종 C4F6 가스, C4F8 가스, O2 가스, Ar 가스
단, 가스종은, 이에 한정되지 않고, C와 F를 포함하는 가스를 포함하고 있으면 된다. C와 F를 포함하는 가스의 일례로서는, C4F6, C4F8, C5F8, C6F6 등의 플루오로카본 가스나, CH2F2, CH3F 등의 하이드로플루오로카본 가스를 들 수 있다. 퇴적 공정에서는, CH4, C2H6, C2H4, C3H6 등의 하이드로카본 가스를 공급해도 된다. 또, O를 포함하는 가스를 첨가해도 된다. 가스 중의 O의 유량을 제어하는 것에 의해, 패턴(5)의 폐색의 미세 조정이 가능하게 된다. O를 포함하는 가스의 일례로서는, O2, CO, CO2를 들 수 있다.
(제 2 에칭 공정)
제 2 에칭 공정은, 도 4(d)에 나타내는 바와 같이, 피에칭막(20)을 에칭하고, 굵은 구멍용의 패턴(6)에 대한 에칭을 깊게 한다. 제 2 에칭 공정은, 피에칭막(20)을 각 에칭 스톱층(30)까지 에칭한다. 제 2 에칭 공정은, 굵은 구멍용의 패턴(6)의 에칭을 행하고, 가는 구멍용의 패턴(5)의 에칭을 행하지 않는다. 제 2 에칭 공정의 프로세스 조건을 이하에 나타낸다.
＜프로세스 조건＞
고주파 전력 HF 1500W LF 6000W
압력 30mTorr(4.0Pa)
가스종 C4F6 가스, C3F8 가스, O2 가스, Ar 가스
제 2 에칭 공정 동안, 가는 구멍측의 패턴(5)은 보호막(70)에 의해 폐색되어 있다. 이에 의해, 가는 구멍이 오버 에칭됨으로써, 인접하는 가는 구멍이 이어져서 단락되거나 에칭 스톱층(40)을 벗어나는(도 3(c)의 A, B) 것을 방지하고, 도 4(d)의 C에 나타내는 바와 같이, 가는 구멍을 적정한 CD값으로 제어할 수 있다.
제 2 에칭 공정에서는, 퇴적 공정에서 퇴적한 보호막(70)이 제 2 에칭 공정 동안에 제거되어, 마스크(50)의 패턴(5)이 개구되는 것을 방지할 필요가 있다. 그래서, 퇴적 공정에서 마스크(50) 상에 퇴적하는 보호막(70)은, 제 2 에칭 공정에 있어서 피에칭막(20)과의 선택성을 갖는 막인 것이 중요하다. 환언하면, 보호막(70)은, 제 2 에칭 공정에 있어서 피에칭막(20)과의 선택성을 갖는 막이면, 유기막에 한정되지 않는다. 예를 들면, 피에칭막(20)이 실리콘 산화막이나 실리콘 산화막과 실리콘 질화막의 적층막 등의 실리콘 함유막인 경우, 보호막(70)으로서 유기막이나 실리콘막이 퇴적되는 것이 바람직하다. 피에칭막(20)이 폴리실리콘막인 경우, 보호막(70)으로서 실리콘 산화막이나 실리콘 질화막이 퇴적되는 것이 바람직하다. 또한, 텅스텐 등의 금속막이 퇴적되어도 된다. 유기막 이외의 보호막(70)을 형성하는 경우, 예를 들면, 퇴적 공정의 프로세스 조건의 가스종으로서, 실리콘 함유 가스와 첨가 가스를 이용하는 것에 의해, 실리콘 산화막이나 실리콘 질화막 등의 실리콘 함유막이 보호막(70)으로서 형성된다. 또한, 스퍼터링 기술을 이용해서 실리콘막이나 텅스텐 등의 금속막이 형성된다.
제 2 에칭 공정에서는, 굵은 구멍용의 패턴(6)의 에칭을 행하기 때문에, 퇴적 공정에서 굵은 구멍용의 패턴(6)의 바닥부에는 보호막(70)이 형성되지 않는 편이 바람직하다. 그것을 위해서는 퇴적 공정에 있어서 형성되는 보호막(70)의 형상은, 컨포멀(conformal)하지 않고, 도 4(c)와 같이 오버행 형상으로 되는 것이 바람직하다. 즉, 굵은 구멍용의 패턴(6)의 상부 및 상부 측벽에 퇴적하는 보호막(70)의 두께에 비하여, 굵은 구멍용의 패턴(6)의 바닥부에는 보호막(70)이 형성되지 않거나, 또는 형성되는 보호막(70)은 매우 얇은 것이 바람직하다.
퇴적 공정에 있어서 오버행 형상의 퇴적을 행하기 위해서는, 비교적 흡착 계수가 높은 퇴적 프리커서를 이용하는 것이 유효하다. 예를 들면, 퇴적 공정의 가스종으로서 예시되는 플루오로카본 가스나 하이드로카본 가스 중, C4F6, C6F6, CH2F2 등의 고분자 가스, 탄소 함유 비율이 높은 가스(예를 들면 불소 함유량에 대한 탄소 함유량의 비율이 높은 가스), 불포화 결합을 갖는 가스의 플라즈마를 이용하는 것이 유효하다.
한편, 플라즈마에 의해 가스종으로부터 해리(dissociation)되어서 프리커서가 생성되지만, 흡착 계수가 보다 높은 프리커서를 생성하기 위해서는, 보다 고분자인 상태, 즉 해리도가 낮은 상태인 것이 바람직하다. 그 경우, 플라즈마 생성용의 고주파 전력 HF를 낮게 하거나, 또는 레지던스 타임이 짧아지도록 처리 공간으로 공급되는 가스의 총 유량을 많게 하는 것이 바람직하다. 또한, 생성된 프리커서가 보다 굵은 구멍용의 패턴(6)의 상부 및 상부 측벽에 흡착되기 쉽게 하기 위해서, 평균 자유 공정이 짧아지는 프로세스 처리 조건의 압력을 높게 하는 것이 바람직하다.
만약, 굵은 구멍용의 패턴(6)의 바닥부에 얇은 보호막(70)이 형성된 경우, 제 2 에칭 공정에서의 굵은 구멍용의 패턴(6)의 에칭에 있어서 저해 요인이 된다. 이 때문에, 퇴적 공정과 제 2 에칭 공정 사이에, 굵은 구멍용의 패턴(6)의 바닥부에 형성된 보호막을 제거하는 공정을 삽입하게 된다. 이 경우, 제 2 에칭 공정과는 상이한 조건을 이용해도 되고, 동일한 조건을 이용해도 된다. 제 2 에칭 공정과는 상이한 조건의 일례는, O2 가스의 플라즈마에 의한 유기막을 제거 가능한 조건이다. 제 2 에칭 공정과 동일한 조건을 이용하는 경우, 제 2 에칭 공정의 처리 조건에 따라서 보호막(70)도 다소 에칭된다. 이 때문에, 굵은 구멍용의 패턴(6)의 바닥부에 형성된 보호막(70)이 없어질 때까지는, 보호막을 제거하는 공정으로, 그대로 연속해서, 피에칭막(20)을 에칭하는 제 2 에칭 공정을 행하게 된다. 어느 경우도, 퇴적 공정에서 폐색된 가는 구멍용의 패턴(5)이 다시 개구되지 않는 정도로 처리하게 된다.
한편, 굵은 구멍용의 패턴(6)의 바닥부에 형성된 보호막(70)을 제거하는 공정을 삽입하면 그 만큼 처리 시간의 증가로 이어진다. 따라서, 처리 시간의 증가의 억제를 위해서도, 퇴적 공정에 있어서 굵은 구멍용의 패턴(6)의 바닥부에는 보호막(70)이 형성되지 않거나, 또는 형성되는 보호막(70)은 매우 얇은 것이 바람직하다.
또한, 제 2 에칭 공정 동안에 마스크(50)의 패턴(5)이 개구되는 것을 방지하기 위해서, 퇴적 공정과 제 2 에칭 공정을 소정 횟수 반복해도 된다. 소정 횟수는, 미리 설정되고, 1회여도 되고 복수회여도 된다.
한편, 퇴적 공정에서는, 마스크(50)의 패턴(5, 6)에 따른 피에칭막(20)의 가는 구멍의 CD값 및 굵은 구멍의 CD값의 대소 관계에 상관없이, 퇴적 레이트는 거의 동일한 것으로서 고찰한다.
퇴적 공정 및 제 2 에칭 공정을 소정 횟수 반복함으로써, 마스크(50)의 패턴(5)이 개구되는 것을 방지하거나, 마스크(50)의 패턴(5)이 개구된 경우에 있어서도 패턴(5)을 다시 폐색시킬 수 있다.
[파라미터의 조정]
일 실시형태에 따른 에칭 처리 방법에서는, 예를 들면, 도 5에 나타내는 바와 같이, 마스크(50)는, 굵은 구멍용의 패턴(6)이 형성된 마스크 패턴의 제 1 영역과, 가는 구멍용의 패턴(5)이 형성된 마스크 패턴의 제 2 영역을 갖는다. 이 마스크(50)를 사용해서 피에칭막(20)을 상이한 패턴으로 동시에 에칭하고, 가는 구멍과 굵은 구멍을 동시에 형성한다. 이때, 가는 구멍용의 패턴(5)의 오목부의 CD1과, 굵은 구멍용의 패턴(6)의 오목부의 CD2 사이에, CD1≤2×D＜CD2의 관계식이 성립되도록, 파라미터를 조정하고, 마스크(50)의 패턴의 측벽에 퇴적하는 보호막(70)의 퇴적량(D)을 제어한다. 이에 의해, 퇴적 공정에 있어서, 가는 구멍용의 패턴(5)을 폐색시키고, 굵은 구멍용의 패턴(6)을 폐색시키지 않도록 제어할 수 있다.
CD1≤2×D＜CD2의 관계식이 성립되도록 에칭 처리 방법에서 사용 가능한 파라미터의 일례를 도 6에 나타낸다. 도 6은, 일 실시형태에 따른 퇴적량(측벽 퇴적량(D))과 파라미터의 관계를 나타내는 그래프이다.
도 6(a)은, 퇴적 공정의 처리 시간(T)에 대한 마스크(50)의 패턴의 측벽 퇴적량(D)의 일례를 나타내는 그래프이다. 도 6(b)은, 가스 전체에 대한 O2 가스의 분압 PO2 또는 C4F8/C4F6의 유량비에 대한 측벽 퇴적량(D)의 일례를 나타내는 그래프이다. 도 6(c)는, 챔버 내의 압력(P)에 대한 측벽 퇴적량(D)의 일례를 나타내는 그래프이다.
도 6(a)의 예에서는, 시각(T0)일 때에 도 5에 나타내는 CD1이 폐색되는 측벽 퇴적량(D)이고, 시각(T2)일 때에 도 5에 나타내는 CD2가 폐색되는 측벽 퇴적량(D)이라고 한다. 제어부(100)는, CD1≤2×D＜CD2의 관계식이 성립되도록, 퇴적 공정의 처리 시간(T)을 개시 시각부터 시각(T0)까지의 시간 또는 그 이상의 시간으로서, 개시 시각부터 시각(T2)까지의 시간보다도 짧은 시간으로 조정한다. 예를 들면, 퇴적 공정을, 시각(T0) 이상으로서 시각(T2)보다도 전의 시각(T1)에 종료하도록 제어한다. 이에 의해, 퇴적 공정에 있어서, 가는 구멍용의 패턴(5)을 폐색시키고, 굵은 구멍용의 패턴(6)을 폐색시키지 않도록 할 수 있다. 에칭 처리 방법에 있어서 사용하는 파라미터 및 그의 조정은, 퇴적 공정의 처리 시간에 한정되지 않고, 전체의 가스에 대한 O2 가스의 분압, C4F8/C4F6의 유량비, 챔버의 압력 중 적어도 어느 하나이면 된다.
다음으로, 퇴적 공정에 있어서의 퇴적 후의 형상에 대해서, 파라미터의 조정에 의해서 보호막(70)의 오버행 형상과 컨포멀 형상이 제어될 수 있는 모습을, 도 7을 참조하면서 설명한다. 도 7은, 일 실시형태에 따른 파라미터의 조정과 오버행 형상의 관계를 나타내는 도면이다.
도 7(a)에 나타내는 바와 같이, 마스크(50)의 상면에 퇴적되는 보호막(70)의 두께를 t1로 하고, 굵은 구멍용의 패턴(6)의 바닥부에 퇴적되는 보호막(70)의 두께를 t2로 한다. 굵은 구멍용의 패턴(6)의 바닥부의 보호막(70)이 두꺼워지면, 에치 스톱이 생긴다. 따라서, 에치 스톱을 발생시키지 않기 위해서는, 보호막(70)이 오버행 형상으로 되는 것이 바람직하다. 즉, 굵은 구멍용의 패턴(6)의 상부 및 상부 측벽에 퇴적하는 보호막(70)의 두께에 비하여, 굵은 구멍용의 패턴(6)의 바닥부에는 보호막(70)이 형성되지 않거나, 또는 형성되는 보호막(70)이 매우 얇은 것이 바람직하다.
예를 들면, 보호막(70)은, t1에 비하여 t2가 큰(t1＞t2) 상태로, t1/t2를 크게 할수록 오버행 형상으로 되고, t1/t2가 작아지고, t1/t2=1에 가까워질수록 컨포멀 형상으로 된다. 그리고, 보호막(70)을 오버행 형상으로 할수록 에치 스톱을 회피하고, 에칭이 순조롭게 행해져, 에칭 시간을 단축할 수 있다. 그래서, 본 실시형태에서는, 파라미터의 조정에 의해서 보호막(70)을 오버행 형상으로 제어한다.
보호막(70)의 형상을 제어하는 파라미터로서, 도 7(b)에서는 가스종의 비율을 제어하고, 도 7(c)에서는 기판 온도를 제어하고, 도 7(d)에서는 고주파 전력 HF 파워를 제어하며, 도 7(e)에서는 가스의 레지던스 타임을 제어한다.
또한, 이때의 퇴적 공정의 프로세스 조건을 이하에 나타낸다.
＜프로세스 조건＞
고주파 전력 HF 1500W LF 4500W
압력 15mTorr(2.0Pa)
가스종 CH2F2 가스, C4F8 가스, Ar 가스
기판 온도 10℃
도 7(b)에 나타내는 바와 같이, CH2F2/C4F8가 클수록 t1/t2가 커지고, 보호막(70)을 오버행 형상으로 제어할 수 있다. 한편, CH2F2 대신에 C4F6을 이용했을 때도 마찬가지로, C4F6/C4F8이 커질수록, t1/t2가 커지고, 보호막(70)을 오버행 형상으로 제어할 수 있다. 한편, CH2F2 및 C4F6은 퇴적성이 높은 가스의 일례이고, C4F8은 퇴적성이 낮은 가스의 일례이다. 즉, 퇴적성이 낮은 가스에 비해서 퇴석성이 높은 가스의 유량을 늘릴수록, 오버행 형상으로 제어할 수 있다.
또한, 도 7(c)에 나타내는 바와 같이, 기판 온도가 낮을수록 t1/t2가 커지고, 보호막(70)을 오버행 형상으로 제어할 수 있다. 또한, 도 7(d)에 나타내는 바와 같이, HF 파워가 낮을수록 t1/t2가 커지고, 보호막(70)을 오버행 형상으로 제어할 수 있다.
또한, 도 7(e)에 나타내는 바와 같이, 레지던스 타임이 짧을수록 t1/t2가 커지고, 보호막(70)을 오버행 형상으로 제어할 수 있다. 레지던스 타임이 긴, 즉, 가스가 플라즈마 생성 공간에 있는 시간이 길어질수록 가스의 해리가 진행되고, 굵은 구멍용의 패턴(6)의 내부로 이동하기 쉬워져, t1이 보다 내려가기 때문이다.
도 7(b)∼(e)의 각 파라미터의 제어는 프리커서의 흡착 계수와 관련한다. 프리커서의 흡착 계수가 높아지면, 굵은 구멍용의 패턴(6)의 폭(상부나 상부 측벽)에 대한 부착이 높아지고, 그 만큼, 굵은 구멍용의 패턴(6)의 바닥부에 대한 부착량이 적어진다. 즉, 각 파라미터의 제어에 의해 프리커서의 흡착 계수가 커지면 t1이 오르고, 굵은 구멍용의 패턴(6)의 상부나 상부 측벽에 대한 부착량이 많아져, 바닥부에 대한 부착량이 적어진다. 반대로, 각 파라미터의 제어에 의해 프리커서의 흡착 계수가 작아지면 t1이 내려가고, 굵은 구멍용의 패턴(6)의 상부나 상부 측벽에 대한 부착량이 적어져, 바닥부에 대한 부착량이 많아진다. 이상으로부터, 프리커서의 흡착 계수가 커지도록, 도 7(b)∼(e)에 나타낸 복수의 파라미터 중 적어도 1개를 제어함으로써, 에치 스톱을 회피하고, 에칭을 순조롭게 행할 수 있다. 한편, 굵은 구멍용의 패턴(6)의 상부 측벽은, 패턴(6)의 측벽의 중앙보다도 대략 상측의 측벽이다.
이상의 제어에 의해, 퇴적 공정에 있어서 굵은 구멍용의 패턴(6)의 오목부의 패턴의 바닥부에 퇴적하는 보호막(70)의 퇴적량은, 패턴(6)의 오목부의 패턴의 상부 및 상부 측벽에 퇴적하는 보호막(70)의 퇴적량보다 적거나, 또는 퇴적되지 않도록 할 수 있다.
또한, 이상의 제어에 의해, 퇴적 공정에 있어서, 가는 구멍용의 패턴(5)의 오목부의 패턴의 측벽 및 굵은 구멍용의 패턴(6)의 측벽에 퇴적하는 보호막(70)의 형상을, 측벽의 중앙보다도 대략 상측이 중앙보다도 대략 하측보다도 두꺼워지는, 오버행 형상으로 할 수 있다.
[에칭 처리 방법]
이하에서는, 퇴적 공정의 처리 시간을 조정하는 예를 들어, 일 실시형태에 따른 에칭 처리에 대해서, 도 8을 참조하면서 설명한다. 도 8은, 일 실시형태에 따른 에칭 처리 방법의 일례를 나타내는 플로 차트이다. 도 8의 에칭 처리는, 제어부(100)에 의해 제어된다.
본 처리가 개시되면, 스텝(S1)에 있어서, 제어부(100)는, 피에칭막(20) 위에 가는 구멍의 패턴(5) 및 굵은 구멍의 패턴(6)을 갖는 마스크(50)가 형성된 웨이퍼(W)를 챔버(2) 내에 반입하여, 준비한다. 이에 의해, 도 4(a)에 나타내는 구조를 갖는 웨이퍼(W)가 탑재대(하부 전극(21))에 놓여진다.
다음으로, 스텝(S3)에 있어서, 제어부(100)는, 제 1 에칭 공정을 실행한다. 이에 의해, 도 4(b)에 나타내는 바와 같이, 피에칭막(20)이 가는 구멍의 패턴(5) 및 굵은 구멍의 패턴(6)으로 에칭되고, 가는 구멍의 패턴(5)의 에칭은 에칭 스톱층(40)에 의해 정지한다.
다음으로, 스텝(S5)에 있어서, 제어부(100)는, 퇴적 공정을 실행한다. 다음으로, 스텝(S7)에 있어서, 제어부(100)는, 처리 시간이 경과했는지를 판정한다. 제어부(100)는, 도 6(a)에 일례를 나타내는 바와 같이, CD1≤2×D＜CD2의 관계식이 성립 시각(T0)∼시각(T2) 사이의 시각(예를 들면 시각(T1))을 미리 설정하고, 시각(T1)을 경과하고 있지 않다고 판정하면, 스텝(S5, S7)의 처리를 반복한다. 한편, 제어부(100)는, 시각(T1)을 경과했다고 판정하면, 스텝(S9)으로 진행된다. 이에 의해, 도 4(c)에 나타내는 바와 같이, 마스크(50) 상에 가는 구멍의 패턴(5)을 폐색시키고, 굵은 구멍의 패턴(6)을 폐색시키지 않는 보호막(70)이 형성된다.
다음으로, 스텝(S9)에 있어서, 제어부(100)는, 제 2 에칭 공정을 실행한다. 다음으로, 스텝(S11)에 있어서, 제어부(100)는, 소정 횟수 반복했는지를 판정한다. 소정 횟수는, 미리 정해진 횟수이다. 제어부(100)는, 소정 횟수 반복하지 않고 있다고 판정한 경우, 스텝(S5)으로 되돌아가서, 스텝(S5∼S9)의 처리(퇴적 공정 및 제 2 에칭 공정)를 재차 실행한다. 한편, 스텝(S11)에 있어서, 제어부(100)는, 소정 횟수 반복했다고 판정한 경우, 본 처리를 종료한다. 이에 의해, 도 4(d)에 나타내는 바와 같이, 각 에칭 스톱층(30)까지 피에칭막(20)이 굵은 구멍의 패턴(6)으로 에칭된다.
한편, 퇴적 공정에 있어서의 보호막(70)의 퇴적 레이트는, 마스크(50)의 패턴(5, 6)에 따른 피에칭막(20)의 가는 구멍의 CD값 및 굵은 구멍의 CD값의 대소 관계에 상관없이, 거의 동일한 것으로서 고찰해 왔다. 그러나, 마스크(50)의 패턴(5, 6)의 형상이, 예를 들면, 수직 형상인지, 테이퍼 형상인지에 따라서도 상이한 경우가 있다.
이 경우, 퇴적 공정은, 마스크(50)의 패턴(5, 6)의 측벽에 퇴적하는 보호막(70)의 퇴적량을 D1, D2로 했을 때, 가는 구멍용의 패턴(5)의 오목부의 CD1 및 굵은 구멍용의 패턴(6)의 오목부의 CD2 사이에 이하의 관계식이 동시에 성립되도록, 파라미터를 조정한다.
CD1≤2×D1, 또한 2×D2＜CD2
이에 의해, 마스크(50)의 패턴의 측벽에 퇴적하는 보호막(70)의 퇴적량(D1) 및 퇴적량(D2)을 제어하게 된다.
도 9의 예에서는, 시각(T0)일 때에 CD1이 폐색되는 측벽 퇴적량(D1)이고, 시각(T3)일 때에 CD2가 폐색되는 측벽 퇴적량(D2)이라고 한다. 제어부(100)는, CD1≤2×D1, 또한 2×D2＜CD2의 관계식이 동시에 성립되도록, 퇴적 공정의 처리 시간(T)을 개시 시각부터 시각(T0)까지의 시간 또는 그 이상의 시간으로서, 개시 시각부터 시각(T3)까지의 시간보다도 짧은 시간으로 조정한다.
[실험 결과]
이상에 설명한 에칭 처리 방법을, 기판 처리 장치(1)에서 실행한 결과의 일례에 대해서, 도 10을 참조하면서 설명한다. 도 10은, 일 실시형태에 따른 에칭 처리 방법을 실행했을 때의 실험 결과의 일례를 나타내는 도면이다. 한편, 본 실험에 있어서는, 도 8의 스텝(S11)에 있어서의 미리 정해진 소정 횟수는 1회이다.
도 10(a)은, 제 1 에칭 공정을 실행한 후의 웨이퍼(W) 상의 구조를 나타내는 종단면도이다. 피에칭막(20)의 일부가, 마스크(50)의 가는 구멍용의 패턴(5)으로 에칭되어 있다. 한편, 도 10(a)에서는, 피에칭막(20)의 일부가, 마스크(50)의 굵은 구멍용의 패턴(6)으로 에칭되어 있는 상태는 생략하고 있다.
도 10(b)은, 퇴적 공정을 실행한 후의 웨이퍼(W) 상의 구조를 나타내는 종단면도이다. 도 10(b)의 좌측에서는, 마스크(50)의 가는 구멍용의 패턴(5)의 상부가, 보호막(70)에 의해 폐색되어 있다. 한편, 도 10(b)의 우측에서는, 피에칭막(20)에 형성된 굵은 구멍용의 패턴(6)의 상부 및 상부 측벽에 보호막(70)이 퇴적하고 있지만, 마스크(50)의 굵은 구멍용의 패턴(6)은 폐색되어 있지 않다.
도 10(c)은, 제 2 에칭 공정을 실행한 후의 웨이퍼(W) 상의 구조를 나타내는 종단면도이다. 도 10(c)의 좌측에서는, 피에칭막(20)에 형성된 가는 구멍용의 패턴(5)은 보호막(70)에 의해 폐색된 상태를 유지하고 있다. 한편, 도 10(c)의 우측에서는, 피에칭막(20)에 형성된 굵은 구멍용의 패턴(6)은 개구되어 있기 때문에, 각 에칭 스톱층(30)까지 에칭할 수 있다. 굵은 구멍을 에칭하는 동안, 가는 구멍용의 패턴(5)은 보호막(70)에 의해 폐색되어 있기 때문에, 가는 구멍은 오버 에칭되지 않는다.
이 때문에, 가는 구멍의 CD를 유지하면서, 굵은 구멍을 에칭 스톱층(30)까지 에칭할 수 있다.
도 10(c)이 나타내는 바와 같이, 제 2 에칭 공정을 실행하고 있는 동안, 가는 구멍용의 패턴(5)은 폐색시키면서, 굵은 구멍용의 패턴(6)의 개구는 유지하는 것이 가능한 조건을 이용하는 것이 바람직하다. 제 2 에칭 공정에 의해서 보호막(70)도 다소 에칭되어 감소한다. 그러나, 제 2 에칭 공정에 있어서의 프로세스 조건에 포함되는 C4F6 가스 등의 퇴적성 가스의 유량이나 O2 가스의 분압 등을 제어하는 것에 의해서, 가는 구멍용의 패턴(5)의 폐색 상태가 다시 개구되지 않는 정도로 조정 가능해진다.
또한, 제 2 에칭 공정에 의해서 보호막(70)이 에칭되어 가는 구멍용의 패턴(5)의 폐색 상태가 다시 개구되어 버릴 우려가 있는 경우는, 개구되어 버리기 전에 제 2 에칭 공정을 정지한다. 그리고, 퇴적 공정(스텝(S5)) 및 제 2 에칭 공정(스텝(S9))을 반복하는 것이 바람직하다.
이상, 본 실시형태에 따른 에칭 처리 방법에 의하면, 제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정을 실행함으로써, 피에칭막(20)을 마스크(50)가 상이한 패턴(5, 6)으로 동시에 에칭할 때의 가는 구멍 및 굵은 구멍의 CD를 제어할 수 있다.
[변형예]
도 4(b)에서는, 가는 구멍이 에칭 스톱층(40)에서 에칭을 정지할 때까지, 에칭 처리를 실행했지만, 이에 한정되지 않는다.
(변형예 1)
예를 들면, 변형예 1에 따른 웨이퍼(W)는, 도 11(a)에 나타내는 바와 같이, 가는 구멍용의 패턴(5)과 굵은 구멍용의 패턴(6)의 마스크(50) 아래에 피에칭막(20)을 형성하고, 그 아래에 에칭 스톱층(30)을 형성하는 구조를 갖는다. 에칭 스톱층(30)은, 가는 구멍용의 패턴(5)과 굵은 구멍용의 패턴(6)의 하방에서 동일한 높이에 일체적으로 마련된다. 이러한 변형예 1의 웨이퍼(W)의 구성에 있어서도, 상기의 세 공정을 갖는 에칭 처리 방법을 사용할 수 있다.
제 1 에칭 공정에서는, 도 11(b)에 나타내는 바와 같이, 가는 구멍용의 패턴(5)으로 에칭된 가는 구멍의 에칭 레이트가, 굵은 구멍용의 패턴(6)으로 에칭된 굵은 구멍의 에칭 레이트보다도 높다. 따라서, 가는 구멍이 굵은 구멍보다도 먼저 에칭 스톱층(30)에 도달한다. 가는 구멍이 에칭 스톱층(30)에 도달하면, 제 1 에칭 공정이 종료한다.
제 1 에칭 공정 후의 퇴적 공정에서는, 도 11(c)에 나타내는 바와 같이, 보호막(70)이 마스크(50)의 가는 구멍용의 패턴(5)을 폐색시키고, 굵은 구멍용의 패턴(6)을 폐색시키지 않도록 제어된다.
퇴적 공정 후의 제 2 에칭 공정에서는, 도 11(d)에 나타내는 바와 같이, 굵은 구멍이 에칭 스톱층(30)에 도달할 때까지 에칭을 실행한다. 제 2 에칭 공정 동안, 가는 구멍용의 패턴(5)의 개구는, 보호막(70)에 의해 폐색되어 있다. 이 때문에, 가는 구멍이 오버 에칭되지 않고, 가는 구멍의 CD를 유지하면서, 굵은 구멍을 에칭 스톱층(30)까지 에칭할 수 있다.
(변형예 2)
변형예 2에서는, 가는 구멍 및 굵은 구멍에서 타겟으로 하는 에칭의 깊이가 상이하다. 변형예 2에 따른 웨이퍼(W)는, 도 12(a)에 나타내는 바와 같이, 도 11(a)의 변형예 1에 따른 웨이퍼(W)의 구조와 동일하기 때문에, 여기에서는 설명을 생략한다.
제 1 에칭 공정에서는, 도 12(b)에 나타내는 바와 같이, 가는 구멍용의 패턴(5)으로 에칭된 가는 구멍의 에칭 레이트가, 굵은 구멍용의 패턴(6)으로 에칭된 굵은 구멍의 에칭 레이트와 동일하다. 따라서, 제 1 에칭 공정이 종료했을 때, 가는 구멍과 굵은 구멍의 깊이(H1)는 동일하게 된다.
제 1 에칭 공정 후의 퇴적 공정에서는, 도 12(c)에 나타내는 바와 같이, 보호막(70)이 마스크(50)의 가는 구멍용의 패턴(5)을 폐색시키고, 굵은 구멍용의 패턴(6)을 폐색시키지 않는다.
퇴적 공정 후의 제 2 에칭 공정에서는, 도 12(d)에 나타내는 바와 같이, 제 2 에칭 공정에 의해 굵은 구멍을 에칭 스톱층(30)에 도달하기 전의 깊이(H2)까지 에칭한다. 가는 구멍용의 패턴(5)의 개구는, 보호막(70)에 의해 폐색되어 있다. 이 때문에, 가는 구멍은 오버 에칭되지 않고, 깊이(H1)의 가는 구멍의 CD를 유지하면서, 굵은 구멍을 미리 설정된 깊이(H2)까지 에칭할 수 있다. 변형예 2에서는, 에칭 스톱층(30)이 없어도 된다. 즉, 상기에 설명한 에칭 처리 방법은, 에칭 스톱층이 없는 피에칭막(20)을 에칭할 때에도 사용할 수 있다.
이상, 변형예 1, 2에 따른 에칭 처리 방법에 의하면, 제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정을 실행함으로써, 피에칭막(20)을 마스크(50)가 상이한 패턴(5, 6)으로 동시에 에칭할 때의 CD를 제어할 수 있다.
[처리 시스템]
상기 실시형태 및 변형예 1, 2에 따른 에칭 처리 방법으로 실행하는 제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정은, 진공을 깨지 않고, 대기에 폭로되지 않고, 즉 진공을 유지한 채로 실행할 수 있다. 대기에 폭로되지 않고 실행하는 방법으로서는, 동일한 챔버에서 실행해도 되고, 동일한 처리 시스템에서(In-Situ에서) 실행해도 된다. 단, 제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정은, 각각의 챔버에서 실행해도 된다.
제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정을 대기에 폭로되지 않고 진공을 유지한 채로, 동일한 챔버, 또는 동일한 처리 시스템에서 실행하는 것에 의해, 생산성을 향상시킨다. 게다가, 대기 중에 포함되는 수분에 의한 프로세스 특성에 대한 영향을 억제할 수 있다.
제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정을 동일한 챔버에서 실행하는 경우, 도 1의 기판 처리 장치(1)의 챔버(2)에서 실행해도 된다. 단, 이에 한정되지 않고, 본 실시형태에 따른 에칭 처리 방법은, Capacitively Coupled Plasma(CCP), Inductively Coupled Plasma(ICP), Radial Line Slot Antenna(RLSA), Electron Cyclotron Resonance Plasma(ECR), Helicon Wave Plasma(HWP)의 어떤 타입의 기판 처리 장치에서 실행해도 된다.
제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정을 동일한 처리 시스템에서 실행하는 경우, 도 13의 처리 시스템에서 실행해도 된다. 처리 시스템은, 처리실(111∼114)과, 진공 반송실(120)과, 로드 록실(131, 132)과, 대기 반송실(140)과, 로드 포트(151∼153)와, 게이트 밸브(161∼168)와, 제어 장치(170)를 갖는다.
처리실(111∼114)은, 웨이퍼(W)를 탑재하는 스테이지(111a∼114a)를 갖고, 게이트 밸브(161∼164)를 통해서 진공 반송실(120)과 접속되어 있다. 처리실(111∼114) 내는, 소정의 진공 분위기로 감압되고, 그 내부에서 웨이퍼(W)에 원하는 처리(제 1 에칭 처리, 퇴적 처리, 제 2 에칭 처리, 애싱 처리 등)를 실시한다.
진공 반송실(120) 내는, 소정의 진공 분위기로 감압되어 있다. 또한, 진공 반송실(120)에는, 반송 기구(121)가 마련되어 있다. 반송 기구(121)는, 처리실(111∼114), 로드 록실(131, 132)에 대해서, 웨이퍼(W)를 반송한다.
로드 록실(131, 132)은, 웨이퍼(W)를 탑재하는 스테이지(131a, 132a)를 갖고, 게이트 밸브(165, 166)를 통해서 진공 반송실(120)과 접속되고, 게이트 밸브(167, 168)를 통해서 대기 반송실(140)과 접속되어 있다. 로드 록실(131, 132) 내는, 대기 분위기와 진공 분위기를 전환하는 기능을 갖는다.
대기 반송실(140) 내는, 대기 분위기로 되어 있고, 반송 기구(141)가 마련되어 있다. 반송 기구(141)는, 로드 록실(131, 132), 로드 포트(151∼153)의 캐리어(C)에 대해서, 웨이퍼(W)를 반송한다. 로드 포트(151∼153)는, 웨이퍼(W)가 수용된 캐리어(C) 또는 빈 캐리어(C)가 장착된다.
제어 장치(170)는, 처리실(111∼114)의 동작, 반송 기구(121, 141)의 동작, 게이트 밸브(161∼168)의 개폐, 로드 록실(131, 132) 내의 진공 분위기 또는 대기 분위기의 전환 등을 행하는 것에 의해, 처리 시스템 전체를 제어한다.
도 13에 나타내는 처리 시스템에 의하면, 처리실(111∼114) 중 어느 것에서 제 1 에칭 공정에 이러한 에칭 처리를 실행하고, 제 1 에칭 공정을 실행한 처리실과 상이한 처리실에서 퇴적 공정에 따른 보호막 형성 처리를 실행해도 된다. 제 2 에칭 공정은, 퇴적 공정을 실행한 처리실 이외의 처리실이고, 제 1 에칭 공정을 실행한 처리실 또는 그 이외의 처리실에서 실행해도 된다. 이에 의하면, 웨이퍼(W)에 제 1 에칭 공정, 퇴적 공정, 제 2 에칭 공정의 각 처리가 실시되는 동안, 웨이퍼(W)를 대기에 폭로하지 않고, 즉, 진공을 깨지 않고서 웨이퍼(W)에 소정이 처리를 실시할 수 있다.
제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정을 동일한 챔버에서 실행하는 경우, 처리실(111∼114) 중 어느 하나의 챔버에서 상기 3개의 공정이 실행된다.
제 1 에칭 공정, 퇴적 공정 및 제 2 에칭 공정을 각각의 챔버에서 실행하는 경우, 제 1 에칭 공정 및 제 2 에칭 공정을 처리실(111∼114) 중 어느 하나의 챔버에서 실행하고, 웨이퍼(W)를 상이한 처리실(111∼114) 이외의 CVD(Chemic al Vapor Deposition) 장치에 반송하여, CVD 장치에서 실행해도 된다.
이상, 일 실시형태 및 변형예에 따른 에칭 처리 방법 및 기판 처리 장치(1)에 대해서 설명했다. 일 실시형태에 따른 에칭 처리 방법에서는, 도 4에 나타내는 바와 같이, 웨이퍼(W)는, 피에칭막(20) 아래에 제 1 하지막과 제 2 하지막을 가져도 된다. 도 4의 예의 경우, 제 1 하지막과 제 2 하지막은, 각각의 에칭 스톱층이다.
제 1 하지막은, 제 1 개구의 오목부의 일례인 패턴(5)의 하방에 있고, 제 2 하지막은, 제 2 개구의 오목부의 일례인 패턴(6)의 하방에 있다. 제 1 개구의 오목부와 제 1 하지막 사이의 피에칭막(20)의 막 두께는, 제 2 개구의 오목부와 제 2 하지막 사이의 피에칭막(20)의 막 두께보다 얇다. 또한, 제 1 개구의 오목부에 에칭되는 피에칭막(20)의 에칭 깊이는, 제 2 개구의 오목부와 상기 제 2 하지막 사이의 피에칭막(20)의 막 두께보다 얕다.
또한, 일 실시형태의 변형예에 따른 에칭 처리 방법에서는, 도 11 및 도 12에 나타내는 바와 같이, 웨이퍼(W)는, 피에칭막(20) 아래에 제 1 하지막과 제 2 하지막을 가져도 된다. 도 11 및 도 12의 예의 경우, 제 1 하지막과 제 2 하지막은 에칭 스톱층이고, 일체로 된 막이어도 된다.
웨이퍼(W)는, 피에칭막(20) 아래에 제 1 하지막과 제 2 하지막을 갖고, 상기 제 1 하지막은, 제 1 개구의 오목부의 일례인 패턴(5)의 하방에 있고, 상기 제 2 하지막은, 제 2 개구의 오목부의 일례인 패턴(6)의 하방에 있다. 상기 제 1 개구의 오목부와 상기 제 1 하지막 사이의 피에칭막(20)의 막 두께는, 상기 제 2 개구의 오목부와 상기 제 2 하지막 사이의 피에칭막(20)의 막 두께와 동일하다.
상기 제 1 개구의 오목부에 에칭되는 피에칭막(20)의 에칭 깊이는, 도 11에 나타내는 바와 같이, 상기 제 2 개구의 오목부와 상기 제 2 하지막 사이의 피에칭막(20)의 막 두께와 동일해도 된다. 한편, 상기 제 1 개구의 오목부에 에칭되는 피에칭막(20)의 에칭 깊이는, 도 12에 나타내는 바와 같이, 상기 제 2 개구의 오목부와 상기 제 2 하지막 사이의 피에칭막(20)의 막 두께와 상이해도 된다.
이번 개시된 일 실시형태에 따른 에칭 처리 방법 및 기판 처리 장치는, 모든 점에 있어서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 상기의 실시형태 및 변형예 1, 2는, 첨부된 청구범위 및 그 주지를 일탈하지 않고, 다양한 형태로 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 다른 구성도 취할 수 있고, 또한, 모순되지 않는 범위에서 조합할 수 있다.
본 명세서에서는, 기판의 일례로서 웨이퍼(W)를 들어 설명했다. 그러나, 기판은, 이에 한하지 않고, FPD(Flat Panel Display)에 이용되는 각종 기판, 프린트 기판 등이어도 된다.
1: 기판 처리 장치
2: 챔버
5: 가는 구멍용의 패턴
6: 굵은 구멍용의 패턴
10: 실리콘 기판
20: 피에칭막
21: 하부 전극
22: 상부 전극
32, 34: 고주파 전원
30, 40: 에칭 스톱층
50: 마스크
70: 보호막
100: 제어부

Claims (18)

  1. 피에칭막 위에 제 1 개구의 오목부 및 제 2 개구의 오목부의 패턴을 갖는 마스크가 형성된 기판을 에칭하는 처리 방법으로서,
    소정의 깊이까지 상기 피에칭막을 에칭하는 제 1 에칭 공정과,
    상기 제 1 에칭 공정 후, 상기 마스크 위에 보호막을 퇴적하는 퇴적 공정과,
    상기 퇴적 공정 후, 상기 피에칭막을 에칭하는 제 2 에칭 공정을 포함하고,
    상기 제 1 개구는, 상기 제 2 개구보다 작고,
    상기 퇴적 공정은, 상기 제 1 개구의 오목부를 폐색시키고, 상기 제 2 개구의 오목부를 폐색시키지 않는,
    에칭 처리 방법.
  2. 제 1 항에 있어서,
    상기 제 2 에칭 공정은, 상기 제 1 개구의 오목부를 폐색시키면서, 상기 제 2 개구의 오목부를 에칭하는,
    에칭 처리 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 퇴적 공정에 있어서, 상기 제 1 개구의 오목부 및 상기 제 2 개구의 오목부의 패턴의 측벽에 퇴적하는 상기 보호막의 퇴적량을 D로 했을 때, 다음 식이 성립되도록 상기 보호막을 퇴적하는,
    상기 제 1 개구의 오목부의 직경 또는 홈의 폭≤2×D＜상기 제 2 개구의 오목부의 직경 또는 홈의 폭
    에칭 처리 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 퇴적 공정에 있어서, 상기 제 1 개구의 오목부의 패턴의 측벽에 퇴적하는 상기 보호막의 퇴적량을 D1로 하고, 상기 제 2 개구의 오목부의 패턴의 측벽에 퇴적하는 상기 보호막의 퇴적량을 D2로 했을 때, 다음 두 식이 동시에 성립되도록 상기 보호막을 퇴적하는,
    상기 제 1 개구의 오목부의 직경 또는 홈의 폭≤2×D1, 또한,
    2×D2＜상기 제 2 개구의 오목부의 직경 또는 홈의 폭
    에칭 처리 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 퇴적 공정에 있어서, 상기 제 2 개구의 오목부의 패턴의 바닥부에 퇴적하는 상기 보호막의 퇴적량은, 상기 제 2 개구의 오목부의 패턴의 상부 및 상부 측벽에 퇴적하는 상기 보호막의 퇴적량보다 적거나, 또는 퇴적되지 않는,
    에칭 처리 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 퇴적 공정에 있어서, 상기 제 1 개구의 오목부의 패턴의 측벽 및 상기 제 2 개구의 오목부의 패턴의 측벽에 퇴적하는 상기 보호막의 형상은, 오버행 형상인,
    에칭 처리 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 퇴적 공정과 상기 제 2 에칭 공정을 1회 이상 반복하는,
    에칭 처리 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 에칭 공정에 있어서의 상기 소정의 깊이는, 상기 제 1 에칭 공정에서 상기 마스크의 상기 제 1 개구의 오목부의 패턴으로 에칭되는 피에칭막의 에칭 깊이인,
    에칭 처리 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 기판은, 상기 피에칭막 아래에 제 1 하지막과 제 2 하지막을 갖고,
    상기 제 1 하지막은, 제 1 개구의 오목부의 패턴의 하방에 있고,
    상기 제 2 하지막은, 제 2 개구의 오목부의 패턴의 하방에 있으며,
    상기 제 1 개구의 오목부와 상기 제 1 하지막 사이의 피에칭막의 막 두께는,
    상기 제 2 개구의 오목부와 상기 제 2 하지막 사이의 피에칭막의 막 두께보다 얇은,
    에칭 처리 방법.
  10. 제 9 항에 있어서,
    상기 제 1 개구의 오목부의 패턴으로 에칭되는 상기 피에칭막의 에칭 깊이는, 상기 제 2 개구의 오목부의 패턴과 상기 제 2 하지막 사이의 피에칭막의 막 두께보다 얕은,
    에칭 처리 방법.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 기판은, 상기 피에칭막 아래에 제 1 하지막과 제 2 하지막을 갖고,
    상기 제 1 하지막은, 제 1 개구의 오목부의 패턴의 하방에 있고,
    상기 제 2 하지막은, 제 2 개구의 오목부의 패턴의 하방에 있으며,
    상기 제 1 개구의 오목부와 상기 제 1 하지막 사이의 피에칭막의 막 두께는,
    상기 제 2 개구의 오목부와 상기 제 2 하지막 사이의 피에칭막의 막 두께와 동일한,
    에칭 처리 방법.
  12. 제 11 항에 있어서,
    상기 제 1 개구의 오목부의 패턴으로 에칭되는 상기 피에칭막의 에칭 깊이는, 상기 제 2 개구의 오목부의 패턴과 상기 제 2 하지막 사이의 피에칭막의 막 두께와 동일한,
    에칭 처리 방법.
  13. 제 11 항에 있어서,
    상기 제 1 개구의 오목부의 패턴으로 에칭되는 상기 피에칭막의 에칭 깊이는, 상기 제 2 개구의 오목부의 패턴과 상기 제 2 하지막 사이의 피에칭막의 막 두께와 상이한,
    에칭 처리 방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 하지막과 상기 제 2 하지막은, 에칭 스톱층인,
    에칭 처리 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 퇴적 공정은,
    상기 제 2 에칭 공정에 있어서, 상기 피에칭막과의 선택비를 갖는 막을 보호막으로서 퇴적하는,
    에칭 처리 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 1 에칭 공정, 상기 퇴적 공정 및 상기 제 2 에칭 공정은, 대기에 폭로되지 않고 실행되는,
    에칭 처리 방법.
  17. 제 16 항에 있어서,
    상기 제 1 에칭 공정, 상기 퇴적 공정 및 상기 제 2 에칭 공정은, 동일한 챔버 또는 동일한 처리 시스템에서 실행되는,
    에칭 처리 방법.
  18. 기판의 에칭을 행하는 챔버와, 제어부를 갖는 기판 처리 장치로서,
    상기 제어부는,
    피에칭막 위에 제 1 개구의 오목부 및 제 2 개구의 오목부의 패턴을 갖는 마스크가 형성된 기판을 상기 챔버 내에 준비하고,
    소정의 깊이까지 상기 피에칭막의 에칭을 행하고,
    상기 에칭을 행한 후, 상기 마스크 위에 보호막을 퇴적하고,
    상기 보호막을 퇴적한 후, 상기 피에칭막의 에칭을 행하고,
    상기 제 1 개구는, 상기 제 2 개구보다 작고,
    상기 보호막의 퇴적은, 상기 제 1 개구의 오목부를 폐색시키고, 상기 제 2 개구의 오목부를 폐색시키지 않도록 제어하는,
    기판 처리 장치.
KR1020190158700A 2018-12-06 2019-12-03 에칭 처리 방법 및 기판 처리 장치 KR20200069236A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2018229304 2018-12-06
JPJP-P-2018-229304 2018-12-06
JPJP-P-2019-183953 2019-10-04
JP2019183953A JP7346218B2 (ja) 2018-12-06 2019-10-04 エッチング処理方法及び基板処理装置

Publications (1)

Publication Number Publication Date
KR20200069236A true KR20200069236A (ko) 2020-06-16

Family

ID=71084114

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190158700A KR20200069236A (ko) 2018-12-06 2019-12-03 에칭 처리 방법 및 기판 처리 장치

Country Status (4)

Country Link
US (1) US11264248B2 (ko)
JP (1) JP7346218B2 (ko)
KR (1) KR20200069236A (ko)
TW (1) TW202036714A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012510164A (ja) 2008-11-24 2012-04-26 アプライド マテリアルズ インコーポレイテッド トレンチ及びビアの断面形状を変形させる方法及び装置
JP2014090022A (ja) 2012-10-29 2014-05-15 Tokyo Electron Ltd プラズマ処理方法及びプラズマ処理装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2568638B2 (ja) * 1988-07-18 1997-01-08 富士通株式会社 半導体装置の製造方法
JPH09148270A (ja) * 1995-11-21 1997-06-06 Sony Corp エッチング方法及び半導体装置の製造方法
US6218268B1 (en) * 1998-05-05 2001-04-17 Applied Materials, Inc. Two-step borophosphosilicate glass deposition process and related devices and apparatus
US6025276A (en) * 1998-09-03 2000-02-15 Micron Technology, Inc. Semiconductor processing methods of forming substrate features, including contact openings
US6368974B1 (en) * 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
JP5671253B2 (ja) 2010-05-07 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012015268A (ja) 2010-06-30 2012-01-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法及び半導体装置
US9543148B1 (en) * 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US20170178899A1 (en) * 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures
US20190096751A1 (en) * 2017-09-26 2019-03-28 Microchip Technology Incorporated Dual Damascene Process for Forming Vias and Interconnects in an Integrated Circuit Structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012510164A (ja) 2008-11-24 2012-04-26 アプライド マテリアルズ インコーポレイテッド トレンチ及びビアの断面形状を変形させる方法及び装置
JP2014090022A (ja) 2012-10-29 2014-05-15 Tokyo Electron Ltd プラズマ処理方法及びプラズマ処理装置

Also Published As

Publication number Publication date
TW202036714A (zh) 2020-10-01
JP2020096174A (ja) 2020-06-18
JP7346218B2 (ja) 2023-09-19
US11264248B2 (en) 2022-03-01
US20200185229A1 (en) 2020-06-11

Similar Documents

Publication Publication Date Title
KR102436237B1 (ko) 에칭 방법 및 에칭 장치
US7364956B2 (en) Method for manufacturing semiconductor devices
JP5530088B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US6218309B1 (en) Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
TWI627724B (zh) 在先進圖案化製程中用於間隔物沉積與選擇性移除的設備與方法
US11961746B2 (en) Substrate processing method and substrate processing apparatus
US8232207B2 (en) Substrate processing method
KR101772701B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체
KR20030087637A (ko) 유기계 절연막의 에칭 방법 및 이중 상감 방법
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
KR100743873B1 (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
US6972264B2 (en) Method and apparatus for etching Si
US6227211B1 (en) Uniformity improvement of high aspect ratio contact by stop layer
US20110171833A1 (en) Dry etching method of high-k film
KR20200069236A (ko) 에칭 처리 방법 및 기판 처리 장치
US20230335409A1 (en) Substrate processing method and substrate processing apparatus
US5968278A (en) High aspect ratio contact
CN112185812A (zh) 蚀刻处理方法及基板处理装置
US20080014755A1 (en) Plasma etching method and computer-readable storage medium
JPWO2007125836A1 (ja) Ｔｉ膜の成膜方法
US20220093406A1 (en) Method and apparatus for processing a substrate
US11121000B2 (en) Etching method and substrate processing apparatus
KR20220110096A (ko) 기판 처리 방법 및 기판 처리 장치
JP7158252B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US10438774B2 (en) Etching method and plasma processing apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal