CN103377989B - 大马士革结构的制作方法 - Google Patents
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Abstract
一种大马士革结构的制作方法，所述制作方法在制作大马士革结构的过程中，先刻蚀介电层以形成全通孔或部分通孔，然后利用包含O2的第一气体刻蚀介电层以形成全沟槽，所述全沟槽由两次或两次以上的刻蚀步骤形成，且在相邻两次刻蚀步骤之间利用包含CH4的第二气体至少对已形成的部分沟槽进行表面处理，表面处理步骤可以补偿介电层中被损耗的碳，使介电层的介电常数不会增大，从而改善了大马士革结构所在集成电路的RC性能。尤其是当介电层为超低k介电材料时，这种效果更为显著。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种大马士革结构的制作方法。
背景技术
在半导体集成电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制RC(resistance capacitance)延迟继续减小的主要因素。
在传统的半导体工艺中，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代，这是因为与铝相比，铜具有较小的电阻值，采用金属铜互连线可减小RC延迟；另一方面，低介电常数绝缘材料被用作金属层之间的介电层的主要成分，减少了金属层之间的寄生电容，在实际应用中，我们一般将低介电常数绝缘材料称为低k介电材料。利用大马士革工艺形成的大马士革结构广泛应用于生产线后端(back end of line，BEOL)的半导体结构中。为了减小集成电路的RC延迟，提高集成电路的RC性能，随着半导体技术的发展，大马士革结构中的介电层材料从氧化硅替换为低k(一种介电常数)介电材料，又从低k介电材料替换为超低k介电材料。
现有大马士革结构的制作方法有多种，常见的方法有：1.全通孔优先法(full via first)；2.部分通孔优先法(partial via first)；3.全沟槽优先法(full trenchfirst)；4.部分沟槽优先法(partial trench first)；5.自对准法(self-alignmentmethod)。下面就其中一种大马士革结构的制作方法---部分通孔优先法作大体介绍，所述制作方法包括：
如图1所示，提供半导体衬底1，该半导体衬底1内形成有金属导电层2，在半导体衬底1上形成介电层3，所述介电层3为低k介电层或超低k介电层。
如图2所示，在介电层3上形成硬掩模层4，该硬掩模层4的材料可为金属。在硬掩模层4上形成第一图形化的光刻胶层5，所述第一图形化的光刻胶层5用于定义出沟槽(Trench)的位置。
结合图2、图3所示，以第一图形化的光刻胶层5为掩模刻蚀硬掩模层4，去除未被第一图形化的光刻胶层5遮盖的硬掩模层4，在硬掩模层4中定义出沟槽的位置。然后灰化去除残余的第一图形化的光刻胶层5。
如图4所示，在图形化后的硬掩模层4上形成第二图形化的光刻胶层6，所述第二图形化的光刻胶层6用于定义出通孔(Via)的位置。
如图5所示，以第二图形化的光刻胶层6为掩模，刻蚀介电层3，形成部分通孔7。
如图6所示，灰化去除第二图形化的光刻胶层6，以图形化后的硬掩模层4为掩模刻蚀介电层3，形成全沟槽8和全通孔9。此步骤中全沟槽8的刻蚀方法为干法刻蚀，刻蚀气体包括O2。
如图7所示，去除硬掩模层4，向全沟槽8和全通孔9中填充铜，形成大马士革结构，填充有铜的全通孔9对应形成插栓，填充有铜的全沟槽8对应形成互连线。
理论上来讲，将大马士革结构中介电层的材料由氧化硅替换为低k介电材料或超低k介电材料时，应该可以减小大马士革所在集成电路的RC延迟，但是，对利用上述方法形成的大马士革结构进行检测发现，大马士革所在集成电路的RC延迟问题并没有得到改善或者改善的效果不明显。
发明内容
本发明要解决的问题是改善大马士革结构所在集成电路的RC延迟问题。
为解决上述问题，本发明提供了一种大马士革结构的制作方法，所述制作方法包括：
提供半导体衬底；
在所述半导体衬底上形成介电层，所述介电层为介电常数小于3.9而不小于2.55的低k介电层或介电常数小于2.55的超低k介电层；
刻蚀所述介电层，形成部分通孔或全通孔；
形成所述部分通孔或全通孔之后，利用包含O2的第一气体对所述介电层进行第一刻蚀，形成部分沟槽；
形成所述部分沟槽之后，利用包含CH4的第二气体至少对所述部分沟槽进行表面处理；
所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
可选地，所述第二气体还包括N2。
可选地，所述表面处理过程中，工艺条件包括：N2的流量为100sccm～500sccm，CH4的流量为10sccm～200sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，时间为8s～60s。
可选地，所述工艺条件还包括：温度为20℃～100℃。
可选地，所述工艺条件还包括：0V～1000V的直流电压。
可选地，所述第一气体还包括C4F8。
可选地，全沟槽由所述第一刻蚀、第二刻蚀步骤形成。
可选地，所述部分沟槽的深度为所述全沟槽深度的三分之二。
同时，本发明还提供了一种更具体的大马士革结构的制作方法，所述制作方法包括：
提供半导体衬底；
在所述半导体衬底上形成介电层，所述介电层为介电常数小于3.9而不小于2.55的低k介电层或介电常数小于2.55的超低k介电层；
在所述介电层上形成具有第一开口的硬掩模层，所述第一开口用于定义沟槽的位置；
在所述硬掩模层上形成具有第二开口的光刻胶层，所述第二开口用于定义通孔的位置；
以所述光刻胶层为掩模刻蚀所述介电层，形成部分通孔；
去除所述光刻胶层，以所述硬掩模层为掩模，利用包含O2的第一气体对所述介电层进行第一刻蚀，形成部分沟槽；
形成所述部分沟槽之后，利用包含CH4的第二气体对所述部分通孔及部分沟槽进行表面处理；
所述表面处理之后，以所述硬掩模层为掩模，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
可选地，所述硬掩模层包括金属硬掩模。
可选地，所述金属硬掩模的材质为TiN或BN。
可选地，所述第二气体还包括N2。
可选地，所述表面处理过程中，工艺条件包括：N2的流量为100sccm～500sccm，CH4的流量为10sccm～200sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，时间为8s～60s。
可选地，所述工艺条件还包括：温度为20℃～100℃。
可选地，所述工艺条件还包括：0V～1000V的直流电压。
可选地，所述第一气体还包括C4F8。
可选地，全沟槽由所述第一刻蚀、第二刻蚀步骤形成。
可选地，所述部分沟槽的深度为所述全沟槽深度的三分之二。
与现有技术相比，本发明具有以下优点：
在制作大马士革结构的过程中，先刻蚀介电层以形成全通孔或部分通孔，然后利用包含O2的第一气体刻蚀介电层以形成全沟槽，所述全沟槽由两次或两次以上的刻蚀步骤形成，且在相邻两次刻蚀步骤之间利用包含CH4的第二气体至少对已形成的部分沟槽进行表面处理，表面处理步骤可以补偿介电层中被损耗的碳，使介电层的介电常数不会增大，从而改善了大马士革结构所在集成电路的RC性能。尤其是当介电层为超低k介电材料时，这种效果更为显著。
附图说明
图1至图7是说明现有一种大马士革结构制作方法的剖视图。
图8是本发明大马士革结构的制作流程图。
图9是本发明实施例一中大马士革结构的制作流程图。
图10至图15是说明实施例一中大马士革结构制作方法的剖视图。
图16是本发明实施例二中大马士革结构的制作流程图。
图17至图23是说明实施例二中大马士革结构制作方法的剖视图。
具体实施方式
发明人经过分析得知，造成大马士革结构所在集成电路RC延迟问题不能得到改善的原因如下：大马士革结构中的介电层由低k介电材料或超低k介电材料构成时，在刻蚀介电层以形成全沟槽的过程中，含氧的刻蚀气体会使介电层的成分、结构发生变化，即刻蚀气体会损耗介电层中的碳，使介电层具有亲水性(hydrophilic)，从而导致介电层的介电常数增大。尤其是当介电层的材质为超低k介电材料时，这种后果更为严重。显然，这不利于减小集成电路的RC延迟。
为解决上述问题，本发明在制作大马士革结构的过程中，先刻蚀介电层以形成全通孔或部分通孔，然后利用包含O2的第一气体刻蚀介电层以形成全沟槽，所述全沟槽由两次或两次以上的刻蚀步骤形成，且在相邻两次刻蚀步骤之间利用包含CH4的第二气体至少对已形成的部分沟槽进行表面处理，表面处理步骤可以补偿介电层中被损耗的碳，使介电层的介电常数不会增大，从而改善了大马士革结构所在集成电路的RC性能。尤其是当介电层为超低k介电材料时，这种效果更为显著。
下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
图8是本发明大马士革结构的制作流程图。如图8所示，所述制作方法包括：
步骤S10：提供半导体衬底。
本发明中所述半导体衬底可以是单晶硅(monocrystalline)衬底，也可以是绝缘体上硅(silicon on insulator)衬底。当然，它也可以是本领域技术人员所熟知的其它衬底材料。半导体衬底中可已形成多个半导体元件，如晶体管(transistor)、电容器(capacitor)、整流器(rectifier)等。
步骤S11：在半导体衬底上形成介电层，所述介电层为低k介电层或超低k介电层。
所述介电层的形成工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)等常见的沉积工艺，其材质可为常见的低k介电材料，如SiO2、SiOF、SiCOH、SiO、SiCO、或者SiCON等等，其材质还可以是常见的超低k介电材料，如黑钻石等。所谓低k介电材料是介电常数小于3.9而不小于2.55的材料，所谓超低k介电材料是介电常数小于2.55的材料。为了减小电路中的RC延迟，较佳地，所述介电层为超低k介电层。
步骤S12：刻蚀介电层，形成部分通孔或全通孔。
如前所述，大马士革结构的制作方法包括：1.全通孔优先法(full via first)；2.部分通孔优先法(partial via first)；3.全沟槽优先法(full trench first)；4.部分沟槽优先法(partial trench first)；5.自对准法(self-alignment method)。
本发明适用于全通孔优先法、部分通孔优先法。所谓全通孔优先法是指先形成大马士革结构中的全通孔，然后再形成大马士革结构中的全沟槽。所谓部分通孔优先法是指先形成大马士革结构中的部分通孔，然后再形成大马士革结构中的全沟槽，在形成全沟槽的同时，部分通孔下方的介电层也被去除，使全通孔也随之形成。
本发明中所述通孔、全通孔均是指大马士革结构中最终欲形成的通孔，所述部分通孔是所述通孔或全通孔的一部分，部分通孔与所述通孔、全通孔具有相同的开口宽度、但是深度小于最终欲形成通孔的深度。
本发明中所述沟槽、全沟槽均是指大马士革结构中最终欲形成的沟槽，所述部分沟槽是所述沟槽或全沟槽的一部分，部分沟槽与所述沟槽、全沟槽具有相同的开口宽度、但是深度小于最终欲形成沟槽的深度。
在此步骤中，可利用全通孔优先法刻蚀介电层以形成全通孔，或者可利用部分通孔优先法刻蚀介电层以形成部分通孔。全通孔、部分通孔的位置均可利用图形化的光刻胶层来定义：在介电层上形成图形化的光刻胶层之后，以图形化的光刻胶层为掩模，刻蚀介电层，以形成全通孔或部分通孔。
在形成图形化的光刻胶层之前，还可在介电层上形成图形化的硬掩模层，所述图形化的硬掩模层用于定义沟槽的位置。硬掩模层可以是由常见的硬掩模材料形成，如氧化硅、氮化硅、氮氧化硅、碳化硅等常见的硬掩模材料，但随着半导体器件尺寸不断缩小，获得特征尺寸逐渐缩小的沟槽变得越来越困难，且仅使用上述掩模材料会导致通孔、沟槽的形貌不佳。因此，需探索一种新的掩模材料。金属硬掩模(metal hard mask)是一种很好的掩模材料。将它应用于大马士革工艺中可为大马士革结构中的沟槽提供更佳的形貌控制。故在本发明的优选实施例中，所述硬掩模层包括金属硬掩模，在所述金属硬掩模下方还可形成其它硬掩模层，如碳化硅、氮化硅等。所述金属硬掩模的材质可为TiN或BN等金属硬掩模材料。所述部分通孔或全通孔形成之后，去除残余的光刻胶层。
步骤S13：形成所述部分通孔或全通孔之后，利用包含O2的第一气体对所述介电层进行第一刻蚀，形成部分沟槽。
所述部分沟槽的位置可利用图形化的光刻胶层来定义：在介电层上形成图形化的光刻胶层之后，以图形化的光刻胶层为掩模，对介电层进行第一刻蚀，以形成部分沟槽。
当所述部分通孔或全通孔形成之前，介电层上已形成有用于定义沟槽位置的图形化的硬掩模层时，在此步骤中则可不必再形成图形化的光刻胶层，可直接以图形化的硬掩模层为掩模，对所述介电层进行第一刻蚀，以形成部分沟槽。
所述第一气体中除了包含O2之外，还包含碳氟化合物气体，如C4F8。在利用含O2的第一气体刻蚀介电层时，所述介电层中已形成的部分通孔或全通孔、及部分沟槽均暴露在由第一气体产生的等离子体环境中，所述等离子体会渗透到部分通孔或全通孔、及部分沟槽的侧壁中，并使介电层中的碳被损耗掉，致使介电层变为亲水性(hydrophilic)，从而导致介电层的介电常数增大。
步骤S14：形成所述部分沟槽之后，利用包含CH4的第二气体至少对所述部分沟槽进行表面处理。
鉴于介电层中的碳被损耗掉，在此步骤中利用包含CH4的第二气体至少对已形成的所述部分沟槽进行表面处理，以补偿介电层中被损耗的碳。
本发明中所述第二气体需满足以下要求：它不仅能提供碳源，而且该气体不会与已形成的半导体结构反应生成影响集成电路性能的有害物质。发明人经过不断研究探索找到了一种符合上述要求的第二气体，该气体包含CH4，还可包含N2。第二气体中的CH4不仅能为介电层提供碳源，而且在表面处理的过程中生成的物质都是易挥发的物质，可被真空系统中的泵抽走，不会影响已形成半导体结构的性能。
所述表面处理是在等离子体反应腔室中进行的，该等离子体反应腔室与刻蚀部分沟槽所采用的等离子体反应腔室可为同一腔室。等离子体反应腔室包括用于支撑半导体衬底且兼作下电极的基座、进气口、与基座呈相对设置的上电极、出气口、与出气口连通的真空系统。所述上电极通常接地，且上电极中还设有若干气孔，以使气体均匀分布在半导体衬底上方。真空系统用于调节等离子体反应腔室的压力并抽走等离子体反应过程中产生的易挥发的物质。
所述表面处理的工艺条件直接影响大马士革结构所在集成电路的RC延迟问题的改善程度，发明人经过不断研究与试验得出，较佳地，所述工艺条件包括：N2的流量为100sccm～500sccm，CH4的流量为10sccm～200sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，时间为8s～60s。
另外，发明人还发现所述表面处理过程所采用的温度也会直接影响大马士革结构所在集成电路的RC延迟问题的改善程度。如果温度太低，会导致表面处理不够充分；如果温度太高，会导致反应过于剧烈，以致引起其它问题。发明人经过不断研究与试验得出，较佳地，温度可为20℃～100℃。鉴于此，当所述表面处理所采用的等离子体反应腔室与刻蚀部分沟槽所采用的等离子体反应腔室为同一腔室时，所述部分沟槽形成之后，需重新调节等离子体反应腔室的温度，以进行所述表面处理步骤。
进一步地，发明人还发现所述表面处理过程所采用的电压也会直接影响大马士革结构所在集成电路的RC延迟问题的改善程度。为保证第一气体中的碳氟化合物气体能充分电离，以为介电层提供足够的碳源，发明人经过不断研究与试验得出，较佳地，电压可为0V～1000V的直流电压，该电压是施加在等离子体反应腔室的下电极上。
步骤S15：所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
此步骤中的刻蚀工艺可以继续以第一刻蚀步骤中所采用的光刻胶层为掩模，也可以以图形化的硬掩模层为掩模。可仅通过第一刻蚀、第二刻蚀步骤就形成大马士革结构中的全沟槽。也可通过三次或以上的刻蚀步骤才形成大马士革结构中的全沟槽，这意味着第二刻蚀之后，再接着执行上述步骤S14，以至少对已形成的部分沟槽进行表面处理，然后执行上述步骤S15，对介电层进行第三刻蚀......直至全沟槽形成。当全沟槽利用三次或以上的刻蚀步骤形成时，在相邻两次刻蚀步骤之间执行步骤S14，以对介电层进行表面处理。
为简化全沟槽的制作工艺，可使全沟槽仅通过两次刻蚀步骤形成，且在两次刻蚀步骤之间进行所述表面处理步骤。而且，为保证有较好的表面处理效果，以最大程度的改善大马士革结构所在集成电路的RC延迟问题，较佳地，第一刻蚀之后，可使部分沟槽的深度大约占全沟槽深度的三分之二。
下面通过实施例一、实施例二来详细说明本发明的技术方案。
实施例一
图9是本发明实施例一的制作流程图，如图9所示，所述制作方法包括：
步骤S20：提供半导体衬底。
步骤S21：在半导体衬底上形成介电层，所述介电层为低k介电层或超低k介电层。
步骤S22：在介电层上形成图形化的第一光刻胶层，以第一光刻胶层为掩模刻蚀介电层，形成全通孔。
步骤S23：去除第一光刻胶层，在介电层上形成图形化的第二光刻胶层，以第二光刻胶层为掩模，利用包含O2的第一气体对介电层进行第一刻蚀，形成部分沟槽。
步骤S24：形成所述部分沟槽之后，利用包含CH4的第二气体对所述部分沟槽进行表面处理。
步骤S25：所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
图10至图15是说明本发明实施例一的剖视图，下面将图10至图15与图9结合起来对本发明的技术方案作详细说明。
首先执行图9中的步骤S20：提供半导体衬底。
如图10所示，提供半导体衬底10，其可以是单晶硅(monocrystalline)衬底，也可以是绝缘体上硅(silicon on insulator)衬底。当然，它也可以是本领域技术人员所熟知的其它衬底材料。半导体衬底10中可已形成多个半导体元件，如晶体管(transistor)、电容器(capacitor)、整流器(rectifier)等。
在本实施例中，在半导体衬底10上已形成有介电层11、金属导电层12以及阻挡层13。其中，介电层11的形成工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)等等，其材质可为常见的低k介电材料，如SiO2、SiOF、SiCOH、SiO、SiCO、或者SiCON等等，其材质还可以为常见的超低k介电材料，如黑钻石等。金属导电层12的形成工艺可为电镀(electro-deposition)。阻挡层13可防止金属导电层12扩散到上方后续形成的介电层上，还可起到刻蚀停止层的作用。
接着执行图9中的步骤S21：在半导体衬底上形成介电层，所述介电层为低k介电层或超低k介电层。
如图11所示，在半导体衬底10上形成介电层14，该介电层14为低k介电层或超低k介电层。所谓低k介电层是由介电常数小于3.9而不小于2.55的介电材料构成，所谓超低k介电层是由介电常数小于2.55的介电材料构成。介电层14可以是SiO2、SiOF、SiCOH、SiO、SiCO、或者SiCON等低k介电层，也可以是黑钻石等超低k介电层。为了减小电路中的RC延迟，较佳地，介电层14为超低k介电层。
接着执行图9中的步骤S22：在介电层上形成图形化的第一光刻胶层，以第一光刻胶层为掩模刻蚀介电层，形成全通孔。
如图12所示，在介电层14上形成图形化的第一光刻胶层15之前，可在介电层14上形成抗反射涂层(anti-reflective coating，ARC)16，以使第一光刻胶层15具有较好的图形化质量。第一光刻胶层15中设有第一开口15a，第一开口15a用于定义通孔的位置。以图形化的第一光刻胶层15为掩模，刻蚀抗反射涂层16及介电层14，形成全通孔17。在此刻蚀步骤中，全通孔17下方的阻挡层13可用作刻蚀阻挡层。
在本实施例中，可利用包含O2、碳氟化合物气体的混合气体刻蚀介电层14以形成全通孔17。在利用含O2的气体刻蚀介电层14时，所述介电层14中已形成的全通孔17暴露在由O2产生的等离子体环境中，所述等离子体会渗透到全通孔17的侧壁中并使介电层14中的碳被损耗掉，致使介电层14变为亲水性(hydrophilic)，从而导致介电层14的介电常数增大。
接着执行图9中的步骤S23：去除第一光刻胶层，在光刻胶层上形成图形化的第二光刻胶层，以第二光刻胶层为掩模，利用包含O2的第一气体对介电层进行第一刻蚀，形成部分沟槽。
如图13所示，可利用灰化工艺去除第一光刻胶层15，当第一光刻胶层15下方形成有抗反射涂层16时，在去除第一光刻胶层15的同时也需去除残余的抗反射涂层16。然后，在介电层14上形成图形化的第二光刻胶层18，第二光刻胶层18具有第二开口18a，第二开口18a用于定义沟槽的位置。在形成第二光刻胶层18之前，可在介电层14上形成填充材料层19，一部分填充材料层19填充在全通孔17内，一部分填充材料层19覆盖在介电层14上方。所述填充材料层19具有较好的填充性能，例如，它可以是抗反射涂层。
以图形化的第二光刻胶层18为掩模，利用包含O2的第一气体对填充材料层19及介电层14进行第一刻蚀，形成部分沟槽20。在刻蚀介电层14的过程中，填充在全通孔17内的填充材料层19可防止全通孔17下方的阻挡层13、金属导电层12被刻蚀。由于部分沟槽20的开口宽度大于全通孔17的开口宽度、且部分沟槽20与全通孔17是连通的，故在刻蚀介电层14的过程中，全通孔17侧壁中欲形成部分沟槽20的部分也被刻蚀，使得一部分碳被损耗掉的介电层14被去除，避免了介电层14的介电常数会增大。
第一气体还包括碳氟化合物气体，如C4F8。在利用含O2的第一气体刻蚀介电层14时，所述介电层14中已形成的部分沟槽20暴露在由第一气体产生的等离子体环境中，所述等离子体会渗透到部分沟槽20的侧壁中并使介电层14中的碳被损耗掉，致使介电层14变为亲水性(hydrophilic)，从而导致介电层14的介电常数增大。
接着执行图9中的步骤S24：形成所述部分沟槽之后，利用包含CH4的第二气体对所述部分沟槽进行表面处理。
鉴于介电层14中的碳被损耗掉，在此步骤中利用包含CH4的第二气体对已形成的部分沟槽20进行表面处理，以补偿介电层14中被损耗的碳。
如图14所示，所述表面处理是在等离子体反应腔室21中进行的，该等离子体反应腔室21与刻蚀部分沟槽所采用的等离子体反应腔室为同一腔室。等离子体反应腔室21包括用于支撑半导体衬底10且兼作下电极的基座22、进气口23、与基座22呈相对设置的上电极24、出气口25、与出气口25连通的真空系统26。上电极24通常接地，且上电极24中还设有若干气孔(未图示)，以使气体均匀分布在半导体衬底10上方。真空系统26用于调节等离子体反应腔室21的压力并抽走等离子体反应过程中产生的易挥发的物质。
所述表面处理的工艺条件直接影响大马士革结构所在集成电路的RC延迟问题的改善程度，发明人经过不断研究与试验得出，较佳地，所述工艺条件包括：N2的流量为100sccm～500sccm，CH4的流量为10sccm～200sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，时间为8s～60s，温度可为20℃～100℃，电压为0V～1000V的直流电压(施加在等离子体反应腔室的下电极上)。
接着执行图9中的步骤S25：所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
如图15所示，所述表面处理之后，继续以图形化的第二光刻胶层18为掩模，利用第一气体对部分沟槽20下方的介电层14进行第二刻蚀。可仅通过第一刻蚀、第二刻蚀步骤就形成大马士革结构中的全沟槽27。也可通过三次或以上的刻蚀步骤才形成大马士革结构中的全沟槽27，这意味着第二刻蚀之后，再接着执行上述步骤S24，以对已形成的部分沟槽进行表面处理，然后执行上述步骤S25，对介电层进行第三刻蚀......直至全沟槽27形成。当全沟槽27利用三次或以上的刻蚀步骤形成时，在相邻两次刻蚀步骤之间执行步骤S24，以对介电层进行表面处理。
为简化全沟槽的制作工艺，可使全沟槽仅通过两次刻蚀步骤形成，且在两次刻蚀步骤之间进行表面处理步骤。而且，为保证全沟槽的制作工艺较为简单，同时保证有较好的表面处理效果，较佳地，第一刻蚀之后，可使部分沟槽的深度大约占全沟槽深度的三分之二。
形成全沟槽27、全通孔17之后，去除残留的光刻胶层18、抗反射涂层19，然后，去除全通孔17正下方的阻挡层13，接着沉积扩散阻挡层(未图示)，使扩散阻挡层覆盖在全沟槽27、全通孔17的底部及侧壁上。然后，向全沟槽27、全通孔17中填充导电金属(未图示)，如铜，并使导电金属充满全沟槽27、全通孔17并覆盖在介电层14上方，接着对导电金属进行CMP处理，即可形成大马士革结构。
利用实施例一的制作方法制作大马士革结构的过程中，由于步骤S25中第二刻蚀步骤所采用的掩模仍是步骤S23中第一刻蚀步骤所采用的掩模，即图形化的第二光刻胶层，而在步骤S24(在步骤S23与步骤S25之间进行)的表面处理过程中，暴露在第二气体中的第二光刻胶层会被第二气体中的CH4腐蚀，以致第二光刻胶层中的第二开口形状会发生变化，导致无法获得较佳的部分沟槽或全沟槽形貌，并影响电路的性能。
鉴于实施例一存在上述缺陷，本发明还提供了实施例二中的一种大马士革结构的制作方法。
实施例二
图16是本发明实施例二的制作流程图，如图16所示，所述制作方法包括：
步骤S30：提供半导体衬底。
步骤S31：在半导体衬底上形成介电层，所述介电层为低k介电层或超低k介电层。
步骤S32：在介电层上形成具有第一开口的硬掩模层，第一开口用于定义沟槽的位置；
步骤S33：在硬掩模层上形成具有第二开口的光刻胶层，第二开口用于定义通孔的位置，以光刻胶层为掩模刻蚀介电层，形成部分通孔。
步骤S34：去除光刻胶层，以硬掩模层为掩模，利用包含O2的第一气体对介电层进行第一刻蚀，形成部分沟槽。
步骤S35：形成所述部分沟槽之后，利用包含CH4的第二气体对所述部分通孔及部分沟槽进行表面处理。
步骤S36：所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
图17至图23是说明本发明实施例二的剖视图，下面将图17至图23与图16结合起来对本发明的技术方案作详细说明。
首先执行图16中的步骤S30：提供半导体衬底。
如图17所示，提供半导体衬底30，其可以是单晶硅(monocrystalline)衬底，也可以是绝缘体上硅(silicon on insulator)衬底。当然，它也可以是本领域技术人员所熟知的其它衬底材料。半导体衬底30中可已形成多个半导体元件，如晶体管(transistor)、电容器(capacitor)、整流器(rectifier)等。
在本实施例中，在半导体衬底30上已形成有介电层31、金属导电层32以及阻挡层33。其中，介电层31的形成工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)等等，其材质可为常见的低k介电材料，如SiO2、SiOF、SiCOH、SiO、SiCO、或者SiCON等等，其材质还可以为常见的超低k介电材料，如黑钻石等。金属导电层32的形成工艺可为电镀(electro-deposition)。阻挡层33可防止金属导电层32扩散到上方后续形成的介电层上，还可起到刻蚀停止层的作用。
接着执行图16中的步骤S31：在半导体衬底上形成介电层，所述介电层为低k介电层或超低k介电层。
如图18所示，在半导体衬底30上形成介电层34，该介电层34为低k介电层或超低k介电层。所谓低k介电层是由介电常数小于3.9而不小于2.55的介电材料构成，所谓超低k介电层是由介电常数小于2.55的介电材料构成。介电层34可以是SiO2、SiOF、SiCOH、SiO、SiCO、或者SiCON等低k介电层，也可以是黑钻石等超低k介电层。为了减小电路中的RC延迟，较佳地，介电层34为超低k介电层。
接着执行图16中的步骤S32：在介电层上形成具有第一开口的硬掩模层，第一开口用于定义沟槽的位置。
如图19所示，在介电层34上形成具有第一开口35a的硬掩模层35，第一开口35a用于定义大马士革结构中沟槽的位置。硬掩模层35可以是氧化硅或氮化硅、氮氧化硅、碳化硅等常用的掩模材料，但随着半导体器件尺寸不断缩小，获得特征尺寸逐渐缩小的沟槽变得越来越困难，且仅使用上述掩模材料会导致沟槽的形貌不佳。因此，需探索一种新的掩模材料。金属硬掩模(metal hard mask)是一种很好的掩模材料，将它应用于大马士革工艺中可为大马士革结构中的沟槽提供更佳的形貌控制。故在本发明的优选实施例中，所述硬掩模层包括金属硬掩模，在所述金属硬掩模下方还可形成其它硬掩模层如碳化硅、氮化硅等。所述金属硬掩模的材质可为TiN或BN等常见的金属硬掩模材料。在介电层34上形成硬掩模层之后，可在硬掩模层上形成图形化光刻胶层，然后以图形化光刻胶层为掩模刻蚀硬掩模层，即可在硬掩模层中形成第一开口35a。
接着执行图16中的步骤S33：在硬掩模层上形成具有第二开口的光刻胶层，第二开口用于定义通孔的位置，以光刻胶层为掩模刻蚀介电层，形成部分通孔。
如图20所示，在具有第一开口35a的硬掩模层35上形成具有第二开口36a的光刻胶层36。第二开口36a用于定义大马士革结构中通孔的位置。较佳地，在形成光刻胶层36之前，还可在硬掩模层35上形成抗反射涂层(anti-reflective coating)(未图示)，以保证光刻胶层36具有较佳的图形化质量。
接着，继续参图20所示，以具有第二开口36a的光刻胶层36为掩模刻蚀介电层34，形成部分通孔37。在本实施例中，可利用包含O2、碳氟化合物气体的混合气体对介电层34进行刻蚀以形成部分通孔37。在利用含O2的气体刻蚀介电层34时，所述介电层34中已形成的部分通孔37暴露在由O2产生的等离子体环境中，所述等离子体会渗透到部分通孔37的侧壁中并使介电层34中的碳被损耗掉，致使介电层34变为亲水性(hydrophilic)，从而导致介电层34的介电常数增大。
接着执行图16中的步骤S34：去除光刻胶层，以硬掩模层为掩模，利用包含O2的第一气体对介电层进行第一刻蚀，形成部分沟槽。
如图21所示，去除残余的光刻胶层36，去除工艺可为灰化工艺。然后，以具有第二开口35a的硬掩模层35为掩模，利用包含O2的第一气体对介电层34进行第一刻蚀，形成部分沟槽38。由于部分沟槽38的开口宽度大于部分通孔37的开口宽度、且部分沟槽38与部分通孔37是连通的，故在刻蚀介电层34的过程中，部分通孔37侧壁中欲形成部分沟槽38的部分也被刻蚀，使得一部分碳被损耗掉的介电层34被去除，避免了介电层34的介电常数会增大。
第一气体还包括碳氟化合物气体，如C4F8。在利用含O2的第一气体刻蚀介电层34时，所述介电层34中已形成的部分通孔37及部分沟槽38均暴露在由第一气体产生的等离子体环境中，所述等离子体会渗透到部分通孔37及部分沟槽38的侧壁中并使介电层34中的碳被损耗掉，致使介电层34变为亲水性(hydrophilic)，从而导致介电层34的介电常数增大。
接着执行图16中的步骤S35：形成所述部分沟槽之后，利用包含CH4的第二气体对所述部分通孔及部分沟槽进行表面处理。
鉴于介电层34中的碳被损耗掉，在此步骤中利用包含CH4的第二气体对已形成的部分通孔37及部分沟槽38进行表面处理，以补偿介电层34中被损耗的碳。
如图22所示，所述表面处理是在等离子体反应腔室39中进行的，该等离子体反应腔室39与刻蚀部分沟槽所采用的等离子体反应腔室为同一腔室。等离子体反应腔室39包括用于支撑半导体衬底30且兼作下电极的基座40、进气口41、与基座40呈相对设置的上电极42、出气口43、与出气口43连通的真空系统44。上电极42通常接地，且上电极42中还设有若干气孔(未图示)，以使气体均匀分布在半导体衬底30上方。真空系统44用于调节等离子体反应腔室39的压力并抽走等离子体反应过程中产生的易挥发的物质。
所述表面处理的工艺条件直接影响大马士革结构所在集成电路的RC延迟问题的改善程度，发明人经过不断研究与试验得出，较佳地，所述工艺条件包括：N2的流量为100sccm～500sccm，CH4的流量为10sccm～200sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，时间为8s～60s，温度可为20℃～100℃，电压为0V～1000V的直流电压(施加在等离子体反应腔室的下电极上)。
接着执行图16中的步骤S36：所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
如图23所示，所述表面处理之后，继续以硬掩模层35为掩模，利用第一气体对部分沟槽38下方的介电层34进行第二刻蚀。可仅通过第一刻蚀、第二刻蚀步骤就形成大马士革结构中的全沟槽45。在形成全沟槽45的同时，部分通孔37下方的介电层34也被去除，使全通孔46也随之形成。也可通过三次或以上的刻蚀步骤才形成大马士革结构中的全沟槽45，这意味着第二刻蚀之后，再接着执行上述步骤S34，以对已形成的部分通孔及部分沟槽进行表面处理，然后执行上述步骤S35，对介电层进行第三刻蚀......直至全沟槽45形成。当全沟槽45利用三次或以上的刻蚀步骤形成时，在相邻两次刻蚀步骤之间执行步骤S34，以对介电层进行表面处理。
为简化全沟槽的制作工艺，可使全沟槽仅通过两次刻蚀步骤形成，且在两次刻蚀步骤之间进行表面处理步骤。而且，为保证有较好的表面处理效果，较佳地，可使部分沟槽的深度大约占全沟槽深度的三分之二。
形成全沟槽45、全通孔46之后，去除全通孔46正下方的阻挡层33，然后去除残留的硬掩模层35，接着沉积扩散阻挡层(未图示)，使扩散阻挡层覆盖在全沟槽45、全通孔46的底部及侧壁上。然后，向全沟槽45、全通孔46中填充导电金属(未图示)，如铜，并使导电金属充满全沟槽45、全通孔46并覆盖在介电层34上方，接着对导电金属进行CMP处理，即可形成大马士革结构。
综合上述，与现有技术相比，本发明具有以下优点：
在制作大马士革结构的过程中，先刻蚀介电层以形成全通孔或部分通孔，然后利用包含O2的第一气体刻蚀介电层以形成全沟槽，所述全沟槽由两次或两次以上的刻蚀步骤形成，且在相邻两次刻蚀步骤之间利用包含CH4的第二气体至少对已形成的部分沟槽进行表面处理，表面处理步骤可以补偿介电层中被损耗的碳，使介电层的介电常数不会增大，从而改善了大马士革结构所在集成电路的RC性能。尤其是当介电层为超低k介电材料时，这种效果更为显著。
上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。
Claims (18)
1.一种大马士革结构的制作方法，其特征在于，所述制作方法包括：
提供半导体衬底；
在所述半导体衬底上形成介电层，所述介电层为介电常数小于3.9而不小于2.55的低k介电层或介电常数小于2.55的超低k介电层；
刻蚀所述介电层，形成部分通孔或全通孔；
形成所述部分通孔或全通孔之后，利用包含O2的第一气体对所述介电层进行第一刻蚀，形成部分沟槽；
形成所述部分沟槽之后，利用包含CH4的第二气体至少对所述部分沟槽进行表面处理，以补偿所述介电层在所述第一刻蚀步骤中损耗的碳；
所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
2.根据权利要求1所述的制作方法，其特征在于，所述第二气体还包括N2。
3.根据权利要求2所述的制作方法，其特征在于，所述表面处理过程中，工艺条件包括：N2的流量为100sccm～500sccm，CH4的流量为10sccm～200sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，时间为8s～60s。
4.根据权利要求3所述的制作方法，其特征在于，所述工艺条件还包括：温度为20℃～100℃。
5.根据权利要求3所述的制作方法，其特征在于，所述工艺条件还包括：0V～1000V的直流电压。
6.根据权利要求1所述的制作方法，其特征在于，所述第一气体还包括C4F8。
7.根据权利要求1所述的制作方法，其特征在于，全沟槽由所述第一刻蚀、第二刻蚀步骤形成。
8.根据权利要求7所述的制作方法，其特征在于，所述部分沟槽的深度为所述全沟槽深度的三分之二。
9.一种大马士革结构的制作方法，其特征在于，所述制作方法包括：
提供半导体衬底；
在所述半导体衬底上形成介电层，所述介电层为介电常数小于3.9而不小于2.55的低k介电层或介电常数小于2.55的超低k介电层；
在所述介电层上形成具有第一开口的硬掩模层，所述第一开口用于定义沟槽的位置；
在所述硬掩模层上形成具有第二开口的光刻胶层，所述第二开口用于定义通孔的位置；
以所述光刻胶层为掩模刻蚀所述介电层，形成部分通孔；
去除所述光刻胶层，以所述硬掩模层为掩模，利用包含O2的第一气体对所述介电层进行第一刻蚀，形成部分沟槽；
形成所述部分沟槽之后，利用包含CH4的第二气体对所述部分通孔及部分沟槽进行表面处理，以补偿所述介电层在所述第一刻蚀步骤中损耗的碳；
所述表面处理之后，以所述硬掩模层为掩模，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。
10.根据权利要求9所述的制作方法，其特征在于，所述硬掩模层包括金属硬掩模。
11.根据权利要求10所述的制作方法，其特征在于，所述金属硬掩模的材质为TiN或BN。
12.根据权利要求9所述的制作方法，其特征在于，所述第二气体还包括N2。
13.根据权利要求12所述的制作方法，其特征在于，所述表面处理过程中，工艺条件包括：N2的流量为100sccm～500sccm，CH4的流量为10sccm～200sccm，压力为10Torr～100Torr，功率为100W～500W，射频功率为2MHz～60MHz，时间为8s～60s。
14.根据权利要求13所述的制作方法，其特征在于，所述工艺条件还包括：温度为20℃～100℃。
15.根据权利要求13所述的制作方法，其特征在于，所述工艺条件还包括：0V～1000V的直流电压。
16.根据权利要求9所述的制作方法，其特征在于，所述第一气体还包括C4F8。
17.根据权利要求9所述的制作方法，其特征在于，全沟槽由所述第一刻蚀、第二刻蚀步骤形成。
18.根据权利要求17所述的制作方法，其特征在于，所述部分沟槽的深度为所述全沟槽深度的三分之二。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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|---|---|
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| CN103377989B true CN103377989B (zh) | 2015-08-05 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201210114816.8A Active CN103377989B (zh) | 2012-04-18 | 2012-04-18 | 大马士革结构的制作方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN103377989B (zh) |
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