CN104425357A - 双镶嵌结构的形成方法 - Google Patents

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Abstract

一种双镶嵌结构的形成方法，包括：提供基底，在所述基底上形成有介质层；刻蚀所述介质层形成通孔和沟槽，所述沟槽位于所述通孔上，所述通孔与所述沟槽连通，所述通孔在垂直于介质层上表面的投影位于所述沟槽内；去除所述通孔和沟槽侧壁的凸部，所述凸部是在刻蚀介质层形成通孔和沟槽的过程中产生；在所述沟槽和通孔内填充导电层，所述通孔内的导电层作为插塞，所述沟槽内的导电层作为互连线。本技术方案形成的通孔和沟槽侧壁表面变得光滑，有效降低沟槽和通孔侧壁的线宽粗糙度，提高了介质层的TDDB和VBD性能。这极大降低了介质层出现击穿的几率，避免半导体器件间的信号出现串扰，使得半导体器件中的信号传递可靠、稳定。

Description

双镶嵌结构的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种双镶嵌结构的形成方法。
背景技术
随着半导体技术的飞速发展，半导体器件已经具有深亚微米结构，半导体集成电路IC中包含巨大数量的此类半导体器件。在这种大规模、超大规模集成电路中，半导体器件之间的电连接不仅在单个互连层中互连，而且还要在多层互连层之间进行互连。随着集成电路的集成度增大，通常提供多层互连结构，多层互连结构相互堆叠，并通过多层互连结构之间的介质层进行隔离。特别地，现有技术通常使用双镶嵌（Dual-Damascene）工艺形成多层互连结构，需要预先在介质层中形成互连沟槽（trench）和通孔（via），之后用导电材料如铜（Cu）填充所述互连沟槽和通孔。双镶嵌工艺已在集成电路制造中得到广泛应用。
双镶嵌工艺是一种能同时在沟槽中形成互连线和在通孔中形成插塞（plug）的上下堆叠结构的方法，所谓上下堆叠结构是指在一条互连线与其下的一个或多个插塞电连接形成的堆叠结构，互连线和插塞用来电连接半导体器件中各层间的不同元件和导线，并通过周围的介质层与其他器件相互隔离。
在现有技术中，按照工艺实现的先后顺序，所述双镶嵌工艺可分为两类：先沟槽（trench first）工艺和先通孔（via first）工艺。先沟槽工艺包括：首先在介质层上使用第一次光刻、刻蚀工艺，刻蚀介质层形成沟槽，之后再利用第二次光刻、刻蚀工艺，刻蚀对应沟槽位置的介质层形成通孔。先通孔工艺包括：首先使用第一次光刻、刻蚀工艺，在介质层中形成穿过介质层的通孔，之后，利用第二次光刻、刻蚀工艺，在介质层上形成连接通孔的沟槽。在先沟槽工艺或先通孔工艺形成沟槽和通孔后，在沟槽和通孔中形成金属。
但是，具有现有双镶嵌工艺形成的互连结构的半导体器件性能不佳。
发明内容
本发明解决的问题是，具有现有双镶嵌工艺形成的互连结构的半导体器件性能不佳。
为解决上述问题，本发明提供一种双镶嵌结构的形成方法，所述双镶嵌结构的形成方法包括：
提供基底，在所述基底上形成有介质层；
刻蚀所述介质层形成通孔和沟槽，所述沟槽位于所述通孔上，所述通孔与所述沟槽连通，所述通孔在垂直于介质层上表面的投影位于所述沟槽内；
去除所述通孔和沟槽侧壁的凸部，所述凸部是在刻蚀介质层形成通孔和沟槽的过程中产生；
在所述沟槽和通孔内填充导电层，所述通孔内的导电层作为插塞，所述沟槽内的导电层作为互连线。
可选地，在所述介质层中形成通孔和沟槽的方法包括：
在所述介质层上形成具有第一开口的硬掩模层，所述第一开口定义沟槽的位置；
在所述第一开口之间的介质层中形成第二开口，所述第二开口的深度小于介质层的厚度，所述第二开口位于所述第一开口范围内，所述第二开口定义通孔的位置；
以所述硬掩模层为掩模，刻蚀所述介质层形成通孔和沟槽，所述通孔对应第二开口的位置，所述沟槽对应第一开口的位置。
可选地，去除所述通孔和沟槽侧壁的凸部的方法为：使用含氟等离子体刻蚀通孔和沟槽侧壁。
可选地，对含氟气体进行等离子体化形成含氟等离子体，所述含氟气体为NF3、CF4中的一种或多种。
可选地，对所述含氟气体进行等离子体化的射频功率范围为50W-500W；在使用含氟等离子体刻蚀通孔和沟槽侧壁过程中，偏置功率范围为0-100W；含氟气体的流量范围为10sccm-200sccm；刻蚀时间范围为10s-600s。
可选地，在使用含氟等离子体刻蚀通孔和沟槽侧壁过程，还向反应腔内通入O2等离子体、N2等离子体、CO等离子体、CO2等离子体中的一种或多种。
可选地，形成具有第一开口的硬掩模层的方法包括：
在所述介质层上沉积碳硅层，在所述碳硅层上形成硬掩模层，在所述硬掩模层上形成第一抗反射层；
在所述第一抗反射层上形成图形化的光刻胶层，所述图形化的光刻胶层定义第一开口的位置；
以所述图形化的光刻胶层为掩模，刻蚀第一抗反射层、硬掩模层，至暴露碳硅层，在所述硬掩模层中形成第一开口；
去除图形化的光刻胶层和剩余第一抗反射层。
可选地，在所述第一开口之间的介质层中形成第二开口的方法包括：
形成填充材料层，所述填充材料层覆盖硬掩模层和碳硅层、填充满第一开口；
在所述填充材料层上形成第二抗反射层，在所述第二抗反射层上形成图形化的光刻胶层，所述图形化的光刻胶层定义第二开口的位置；
以所述图形化的光刻胶层为掩模，刻蚀所述第二抗反射层、填充材料层、碳硅层和部分厚度的介质层，在所述介质层中形成第二开口；
去除图形化的光刻胶层、剩余第二抗反射层和填充材料层。
可选地，所述硬掩模层为金属硬掩模层。
可选地，所述金属硬掩模层的材料为氮化钛或氮化硼。
可选地，形成所述金属硬掩模层的方法为化学气相沉积或物理气相沉积。
可选地，在所述通孔和沟槽中填充导电层的方法包括：
形成导电材料层，所述导电材料层覆盖介质层、填充满通孔和沟槽；
去除高出介质层表面的导电材料层，形成导电层。
可选地，去除高出介质层表面的导电材料层的方法为化学机械研磨，或者回刻蚀。
可选地，所述介质层的材料为低K介电材料或超低K介电材料。
可选地，所述低K介电材料为SiO2、SiOF、SiCOH、SiCO、或者SiCON；所述超低K介电材料为黑钻石。
可选地，在所述基底上还形成有刻蚀阻挡层，所述介质层位于刻蚀阻挡层上。
与现有技术相比，本发明的技术方案具有以下优点：
在刻蚀介质层形成通孔和沟槽后，去除沟槽和通孔侧壁的凸部，使得通孔和沟槽侧壁表面变得光滑，有效降低沟槽和通孔侧壁的线宽粗糙度，提高了介质层的TDDB和VBD性能。这极大降低了介质层出现击穿的几率，避免半导体器件间的信号出现串扰，使得半导体器件中的信号传递可靠、稳定。
进一步地，本技术方案的通孔和沟槽的形成方法包括：首先在介质层上具有第一开口的硬掩模层，所述第一开口定义沟槽的位置；之后，在第一开口之间的介质层中形成第二开口，第二开口定义通孔的位置；最后，刻蚀介质层形成通孔和沟槽。也就是，本技术方案的通孔和沟槽是在同一刻蚀工艺中形成的，与现有技术的分别形成通孔和沟槽相比，减少了对通孔和沟槽侧壁的损伤，这也进一步减小了沟槽通孔的线宽粗糙度，改善介质层的TDDB和VBD性能
附图说明
图1是现有技术的双镶嵌结构的沟槽1和通孔2的俯视示意图；
图2～图11是本发明具体实施例的双镶嵌结构在形成过程中的剖面结构示意图。
具体实施方式
经研究分析，发现：所述先沟槽工艺或先通孔工艺，均是经过两次光刻、刻蚀工艺，分别形成沟槽和通孔。一方面，通孔和沟槽分布密度高，参照图1，刻蚀形成沟槽1和通孔2的侧壁较粗糙，具有明显的凸部分布，使得沟槽1和通孔2侧壁的线宽粗糙度（Line Width Roughness，LWR）增大。另一方面，在使用先沟槽工艺形成通孔后，需要去除光刻胶，去除光刻胶层过程可能会对先形成的沟槽侧壁造成损伤；相应地，在使用先通孔工艺形成沟槽后，去除光刻胶层过程也可能会对先形成的通孔侧壁造成损伤。沟槽和通孔侧壁的损伤，也会造成沟槽和通孔侧壁的LWR增大。
综上，沟槽侧壁和通孔侧壁具有凸部和凸部之间的凹陷，凹陷会拉近相邻两个沟槽中的互连线之间的距离，其中相邻两条互连线中，每一条互连线的插塞与另一条互连线的相邻插塞之间的距离也拉近，这会造成介质层的与时间相关的介质击穿（Time Dependent Dielectric Breakdown，TDDB）、和电压击穿（Voltage Breakdown，VBD）的性能下降，增大介质层击穿的几率。这会降低半导体器件的使用寿命，而且，如果介质层击穿，介质层的绝缘隔离作用消失，可能造成半导体器件中的信号串扰，甚至短路，严重影响半导体器件的性能。
针对现有技术存在的问题，本发明提出了一种新的双镶嵌结构的形成方法。使用本发明的双镶嵌结构的形成方法，在刻蚀介质层形成沟槽和通孔后，去除沟槽和通孔侧壁的凸部，使得沟槽和通孔侧壁更加光滑，提高沟槽和通孔侧壁的LWR，提高介质层的TDDB性能和VBD性能，提升具有本发明双镶嵌结构的半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2，提供基底100，在所述基底100上形成有介质层101。
在具体实施例中，在所述基底100中形成有器件结构，如MOS晶体管，多层互连结构。所述器件结构具有导电区200，后续在介质层101中形成插塞，所述插塞与相应导电区电连接，实现基底100中相应器件结构之间电连接。
在具体实施例中，介质层101起到绝缘隔离作用，后续将在介质层101中形成沟槽和通孔，相邻沟槽和通孔为介质层101所隔开。介质层101的材料可以是低K介电材料或超低K介电材料，低K介电材料可以是SiO2、SiOF、SiCOH、SiCO、或者SiCON，超低K介电材料可以是黑钻石。形成介质层101的方法为化学气相沉积。
在具体实施例中，在所述基底100上还形成有刻蚀阻挡层（未示出），在形成介质层101过程中，刻蚀阻挡层用于保护基底中的器件结构，避免器件结构遭到沾污。在后续介质层101中形成沟槽和通孔过程中，刻蚀阻挡层也起到保护基底中的器件结构的作用。在本实施例中，刻蚀阻挡层的材料是SiN。
参照图3，在所述介质层101上形成碳硅层102，在所述碳硅层102上形成硬掩模层103，在所述硬掩模层103上形成第一抗反射层104，在所述硬掩模层103上形成图形化的光刻胶层105，所述图形化的光刻胶层105定义第一开口的位置，而第一开口定义沟槽的位置。
在具体实施例中，硬掩模层103中具有一个或多个第一开口，后续在介质层中形成对应第一开口的一个或多个沟槽。
在具体实施例中，形成碳硅层102、硬掩模层103和第一抗反射层104的方法包括：
使用化学气相沉积形成碳硅层102，所述碳硅层102与介质层101之间具有良好的应力匹配；
所述硬掩模层103为金属硬掩模层，金属硬掩模层的材料为氮化钛或氮化硼，形成金属硬掩模层的方法为化学气相沉积或物理气相沉积，在其他实施例中，硬掩模层103的材料也可为其他可行的硬掩模材料；在形成硬掩模层103过程，碳硅层102可以调节硬掩模层103与介质层101之间的应力，在垂直于基底表面方向上，硬掩模层103与介质层101之间的应力均匀分布，形成的硬掩模层103表面光滑；
第一抗反射层104为电介质抗反射层，形成电介质抗反射层的方法为化学气相沉积，在其他实施例中，所述第一抗反射层104还可为其他材料的抗反射层。
在后续形成图形化的光刻胶层105的曝光过程中，第一抗反射层104可以减少硬掩模层103引起的对曝光光线的反射，减少曝光光线的反射光线对光刻胶曝光的影响，提高光刻胶层曝光精度，形成具有良好形貌的图形化的光刻胶层105。
参照图4，以所述图形化的光刻胶层105为掩模，刻蚀第一抗反射层104、硬掩模层103，至暴露碳硅层102，形成第一开口111。
在具体实施例中，刻蚀第一抗反射层104、硬掩模层103的方法为干法刻蚀，刻蚀第一抗反射层104和硬掩模层103时，可根据材料选择不同的刻蚀条件，在此不再详述。
参照图5，去除图形化的光刻胶层和剩余第一抗反射层。
在具体实施例中，去除图形化的光刻胶层和剩余第一抗反射层的方法为灰化工艺，在灰化去除图形化的光刻胶层和剩余第一抗反射层后，使用湿法刻蚀去除硬掩模层103和介质层101表面的聚合物，所述聚合物是在灰化工艺中产生的。
参照图6，形成填充材料层106，填充材料层106覆盖碳硅层102和硬掩模层103、填充满第一开口111（参照图5）；
在填充材料层106上形成第二抗反射层107，在第二抗反射层107上形成图形化的光刻胶层108，图形化的光刻胶层108定义第二开口的位置，第二开口位于第一开口之间的介质层中，第二开口将用于定义通孔的位置。在具体实施例中，在任意一个第一开口之间的介质层中定义一个或多个第二开口的位置，后续在对应第二开口的位置形成一个或多个通孔。
在具体实施例中，填充材料层106具有良好的填充性，可以均匀填充第一开口，而且可以较易剥离。填充材料层106的材料为有机材料，如底部抗反射材料，也可为无机材料，如非晶碳或掺杂的非晶碳。形成填充材料层106的方法为化学气相沉积或其他可行工艺。
参照图7，以图形化的光刻胶层108为掩模，刻蚀第二抗反射层107、填充材料层106、碳硅层102和部分厚度的介质层101，在介质层101中形成第二开口112。
在具体实施例中，第二开口112的深度会影响沟槽和通孔的深度，因此，可根据预定义的沟槽和通孔的深度调节刻蚀介质层101的厚度。
参照图8，去除图形化的光刻胶层、剩余的第二抗反射层和填充材料层。
在具体实施例中，使用灰化工艺去除图形化的光刻胶层、剩余的第二抗反射层和填充材料层，在灰化工艺中通入的气体为氧气，这对介质层101、硬掩模层103的影响较小。
参照图9，以具有第一开口111的硬掩模层103为掩模，刻蚀碳硅层102、介质层101，在介质层101中形成通孔109和沟槽110，所述沟槽110位于通孔109上，所述通孔109与沟槽110连通。通孔109对应第二开口112（参照图8）的位置，沟槽110对应第一开口111（参照图8）的位置，因此，沟槽110的线宽W1大于通孔109的最大线宽W2，即所述通孔109在垂直于介质层101上表面的投影位于所述沟槽110内。
在本实施例中，首先刻蚀去除未被硬掩模层103覆盖的碳硅层，接着刻蚀介质层101。在刻蚀介质层101形成通孔109过程，包括刻蚀第一开口侧壁和底部的介质层，因此，形成的通孔109的线宽要大于第二开口的线宽。沟槽110的线宽基本等于第一开口的线宽。
与现有技术的分别光刻、刻蚀形成通孔和沟槽相比，本实施例的沟槽110和通孔109为在同一刻蚀工艺中形成，这可以减小对沟槽110和通孔109的侧壁损伤。但是，由于通孔、沟槽的较高分布密度和较大深宽比，不可避免地，在刻蚀介质层形成沟槽和通孔过程中，沟槽和通孔侧壁形成有凸部（未标号），造成沟槽和通孔侧壁凹凸不平。
参照图10，在刻蚀介质层101形成沟槽110和通孔109后，去除沟槽110和通孔109侧壁的凸部，通孔和沟槽侧壁表面变得光滑。
在具体实施例中，去除沟槽110和通孔109侧壁的凸部的方法为：使用含氟等离子体刻蚀沟槽110和通孔109侧壁，通孔109和沟槽110凸出的凸部会与含氟等离子体反应生成挥发性物质，该挥发性物质被排出，实现去除凸部的目的。
在具体实施例中，含氟等离子体是对含氟气体进行等离子体化形成的，所述含氟气体为NF3、CF4中的一种或多种。对所述含氟气体进行等离子体化的射频功率范围为50W-500W，在刻蚀通孔和沟槽侧壁的过程中，偏置功率范围为0-100W，含氟气体的流量范围为10sccm-200sccm，刻蚀时间范围为10s-600s。需要说明的是，在对沟槽110和通孔109进行含氟等离子体刻蚀的时间不宜高于600s，否则会对沟槽110和通孔109的侧壁造成重大损伤，可能会使相邻通孔或沟槽之间导通；刻蚀时间也不宜低于10s，否则不能完全去除凸部。
在具体实施例中，在使用含氟等离子体对通孔109和沟槽110进行处理过程，还向反应腔内通入O2等离子体、N2等离子体、CO等离子体、CO2等离子体中的一种或多种。其中，O2等离子体用于增大含氟等离子体与凸部的反应时间，节省工艺时间，N2等离子体可去除在刻蚀通孔109和沟槽110侧壁过程中产生的聚合物。
使用上述步骤，使得沟槽110和通孔109的侧壁很光滑，沟槽110和通孔109侧壁的LWR降低，介质层101的TDDB和VBD性能得到很大改善。
参照图11，在所述沟槽和通孔中形成导电层113，通孔中的导电层作为插塞，插塞与基底100中器件结构的导电区电连接，沟槽中的导电层作为互连线，互连线与插塞形成上下堆叠结构，该堆叠结构为双镶嵌结构。
在具体实施例中，在所述通孔和沟槽中填充导电层的方法包括：
去除剩余碳硅层和硬掩模层；
形成导电材料层，该导电材料可以是铜或铝，形成导电材料层的方法为溅射工艺，导电材料层覆盖介质层、填充满通孔和沟槽；
去除高出介质层表面的导电材料层，形成导电层。
在具体实施例中，去除高出介质层表面的导电材料层的方法为：化学机械研磨导电材料层，或者，回刻蚀导电材料层。
在其他实施例中，所述剩余硬掩模层和碳硅层也可以不去除。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种双镶嵌结构的形成方法，其特征在于，包括：
提供基底，在所述基底上形成有介质层；
刻蚀所述介质层形成通孔和沟槽，所述沟槽位于所述通孔上，所述通孔与所述沟槽连通，所述通孔在垂直于介质层上表面的投影位于所述沟槽内；
去除所述通孔和沟槽侧壁的凸部，所述凸部是在刻蚀介质层形成通孔和沟槽的过程中产生；
在所述沟槽和通孔内填充导电层，所述通孔内的导电层作为插塞，所述沟槽内的导电层作为互连线。
2.如权利要求1所述的形成方法，其特征在于，在所述介质层中形成通孔和沟槽的方法包括：
在所述介质层上形成具有第一开口的硬掩模层，所述第一开口定义沟槽的位置；
在所述第一开口之间的介质层中形成第二开口，所述第二开口的深度小于介质层的厚度，所述第二开口位于所述第一开口范围内，所述第二开口定义通孔的位置；
以所述硬掩模层为掩模，刻蚀所述介质层形成通孔和沟槽，所述通孔对应第二开口的位置，所述沟槽对应第一开口的位置。
3.如权利要求1或2所述的形成方法，其特征在于，去除所述通孔和沟槽侧壁的凸部的方法为：使用含氟等离子体刻蚀通孔和沟槽侧壁。
4.如权利要求3所述的形成方法，其特征在于，对含氟气体进行等离子体化形成含氟等离子体，所述含氟气体为NF3、CF4中的一种或多种。
5.如权利要求4所述的形成方法，其特征在于，对所述含氟气体进行等离子体化的射频功率范围为50W-500W；在使用含氟等离子体刻蚀通孔和沟槽侧壁过程中，偏置功率范围为0-100W；含氟气体的流量范围为10sccm-200sccm；刻蚀时间范围为10s-600s。
6.如权利要求3所述的形成方法，其特征在于，在使用含氟等离子体刻蚀通孔和沟槽侧壁过程，还向反应腔内通入O2等离子体、N2等离子体、CO等离子体、CO2等离子体中的一种或多种。
7.如权利要求2所述的形成方法，其特征在于，形成具有第一开口的硬掩模层的方法包括：
在所述介质层上沉积碳硅层，在所述碳硅层上形成硬掩模层，在所述硬掩模层上形成第一抗反射层；
在所述第一抗反射层上形成图形化的光刻胶层，所述图形化的光刻胶层定义第一开口的位置；
以所述图形化的光刻胶层为掩模，刻蚀第一抗反射层、硬掩模层，至暴露碳硅层，在所述硬掩模层中形成第一开口；
去除图形化的光刻胶层和剩余第一抗反射层。
8.如权利要求7所述的形成方法，其特征在于，在所述第一开口之间的介质层中形成第二开口的方法包括：
形成填充材料层，所述填充材料层覆盖硬掩模层和碳硅层、填充满第一开口；
在所述填充材料层上形成第二抗反射层，在所述第二抗反射层上形成图形化的光刻胶层，所述图形化的光刻胶层定义第二开口的位置；
以所述图形化的光刻胶层为掩模，刻蚀所述第二抗反射层、填充材料层、碳硅层和部分厚度的介质层，在所述介质层中形成第二开口；
去除图形化的光刻胶层、剩余第二抗反射层和填充材料层。
9.如权利要求2所述的形成方法，其特征在于，所述硬掩模层为金属硬掩模层。
10.如权利要求9所述的形成方法，其特征在于，所述金属硬掩模层的材料为氮化钛或氮化硼。
11.如权利要求10所述的形成方法，其特征在于，形成所述金属硬掩模层的方法为化学气相沉积或物理气相沉积。
12.如权利要求1所述的形成方法，其特征在于，在所述通孔和沟槽中填充导电层的方法包括：
形成导电材料层，所述导电材料层覆盖介质层、填充满通孔和沟槽；
去除高出介质层表面的导电材料层，形成导电层。
13.如权利要求12所述的形成方法，其特征在于，去除高出介质层表面的导电材料层的方法为化学机械研磨，或者回刻蚀。
14.如权利要求1所述的形成方法，其特征在于，所述介质层的材料为低K介电材料或超低K介电材料。
15.如权利要求14所述的形成方法，其特征在于，所述低K介电材料为SiO2、SiOF、SiCOH、SiCO、或者SiCON；所述超低K介电材料为黑钻石。
16.如权利要求1所述的形成方法，其特征在于，在所述基底上还形成有刻蚀阻挡层，所述介质层位于刻蚀阻挡层上。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158731A (zh) * 2015-04-15 2016-11-23 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN109166822A (zh) * 2018-08-28 2019-01-08 武汉新芯集成电路制造有限公司 半导体器件制作方法及半导体器件
CN111952242A (zh) * 2019-05-16 2020-11-17 芯恩（青岛）集成电路有限公司 双大马士革沟槽结构及制备方法
CN112071804A (zh) * 2020-09-17 2020-12-11 长江存储科技有限责任公司 一种半导体器件及其制造方法
CN112201580A (zh) * 2020-12-07 2021-01-08 中芯集成电路制造(绍兴)有限公司 接触孔刻蚀方法及半导体器件的制造方法
CN112530873A (zh) * 2019-09-18 2021-03-19 云谷（固安）科技有限公司 显示面板及其制造方法和电子设备
CN118280922A (zh) * 2024-05-29 2024-07-02 浙江创芯集成电路有限公司 半导体结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503818B1 (en) * 1999-04-02 2003-01-07 Taiwan Semiconductor Manufacturing Company Delamination resistant multi-layer composite dielectric layer employing low dielectric constant dielectric material
CN1476074A (zh) * 2002-08-12 2004-02-18 矽统科技股份有限公司 形成双镶嵌结构的方法
CN101075554A (zh) * 2006-05-19 2007-11-21 三洋电机株式会社 半导体装置的制造方法
CN102446814A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503818B1 (en) * 1999-04-02 2003-01-07 Taiwan Semiconductor Manufacturing Company Delamination resistant multi-layer composite dielectric layer employing low dielectric constant dielectric material
CN1476074A (zh) * 2002-08-12 2004-02-18 矽统科技股份有限公司 形成双镶嵌结构的方法
CN101075554A (zh) * 2006-05-19 2007-11-21 三洋电机株式会社 半导体装置的制造方法
CN102446814A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158731A (zh) * 2015-04-15 2016-11-23 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN106158731B (zh) * 2015-04-15 2019-11-05 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN109166822A (zh) * 2018-08-28 2019-01-08 武汉新芯集成电路制造有限公司 半导体器件制作方法及半导体器件
US11043448B2 (en) 2018-08-28 2021-06-22 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Semiconductor device with vertically separated openings and manufacturing method thereof
CN111952242A (zh) * 2019-05-16 2020-11-17 芯恩（青岛）集成电路有限公司 双大马士革沟槽结构及制备方法
CN112530873A (zh) * 2019-09-18 2021-03-19 云谷（固安）科技有限公司 显示面板及其制造方法和电子设备
CN112530873B (zh) * 2019-09-18 2023-09-26 云谷（固安）科技有限公司 显示面板及其制造方法和电子设备
CN112071804A (zh) * 2020-09-17 2020-12-11 长江存储科技有限责任公司 一种半导体器件及其制造方法
CN112201580A (zh) * 2020-12-07 2021-01-08 中芯集成电路制造(绍兴)有限公司 接触孔刻蚀方法及半导体器件的制造方法
CN112201580B (zh) * 2020-12-07 2021-03-09 中芯集成电路制造(绍兴)有限公司 接触孔刻蚀方法及半导体器件的制造方法
CN118280922A (zh) * 2024-05-29 2024-07-02 浙江创芯集成电路有限公司 半导体结构的形成方法

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