CN106158731B - 互连结构的形成方法 - Google Patents

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Abstract

一种互连结构的形成方法，包括：提供基底，基底内形成有前层待连接件；在基底上形成图形化的第一光刻胶层；对第一光刻胶层进行硬化处理；在第一光刻胶层上形成填充层；在填充层上形成图形化的第二光刻胶层；以第二光刻胶层为掩模，形成露出第一光刻胶层的第三开口；将第三开口的图形转移到基底内，在基底内形成露出前层待连接件的第四开口；向第四开口中填充导电材料，以形成互连结构。本发明通过固定用以定义接触孔位置的第一光刻胶的图形，使尺寸较小的接触孔位置的定义能够先于尺寸较大的后层待连接件位置的定义，避免了两次光刻的层叠偏差的叠加，能够有效扩大接触孔刻蚀工艺窗口，提高器件制造过程中的良品率，降低器件制造成本。

Description

互连结构的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种互连结构的形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大。这种发展使得晶圆表面无法提供足够的面积来制造连接线。为了满足元器件缩小后的互连需求，两层及两层以上的多层金属间互连线的设计成为超大规模集成电路技术常采用的方法之一。目前不同金属层或者金属层与衬垫层之间的导通是通过互连结构实现的。
参考图1至图5，示出了现有技术一种互连结构形成方法的示意图。此处，以实现两层连接线电连接的互连结构为例进行说明，所述连接线包括前层连接线ma和位于连接线ma上一层的后层连接线ma+1，所述互连结构还包括实现前层连接线ma和后层连接线ma+1电连接的插塞。
如图1所示，首先形成基底10，所述基底10内形成有待连接线ma以及与待连接线ma相邻的器件mb。所述形成基底10的步骤包括：提供半导体衬底(图中未示出)，在半导体衬底上形成前层连接线ma；在前层连接线ma上形成低K介质层11。所述低K介质层11覆盖所述前层连接线ma。
之后在所述低K介质层11上依次形成介质层20、底部抗反射层30以及图形化的第一光刻胶层40。所述图形化的第一光刻胶层40在前层连接线ma上方形成有第一开口41，所述第一开口41用于定义后层连接线ma+1的位置。
参考图2，以所述图形化的第一光刻胶层40为掩模，对所述底部抗反射层30和介质层20进行第一刻蚀，在介质层20内形成露出低K介质层11的第二开口21，并去除所述底部抗反射层30。
参考图3，在所述第二开口21中填充介电材料，形成氧化介电层50；并在氧化介电层50上形成图形化的第二光刻胶层60。所述图形化的第二光刻胶层60在所述前层连接线ma上方形成有第三开口61，所述第三开口61用于定义实现前层连接线ma和后层连接线ma+1电连接的插塞的位置。
参考图4，以所述图形化的第二光刻胶层60为掩模，对所述氧化介电层50和所述低K介质层11进行多次刻蚀，并去除氧化介电层50，在所述低K介质层内形成第四开口。所述第四开口包括用于形成后层连接线ma+1的沟槽12和用于形成插塞的接触孔13。
参考图5，依次向所述接触孔13和所述沟槽12中填充导电材料，以形成插塞va以及后层连接线ma+1。所述前层连接线ma和后层连接线ma+1通过插塞va实现电连接。
然而，采用现有技术形成的半导体器件容易出现插塞va与相邻器件mb之间短路的问题。
发明内容
本发明解决的问题是提供一种互连结构的形成方法，减少插塞和相邻器件之间的短路问题。
为解决上述问题，本发明提供一种互连结构的形成方法，包括如下步骤：
提供基底，所述基底内形成有前层待连接件；
在所述基底上形成图形化的第一光刻胶层，所述第一光刻胶层在前层待连接件上方形成有第一开口，所述第一开口用于定义插塞的位置；
对所述第一光刻胶层进行硬化处理；
在硬化后的所述第一光刻胶层上形成填充层，所述填充层填满所述第一开口并覆盖所述第一光刻胶层；
在所述填充层上形成图形化的第二光刻胶层，所述第二光刻胶层在前层待连接件上方形成有第二开口，所述第二开口大于所述第一开口，所述第二开口用于定义后层待连接件的位置；
以所述第二光刻胶层为掩模，去除第二开口底部的填充层，形成露出第一光刻胶层的第三开口，所述第三开口包括用于定义后层待连接件位置的沟槽和位于沟槽底部用于定义插塞位置的接触孔；
将所述第三开口的图形转移到所述基底内，在所述基底内形成露出前层待连接件的第四开口；
向所述第四开口中填充导电材料，以形成互连结构。
可选的，对所述第一光刻胶层进行硬化处理的步骤包括：采用紫外光照射或加热处理的方式对所述第一光刻胶层进行硬化处理。
可选的，对所述第一光刻胶层进行硬化处理的步骤之后，形成填充层的步骤之前，所述形成方法还包括：形成保形覆盖硬化后的所述第一光刻胶层和第一开口底部基底的保形层。
可选的，所述保形层的材料为氧化硅。
可选的，形成所述保形层的步骤包括：采用原子层沉积的方式形成所述保形层。
可选的，采用原子层沉积的方式形成所述保形层的步骤包括：形成所述保形层的温度为160摄氏度至200摄氏度。
可选的，形成所述保形层的步骤包括：所述保形层的厚度为600埃至1000埃。
可选的，形成基底的步骤包括：提供半导体衬底；在所述半导体衬底上形成前层待连接件；形成覆盖所述半导体衬底和所述前层待连接件的层间介质层；
将所述第三开口的图形转移到所述基底内的步骤包括：将第三开口的图形转移到所述层间介质层中，在所述层间介质层中形成露出所述前层待连接件的第四开口。
可选的，提供基底的步骤之后，形成图形化的第一光刻胶层的步骤之前，所述形成方法还包括：
在所述基底上依次形成氧化层和第一底部抗反射层。
可选的，所述填充层为有机绝缘材料层。
可选的，形成所述填充层的步骤包括：采用旋涂的工艺形成所述填充层。
可选的，形成填充层的步骤之后，形成图形化的第二光刻胶层的步骤之前，所述形成方法还包括：在所述填充层上形成第二底部抗反射层。
可选的，去除第二开口底部的填充层，形成露出第一光刻胶层的第三开口的步骤包括：以第二光刻胶为掩模，采用等离子体干法刻蚀方法去除第二开口底部的填充层，形成第三开口。
可选的，将所述第三开口的图形转移到所述基底内的步骤包括：
以剩余的填充层为掩模，对所述第一光刻胶层和所述基底进行第一刻蚀，去除未被剩余的填充层覆盖的部分第一光刻胶层和未被第一光刻胶层覆盖的部分基底；
以剩余的第一光刻胶层为掩模，对所述基底进行第二刻蚀，去除未被剩余第一光刻胶层覆盖的部分基底；
以剩余的所述第一光刻胶层为掩模，对所述基底进行第三刻蚀，去除剩余的第一光刻胶层和部分基底，形成露出前层待连接件的第四开口。
可选的，所述第一刻蚀、第二刻蚀和第三刻蚀中的一个或多个步骤包括：采用等离子体干法刻蚀方法进行刻蚀。
可选的，所述导电材料为金属材料。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过对直接形成在基底上的第一光刻胶层进行硬化处理，固定用以定义接触孔位置的第一光刻胶的图形。之后，再在硬化后的第一光刻胶层上形成定义后层待连接件位置的第二光刻胶层。从而使尺寸较小的接触孔位置的定义能够先于尺寸较大的后层待连接件位置的定义，避免了现有技术中，后层待连接件位置定义先于接触孔位置定义，而使在形成尺寸较小的接触孔时两次光刻的层叠偏差的叠加。而且定义接触孔位置的第一光刻胶直接形成在所述基底上，能够更好的控制尺寸较小的接触孔与前层待连接件之间的层叠偏差，使所形成的插塞与所述前层待连接件之间具有更好的对准效果。在保证图形转移的蚀刻过程在一个机台中完成的前提下，缩小了光刻产生的层叠偏移，减少了较大层叠偏移而造成的短路现象，能够有效扩大接触孔刻蚀工艺窗口，提高器件制造过程中的良品率，降低器件制造成本。
可选的，为了固定所述第一光刻胶层的图形，避免硬化后的第一光刻胶层在工艺过程中被损伤而造成其变形，在本发明的可选方案中，还可以在第一光刻胶层硬化后，形成保形覆盖所述硬化后的第一光刻胶层和所述基底的保形层，以保护所述第一光刻胶层，能够有效扩大刻蚀工艺窗口，提高器件制造过程中的良品率，降低器件制造成本。
附图说明
图1至图5是一种现有技术中互连结构形成方法的示意图；
图6至图16是本发明互连结构形成方法一实施例中各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中插塞容易与相邻器件之间产生短路的问题。现结合插塞的形成过程分析短路问题的原因：
参考图1，在定义后层连接线ma+1位置的过程中，由于工艺的偏差，所形成的第一开口41与前层连接线ma之间通常会有层叠偏移(Overlay shift)，产生层叠偏移OVL1；类似的，参考图3，在定义用以形成插塞va的接触孔的位置时，也会产生层叠偏移OVL2。
而现有技术中，为了保证形成互连结构的刻蚀过程在一个机台中完成，防止低K介质层在刻蚀过程中发生损坏的现象出现，采用先形成用以定义较大尺寸的后层连接线ma+1位置的第二开口21，之后，再形成用以定义较小尺寸的接触孔13位置的第三开口61的工艺顺序。这种先定义后层连接线ma+1位置后定义接触孔13位置的工艺顺序，会使在定义接触孔13位置的过程中产生的层叠偏移OVL2与之前定义后层连接线ma+1的层叠偏移OVL2叠加，从而使尺寸小的接触孔13与前层连接线ma之间的层叠偏移较大，使接触孔13与相连器件mb之间的距离较近(参考图4中虚线框70)。之后再向接触孔13内填充导电材料形成插塞va时，所述插塞容易与相邻器件mb相接触而引起短路，从而影响器件性能。此外这种光刻顺序也制约了所述光刻过程的工艺窗口，降低了器件制造的良品率。
为解决所述技术问题，本发明提供一种互连结构的形成方法，包括如下步骤：
提供基底，所述基底内形成有前层待连接件；在所述基底上形成图形化的第一光刻胶层，所述第一光刻胶层在前层待连接件上方形成有第一开口，所述第一开口用于定义插塞的位置；对所述第一光刻胶层进行硬化处理；在硬化后的所述第一光刻胶层上形成填充层，所述填充层填满所述第一开口并覆盖所述第一光刻胶层；在所述填充层上形成图形化的第二光刻胶层，所述第二光刻胶层在前层待连接件上方形成有第二开口，所述第二开口大于所述第一开口，所述第二开口用于定义后层待连接件的位置；以所述第二光刻胶层为掩模，去除第二开口底部的填充层，形成露出第一光刻胶层的第三开口，所述第三开口包括用于定义后层待连接件位置的沟槽和位于沟槽底部用于定义插塞位置的接触孔；将所述第三开口的图形转移到所述基底内，在所述基底内形成露出前层待连接件的第四开口；向所述第四开口中填充导电材料，以形成互连结构。
本发明通过对直接形成在基底上的第一光刻胶层进行硬化处理，固定用以定义接触孔位置的第一光刻胶的图形。之后，再在硬化后的第一光刻胶层上形成定义后层待连接件位置的第二光刻胶层。从而使尺寸较小的接触孔位置的定义能够先于尺寸较大的后层待连接件位置的定义，避免了现有技术中，后层待连接件位置定义先于接触孔位置定义，而使在形成尺寸较小的接触孔时两次光刻的层叠偏差的叠加。而且定义接触孔位置的第一光刻胶直接形成在所述基底上，能够更好的控制尺寸较小的接触孔与前层待连接件之间的层叠偏差，使所形成的插塞与所述前层待连接件之间具有更好的对准效果。在保证图形转移的蚀刻过程在一个机台中完成的前提下，缩小了光刻产生的层叠偏移，减少了较大层叠偏移而造成的短路现象。此外，在本发明的可选方案中，还可以在第一光刻胶层硬化后，形成保形覆盖所述硬化后的第一光刻胶层和所述基底的保形层，以保护所述第一光刻胶层，以固定所述第一光刻胶层的图形，避免硬化后的第一光刻胶层在工艺过程中被损伤而造成其变形，能够有效扩大刻蚀工艺窗口，提高器件制造过程中的良品率，降低器件制造成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图16是本发明所提供的互连结构形成方法一实施例中各个步骤的结构示意图。所述互连结构包括插塞和后层待连接件。
需要说明的是，本实施例中，以实现两层连接线电连接的互连结构为例进行说明，不应以此限制本发明。
参考图6，形成基底100，所述基底100中形成有前层待连接件Ma。
本实施例中，形成基底100的步骤包括：
提供半导体衬底(图中未示出)；所述半导体衬底是后续工艺的工作平台。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以选自具有外延层或外延层上硅结构；所述半导体衬底还可以是其他半导体材料，本发明对此不做任何限制。本实施例中所述衬底材料为硅。
在所述半导体衬底上形成前层待连接件Ma；大部分情况下，有源、无源器件需经过多层互连结构与其他器件或控制电路形成电连接，以实现各自功能。本实施例中，所述前层待连接件Ma为实现前层器件层间连接的连接线。其他实施例中，所述前层待连接件Ma也可以是与各种有源、无源器件直接相连的导电插塞。
形成覆盖所述半导体衬底和所述前层待连接件Ma的层间介质层110。层间介质层110用于实现层间器件之间的电隔离。本实施例中，所述层间介质层110材料为介电常数介于2.7与4.0之间的低K介电材料。为了降低寄生电容，所述层间介质层110材料还可以为介电常数介于2.0与2.7之间的超低K介电材料。
参考图7，在所述基底100上形成图形化的第一光刻胶层400，所述第一光刻胶层400在待连接件Ma上方形成有第一开口410，所述第一开口410用于定义后续形成的插塞的位置。
需要说明的是，在提供基底100的步骤之后，形成图形化的第一光刻胶层400的步骤之前，所述形成方法还包括：在所述基底100上形成氧化层200和第一底部抗反射层300(Bottom Anti-Reflection Coat，BARC)。
所述氧化层200用于保护层间介质层110在后续工艺中受到损伤。具体的，本实施例中，所述氧化层200的材料为氧化硅，可以采用化学气相沉积(Chemical vapordeposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)或者原子层沉积(Atomic layer deposition，ALD)的方式形成。
所述第一底部抗反射层300的作用是防止光线通过光刻胶在界面发生发射，避免反射的光线与入射光线发生干涉，使光刻胶均匀曝光。所述第一底部抗反射层300可以采用化学气相沉积、物理气相沉积或原子层沉积的方式形成。本实施例中，采用化学气相沉积的方式形成所述第一底部抗反射层300。
具体的，形成所述图形化的第一光刻胶层400的步骤包括：在所述第一底部抗反射层300表面通过旋涂工艺涂布光刻胶薄膜；热处理所述光刻胶薄膜后，对所述光刻胶薄膜进行曝光，使光刻胶薄膜图形化，在前层待连接件Ma正上方形成露出第一底部抗反射层300的第一开口410；再次热处理所述光刻胶薄膜，形成图形化的第一光刻胶层400。所第一开口410用于定义后续需要形成的插塞的位置。
参考图8，对第一光刻胶层400进行硬化处理，形成硬化后的第一光刻胶层420。
由于后续还需在第一光刻胶400之上进行定义后层待连接件位置的工艺，为了避免所述第一光刻胶400在后续工艺中受到损伤，固定用以定义插塞位置的图形，对所述第一光刻胶层400进行硬化处理，形成硬化后的第一光刻胶层420。
具体的，采用紫外照射或加热的方式对所述第一光刻胶层400进行硬化处理，形成硬化后的第一光刻胶层420。
所述硬化后的第一光刻胶420保持了用于定义插塞位置的第一开口410。所述第一开口410位于待连接件Ma上方，由于所述第一开口410在所述层间介质层110上形成，与所述前层待连接件Ma的距离较近，因此能够较好地控制所述第一开口410与所述前层待连接件Ma之间的层叠偏差。
参考图9和图10，在所述硬化后的第一光刻胶层420上形成填充层600，所述填充层600填满所述第一开口410，并覆盖所述第一光刻胶层420。
形成所述填充层600可以获得较平整的表面，本实施例中，所述填充层600材料为有机绝缘材料(Oxide Dielectric Layer，ODL)，可以采用旋涂的方法形成所述填充层600。
需要说明的是，为了保护图形化的第一光刻胶层420，避免后续工艺步骤对图形化的第一光刻胶420的损伤，造成所述硬化后的第一光刻胶层420变形，在所述第一光刻胶层420硬化的步骤之后，形成填充层600的步骤之前，本实施例中，所述形成方法还包括：形成保形覆盖硬化后的所述第一光刻胶层420和所述基底100的保形层500。
需要说明的是，本实施例中，所述保形层500的材料为160摄氏度至200摄氏度时，通过原子层沉积形成的低温氧化物(Low Temperature Oxide，LTO)。由于形成所述保形层500的温度较低，因此所述保形层500是一种比较致密的材料，能够在后续工艺步骤中避免所述硬化后的第一光刻胶层420受到损伤，避免第一光刻胶层420的图形变形。但是本发明对是否形成所述保形层500不做限制。
还需要说明的是，如果保形层500的厚度过小，难以在后续工艺步骤中起到保护硬化后的第一光刻胶层420的作用；如果保形层500厚度过大，则容易造成材料的浪费或者增加工艺难度。可选的，所述保形层500的厚度为600埃至1000埃。
参考图11，在所述填充层600上形成图形化的第二光刻胶层800，所述第二光刻胶层800在前层待连接件Ma上方形成有第二开口810，所述第二开口810大于所述第一开口410，所述第二开口810用于定义后层待连接件的位置。
需要说明的是，在形成填充层600的步骤之后，在形成第二光刻胶层800的步骤之前，本实施例中，所述形成方法还包括形成第二底部抗反射层700，用以避免入射光线和反射光线在光刻胶内形成驻波，使光刻胶曝光均匀，从而得到更好的光刻轮廓(Profile)。具体的，本实施例中，所述第二底部抗反射层700为含硅的底部抗反射层。
具体的，形成所述图形化的第二光刻胶层800的步骤包括：在所述第二底部抗反射层700表面通过旋涂工艺涂布光刻胶薄膜；热处理所述光刻胶薄膜后，对所述光刻胶薄膜进行曝光，使光刻胶薄膜图形化，在前层待连接件Ma上方形成露出第二底部抗反射层700的第二开口810；再次热处理所述光刻胶薄膜，形成图形化的第二光刻胶层800。
参考图12，以所述第二光刻胶层800为掩模，去除第二开口810底部的填充层600，形成露出第一光刻胶层420的第三开口820，所述第三开口820包括用于定义后层待连接件位置的沟槽和位于沟槽底部用于定义插塞的接触孔。
具体的，以所述第二光刻胶层800为掩模，采用等离子体干法刻蚀依次去除未被第二光刻胶层800覆盖的第二底部抗反射层700和填充层600，形成露出第一光刻胶层420的第三开口820。
所述第三开口820由剩余填充层600和第一光刻胶层420围成，所述第三开口820位于填充层600中的区域用于定义后层待连接件位置，所述第三开口820位于第一光刻胶层420中的区域用于形成插塞的接触孔。
由于形成第一光刻胶层420以定义接触孔位置的工艺在先，而形成填充层600和第二光刻胶层800以定义沟槽位置的工艺在后，因此所述接触孔与所述前层待连接件Ma之间的层叠偏移不会与所述沟槽与所述前层待连接件Ma之间的层叠偏移发生叠加，能够较好的减小较小尺寸的接触孔与所述前层待连接件Ma之间的层叠偏移。而且定义接触孔位置的第一光刻胶层420是直接形成在所述基底100上的，能够更好的控制所述接触孔与所述前层待连接件Ma之间的层叠偏移，使后续所形成的插塞与所述前层待连接件之间具有更好的对准效果。
需要说明的是，本实施例中，所述第二光刻胶层800在去除第二底部抗反射层700和填充层600的刻蚀过程中被消耗，若残留有第二光刻胶层800，可以在形成第三开口820之后，对残留第二光刻胶层800进行去除，具体地，可以选择干法刻蚀或灰化等工艺进行去除。
还需要说明的是，由于在第一光刻胶层420硬化后，在填充层600形成前，在硬化后的第一光刻胶层420上形成了保形层500，因此本实施例中，所述第三开口820包括由剩余填充层600、第一光刻胶层420和保形层500围成。
结合参考图13至图15，将所述第三开口820的图形转移到所述基底100内，在所述基底100内形成露出前层待连接件Ma的第四开口850，所述第四开口850包括用以形成后层待连接件的沟槽(Trench)和位于沟槽底部的用以形成插塞位置的接触孔(Via)。
需要说明的是，为了获得较好的光刻轮廓，本实施例中，采用等离子体干法刻蚀方法，将所述第三开口820的图形转移到所述基底100内，在所述基底100内形成露出前层待连接件Ma的第四开口850。
具体的，将所述第三开口820的图形转移到所述基底100内的步骤包括：
参考图12，结合参考图13，以剩余的填充层600为掩模，对所述第一光刻胶层420和所述基底100进行第一刻蚀，去除未被剩余的填充层600覆盖的部分第一光刻胶层420以及未被第一光刻胶层420覆盖的部分基底100，形成露出基底100的第五开口830。
具体的，本实施例中，为了将所述接触孔的图形转移到所述基底100内，以所述剩余的填充层600为掩模，采用等离子体干法刻蚀方法对所述第一光刻胶层420和所述基底100进行第一刻蚀，去除未被剩余的填充层600覆盖的部分第一光刻胶层420以及未被第一光刻胶层420覆盖的部分基底100，将所述接触孔的图形转移到所述层间介质层110内，形成第五开口830。所述等离子体干法刻蚀方法具有较好的各向异性控制能力，可以更好地控制第五开口830的形貌。
需要说明的是，本实施例中，在第一刻蚀过程中还去除了未被剩余填充层600覆盖的保形覆盖第一光刻胶层420的保形层500。
所述第五开口830的图形包括由剩余的保形层500以及剩余的第一光刻胶层420在基底100上围成的用以定义后层待连接件位置的沟槽和位于沟槽底部，基底100内的用以形成插塞的接触孔。本实施例中，所述接触孔位于所述层间介质层110内。
需要说明的是，本实施例中，对所述第一光刻胶层420和所述基底100进行第一刻蚀，去除未被第一光刻胶层420覆盖的部分基底100的步骤还包括去除未被第一光刻胶层420覆盖的，位于所述基底100上的所述氧化层200和所述第一底部抗反射层300，所述第五开口830图形中的接触孔由基底100以及剩余氧化层200和剩余第一底部抗反射层300围成。
还需要说明的是，本实施例中，所述剩余的填充层600在去除未被剩余的填充层600覆盖的部分第一光刻胶层420以及未被第一光刻胶层420覆盖的部分基底100的过程中基本消耗，若残留有剩余的填充层600，则进行去除，方法可以选择为干法刻蚀或灰化工艺等，所需工艺为现有工艺，本发明在此不再赘述。
进一步结合参考图14，以剩余的第一光刻胶层420掩模，对基底100进行第二刻蚀，去除未被剩余的第一光刻胶层420覆盖的部分基底100。
具体的，为了将所述沟槽的图形转移到所述基底100内，本实施例中，以剩余的第一光刻胶层420为掩模，采用具有较好各向异性控制能力的等离子体干法刻蚀方法，对所述基底100进行第二刻蚀，去除未被剩余的第一光刻胶层420覆盖的部分基底100，将所述沟槽的图形转移到所述层间介质层110内，内形成第六开口840。
需要说明的是，由于本实施例中采用的是等离子体干法刻蚀方法形成第六开口840，所述干法刻蚀方法具有较好的各向异性的控制能力，因此已经形成于层间介质层110内的接触孔的底部进一步靠近前层待连接件Ma。
所述第六开口840的图形包括形成在基底100内的用以定义后层待连接件位置的沟槽和位于沟槽底部，基底100内更靠近前层待连接件Ma位置的用以形成插塞的接触孔。本实施例中，所述沟槽和所述接触孔均位于层间介质层110内。
需要说明的是，本实施例中，所述去除未被剩余的第一光刻胶420覆盖的部分基底100的步骤还包括去除未被剩余的第一光刻胶420覆盖的，位于所述基底100上的部分剩余的氧化层200和部分剩余的第一底部抗反射层300。
参考图15，以剩余的第一光刻胶层420为掩模，对剩余的所述基底进行第三刻蚀，去除剩余的第一光刻胶层420和部分基底100，形成露出前层待连接件Ma的第四开口850。
具体的，为了实现后续形成的插塞和前层待连接件Ma之间的直接接触，以剩余的所述第一光刻胶层420为掩模，采用具有较好各向异性控制能力的等离子体干法刻蚀方法去除接触孔与前层待连接件Ma之间的部分基底100，形成露出前层待连接件Ma的第四开口850。
需要说明的是，剩余的所述第一光刻胶层420在形成第四开口850的刻蚀过程中会被部分消耗。本实施例中，在形成第四开口840的步骤之后，形成方法还包括去除剩余的第一光刻胶层420以及位于基底100上剩余的氧化层200和第一底部抗反射层300，所需工艺为现有工艺，本发明在此不再赘述。
所述第四开口850包括用以形成后层待连接件的沟槽和位于沟槽底部，用以形成插塞的接触孔，所述接触孔露出所述前层待连接件Ma。由于接触孔的位置，是通过第一光刻胶层400直接在基底100上而定义的，并且经过保形层500保形从硬化后的第一光刻胶层420转移到基底100内的，因此所述接触孔的位置与所述前层待连接件Ma之间能有较好对准效果，所述接触孔与所述前层待连接件Ma之间的层叠偏差较小，避免了后续在接触孔内形成的插塞与相邻器件之间发生短路的问题。
需要说明的是，本实施例中，所述第一刻蚀、第二刻蚀和第三刻蚀均采用等离子体干法刻蚀的方法仅为一示例，本发明对第一刻蚀、第二刻蚀以及第三刻蚀所采用的具体刻蚀方法不做任何限定。本发明其他实施例中，第一刻蚀、第二刻蚀和第三刻蚀中的一个或多个步骤可以采用等离子干法刻蚀方法进行刻蚀，也可以通过其他刻蚀方法进行刻蚀。
参考图16，依次向所述接触孔和所述沟槽内填充导电材料，以形成互连结构，具体的，所述互连结构包括插塞Va和后层待连接件Ma+1。
所述互连结构的材料选自钨、铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或者多种，本发明对此不做任何限定。
需要说明的是，本实施例中，所述前层连接件和后层连接件皆为连接线，但是本实施例以形成层间电连接的连接线为例进行说明，采用连接线作为前层待连接件和后层待连接件的做法仅为一示例，本发明对此不做限制，不应以此限制本发明。
由于接触孔的位置是由第一光刻胶400直接在基底100上定义的，并且通过保形层500保形从硬化后的第一光刻胶层420转移到基底100内的。因此所述接触孔与所述前层待连接件Ma之间的层叠偏差较小，具有较好的对准效果，所述接触孔不会因为层叠偏差而露出相邻器件，因此在向接触孔中填充导电材料时，所述导电材料与相邻器件之间能实现绝缘，避免了所述插塞Va与相邻器件之间的短路，能够有效扩大互连结构刻蚀工艺的窗口，提高器件良品率，降低器件制造成本。
综上，本发明通过对直接形成在基底100上的第一光刻胶层420进行硬化处理，固定用以定义接触孔位置的第一光刻胶的图形。之后，再在硬化后的第一光刻胶层420上形成定义后层待连接件位置的第二光刻胶层。从而使尺寸较小的接触孔位置的定义能够先于尺寸较大的后层待连接件位置的定义，避免了现有技术中，后层待连接件位置定义先于接触孔位置定义，而使在形成尺寸较小的接触孔时两次光刻的层叠偏差的叠加。而且定义接触孔位置的第一光刻胶直接形成在所述基底100上，能够更好的控制尺寸较小的接触孔与前层待连接件之间的层叠偏差，使所形成的插塞与所述前层待连接件之间具有更好的对准效果。在保证图形转移的蚀刻过程在一个机台中完成的前提下，缩小了光刻产生的层叠偏移，减少了较大层叠偏移而造成的短路现象。此外，在本发明的可选方案中，还可以在第一光刻胶层420硬化后，形成保形覆盖所述硬化后的第一光刻胶层420和所述基底100的保形层，以保护所述第一光刻胶层420，以固定所述第一光刻胶层420的图形，避免硬化后的第一光刻胶层420在工艺过程中被损伤而造成其变形，能够有效扩大刻蚀工艺窗口，提高器件制造过程中的良品率，降低器件制造成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种互连结构的形成方法，其特征在于，包括：
形成基底，所述基底内形成有前层待连接件；
在所述基底上形成图形化的第一光刻胶层，所述第一光刻胶层在前层待连接件上方形成有第一开口，所述第一开口用于定义插塞的位置；
对所述第一光刻胶层进行硬化处理；
在硬化后的所述第一光刻胶层上形成填充层，所述填充层填满所述第一开口并覆盖所述第一光刻胶层；
在所述填充层上形成图形化的第二光刻胶层，所述第二光刻胶层在前层待连接件上方形成有第二开口，所述第二开口大于所述第一开口，所述第二开口用于定义后层待连接件的位置；
以所述第二光刻胶层为掩模，去除第二开口底部的填充层，形成露出第一光刻胶层的第三开口，所述第三开口包括用于定义后层待连接件位置的沟槽和位于沟槽底部用于定义插塞位置的接触孔；
将所述第三开口的图形转移到所述基底内，在所述基底内形成露出前层待连接件的第四开口；
向所述第四开口中填充导电材料，以形成互连结构；
对所述第一光刻胶层进行硬化处理的步骤之后，形成填充层的步骤之前，所述形成方法还包括：形成保形覆盖硬化后的所述第一光刻胶层和第一开口底部基底的保形层；
所述保形层的材料为氧化硅。
2.如权利要求1所述的形成方法，其特征在于，对所述第一光刻胶层进行硬化处理的步骤包括：采用紫外光照射或加热处理的方式对所述第一光刻胶层进行硬化处理。
3.如权利要求1所述的形成方法，其特征在于，形成所述保形层的步骤包括：采用原子层沉积的方式形成所述保形层。
4.如权利要求3所述的形成方法，其特征在于，采用原子层沉积的方式形成所述保形层的步骤包括：形成所述保形层的温度为160摄氏度至200摄氏度。
5.如权利要求1所述的形成方法，其特征在于，形成所述保形层的步骤包括：所述保形层的厚度为600埃至1000埃。
6.如权利要求1所述的形成方法，其特征在于，形成基底的步骤包括：提供半导体衬底；在所述半导体衬底上形成前层待连接件；形成覆盖所述半导体衬底和所述前层待连接件的层间介质层；
将所述第三开口的图形转移到所述基底内的步骤包括：将第三开口的图形转移到所述层间介质层中，在所述层间介质层中形成露出所述前层待连接件的第四开口。
7.如权利要求1所述的形成方法，其特征在于，形成基底的步骤之后，形成图形化的第一光刻胶层的步骤之前，所述形成方法还包括：
在所述基底上依次形成氧化层和第一底部抗反射层。
8.如权利要求1所述的形成方法，其特征在于，所述填充层为有机绝缘材料层。
9.如权利要求1所述的形成方法，其特征在于，形成所述填充层的步骤包括：采用旋涂的工艺形成所述填充层。
10.如权利要求1所述的形成方法，其特征在于，形成填充层的步骤之后，形成图形化的第二光刻胶层的步骤之前，所述形成方法还包括：在所述填充层上形成第二底部抗反射层。
11.如权利要求1所述的形成方法，其特征在于，去除第二开口底部的填充层，形成露出第一光刻胶层的第三开口的步骤包括：以第二光刻胶为掩模，采用等离子体干法刻蚀方法去除第二开口底部的填充层，形成第三开口。
12.如权利要求1所述的形成方法，其特征在于，将所述第三开口的图形转移到所述基底内的步骤包括：
以剩余的填充层为掩模，对所述第一光刻胶层和所述基底进行第一刻蚀，去除未被剩余的填充层覆盖的部分第一光刻胶层和未被第一光刻胶层覆盖的部分基底；
以剩余的第一光刻胶层为掩模，对所述基底进行第二刻蚀，去除未被剩余第一光刻胶层覆盖的部分基底；
以剩余的所述第一光刻胶层为掩模，对所述基底进行第三刻蚀，去除剩余的第一光刻胶层和部分基底，形成露出前层待连接件的第四开口。
13.如权利要求12所述的形成方法，其特征在于，所述第一刻蚀、第二刻蚀和第三刻蚀中的一个或多个步骤包括：采用等离子体干法刻蚀方法进行刻蚀。
14.如权利要求1所述的形成方法，其特征在于，所述导电材料为金属材料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111293148B (zh) * 2020-02-20 2022-08-19 绵阳京东方光电科技有限公司 显示装置、显示面板及其制造方法
CN111883477B (zh) * 2020-09-28 2020-12-22 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434818B (en) * 2000-01-19 2001-05-16 United Microelectronics Corp Manufacturing method of metal interconnects
CN102881645A (zh) * 2012-10-12 2013-01-16 上海华力微电子有限公司 通孔优先铜互连制作方法
CN104425357A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017436A (ja) * 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US8791024B1 (en) * 2013-05-14 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method to define multiple layer patterns using a single exposure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434818B (en) * 2000-01-19 2001-05-16 United Microelectronics Corp Manufacturing method of metal interconnects
CN102881645A (zh) * 2012-10-12 2013-01-16 上海华力微电子有限公司 通孔优先铜互连制作方法
CN104425357A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 双镶嵌结构的形成方法

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