CN105575805B - 半导体结构的制造方法 - Google Patents

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Abstract

本发明公开一种半导体结构的制造方法，包括以下步骤。提供一基板。形成一鳍状结构与一层内绝缘层于基板上。形成多个栅极结构于基板上。形成一顶盖层于栅极结构上。形成一硬掩模于顶盖层上。形成一第一图案光致抗蚀剂层于硬掩模上，第一图案光致抗蚀剂层覆盖栅极结构。蚀刻并图案化硬掩模，使图案化的硬掩模覆盖栅极结构。形成一第二图案光致抗蚀剂层于图案化的硬掩模上，第二图案光致抗蚀剂层包括至少一开口，开口对应于鳍状结构。蚀刻顶盖层与层内绝缘层以形成多个第一沟槽，第一沟槽裸露部分鳍状结构。

Description

半导体结构的制造方法
技术领域
本发明涉及一种半导体结构的制造方法，且特别是涉及一种可防止鳍状结构表面受损且具有改进的制作工艺容许度(process window)的半导体结构的制造方法。
背景技术
随着半导体结构的尺寸逐渐缩小，其内部连结的线距(line width)也持续缩减。一般来说，集成电路中分开的装置通过接触插塞(contact plug)(或接触插槽)与内连接结构彼此电连接，因此，上述结构的制造方法已成为次世代半导体装置的重要关键。
在现今的制造方法中，由于后段制作工艺(back end of the line,BEOL)的制作工艺限制，具有高深宽比(high aspect ratio,HAR)的接触插塞与内连接结构的良率相对较低，且无法应付新的需求。因此，为了克服上述缺点，需要提供一种改进的制作工艺方法，以使接触插塞与内连接结构具有更佳的良率。
发明内容
本发明的目的在于一种半导体结构的制造方法，通过简单的制造程序可防止鳍状结构表面受损且具有更佳的制作工艺容许度。
为了达到上述目的，根据本发明的一方面，提出一种半导体结构的制造方法，包括以下步骤。提供一基板。形成一鳍状结构与一层内绝缘层于基板上。形成多个栅极结构于基板上。形成一顶盖层于栅极结构上。形成一硬掩模于顶盖层上。形成一第一图案光致抗蚀剂层于硬掩模上，第一图案光致抗蚀剂层覆盖栅极结构。蚀刻并图案化硬掩模，使图案化的硬掩模覆盖栅极结构。形成一第二图案光致抗蚀剂层于图案化的硬掩模上，第二图案光致抗蚀剂层包括至少一开口，开口对应于鳍状结构。蚀刻顶盖层与层内绝缘层以形成多个第一沟槽，第一沟槽裸露部分鳍状结构。
根据本发明的另一方面，提出一种半导体结构的制造方法，包括以下步骤。提供一基板。形成一鳍状结构与一层内绝缘层于基板上。形成多个栅极结构于基板上。形成一顶盖层于栅极结构上。形成一硬掩模于顶盖层上。形成一第三图案光致抗蚀剂层于硬掩模上，第三图案光致抗蚀剂层包括至少一开口，开口对应于鳍状结构。蚀刻并图案化硬掩模，以形成图案化的硬掩模。形成一第四图案光致抗蚀剂层于图案化的硬掩模上，第四图案光致抗蚀剂层覆盖栅极结构。蚀刻顶盖层与层内绝缘层以形成多个第二沟槽，第二沟槽裸露部分该鳍状结构。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合所附的附图，作详细说明如下：
附图说明
图1至图8为本发明的半导体结构的一制造实施例的示意图；
图9至图14为本发明的半导体结构的另一制造实施例的示意图。
主要元件符号说明
100：半导体结构
10：基板
101：浅沟槽隔绝区
20：鳍状结构
30：层内绝缘层
40：栅极结构
50：顶盖层
60：硬掩模
61、62：图案化的硬掩模
71：第一图案光致抗蚀剂层
72：第二图案光致抗蚀剂层
73：第三图案光致抗蚀剂层
74：第四图案光致抗蚀剂层
711、721、731、741：有机介电层
712、722、732、742：含硅的硬掩模底部抗反射涂布层
713、723、733、743：光致抗蚀剂材料层
714、724、734、744：开口
81：第一沟槽
82：第二沟槽
90：阻隔层
91：金属硅化物
92：导电结构
93：接触插塞
X、Y、Z：坐标轴
具体实施方式
以下为参照所附的附图详细叙述本发明的实施例。附图中相同的标号用以标示相同或类似的部分。需注意的是，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。
图1至图8绘示本发明的半导体结构的一制造实施例。本发明实施例的半导体结构的制造方法可包括以下步骤。
如图1所示，提供一基板10，基板10可例如为一硅基板，并形成一鳍状结构20与一层内绝缘层30于基板10上。鳍状结构20可通过蚀刻基板10而形成，或是也可经由外延制作工艺而形成。接着，形成多个栅极结构40于基板10上。在本实施例中，也可形成多个浅沟槽隔绝(shallow trench isolations,STI)区101于基板10内。鳍状结构20邻接于浅沟槽隔绝区101。
要注意的是，本发明实施例的鳍状结构20与栅极结构40的位置关系并未限定于图1所绘示的结构，可视实际应用改变鳍状结构20与栅极结构40的位置关系。
如图2A所示，形成一顶盖层(cap layer)50于栅极结构40上，接着，形成一硬掩模60于顶盖层50上。
在一实施例中，顶盖层50例如为一介电层，介电层可包括氧化物或低介电常数(low-κ)的材料；硬掩模60的材料可包括氮化钛(TiN)，且硬掩模60的厚度可介于
此外，本发明实施例的栅极结构40可例如为多晶硅(polysilicon)或金属(metal)栅极结构。
接着，形成一第一图案光致抗蚀剂层71于硬掩模60上。如图所示，在本实施例中，第一图案光致抗蚀剂层71可包括多个开口714，且第一图案光致抗蚀剂层71覆盖栅极结构40。举例来说，本发明实施例包括三个栅极结构40，第一图案光致抗蚀剂层71遮蔽硬掩模60上对应于三个栅极结构40的位置。
图2B绘示图2A的结构在另一角度的示意图。举例来说，图2B为本发明实施例的半导体结构的俯视图，图2A为沿着图2B的A-A’剖面线所切出的剖视图。要注意的是，图2B省略了部分元件，如顶盖层50与硬掩模60，以更清楚地显示第一图案光致抗蚀剂层71与鳍状结构20、栅极结构40的位置关系。
由图2B可更清楚地显示，第一图案光致抗蚀剂层71覆盖并遮蔽三个栅极结构40上方，而开口714可裸露部分鳍状结构20上方的区域。
如图3所示，蚀刻并图案化硬掩模60以形成图案化的硬掩模61，图案化的硬掩模61同样覆盖栅极结构40。也就是说，图案化的硬掩模61可覆盖于三个栅极结构40上方的区域。
如图4A所示，形成一第二图案光致抗蚀剂层72于图案化的硬掩模61上。在本实施例中，第二图案光致抗蚀剂层72可包括至少一开口724，开口724对应于鳍状结构20。
类似地，图4B绘示图4A的结构在另一角度的示意图。举例来说，图4B为本发明实施例的半导体结构的俯视图，图4A为沿着图4B的B-B’剖面线所切出的剖视图。要注意的是，图4B省略了部分元件，如顶盖层50与图案化的硬掩模61，此外，以虚线绘示第二图案光致抗蚀剂层72的开口724，以更清楚地显示第二图案光致抗蚀剂层72与鳍状结构20的位置关系。
由图4B可更清楚地显示，第二图案光致抗蚀剂层72的开口724对应于鳍状结构20，可裸露鳍状结构20上方的区域。
此外，本发明实施例中的第一图案光致抗蚀剂层71与第二图案光致抗蚀剂层72可为多层结构。举例来说，第一图案光致抗蚀剂层71可包括一有机介电层(organicdielectric layer,ODL)711、一含硅的硬掩模底部抗反射涂布层(silicon-containinghard mask bottom anti-reflecting coating,SHB)712与一光致抗蚀剂材料层(photoresist layer,PR)713。类似地，第二图案光致抗蚀剂层72也可包括一有机介电层721、一含硅的硬掩模底部抗反射涂布层722与一光致抗蚀剂材料层723。但本发明并未限定于此。
如图5所示，蚀刻顶盖层50与层内绝缘层30以形成多个第一沟槽81，第一沟槽81可裸露部分鳍状结构20。接着，可清洁第一沟槽81。
在本实施例中，由于图案化的硬掩模61在图5的制作工艺步骤中仍未被移除，因此，在后续制作工艺步骤中，位于图案化的硬掩模61下方的结构，例如是栅极结构40可被图案化的硬掩模61所保护。
如图6所示，形成一阻隔层90于图案化的硬掩模61与第一沟槽81的表面。在本实施例中，阻隔层90直接接触图案化的硬掩模61，且阻隔层90可例如包括钛与氮化钛(Ti/TiN)。在一实施例中，加热使阻隔层90与鳍状结构20的接触面形成金属硅化物91，例如是硅化钛(TiSi)，以降低后续形成的接触插塞93的阻值。
如图7所示，形成一导电结构92于第一沟槽81内与图案化的硬掩模61的表面。接着如图8所示，进行平坦化制作工艺，同时移除顶盖层50表面的阻隔层90、图案化的硬掩模61与导电结构92，使顶盖层50的表面裸露，并形成接触插塞93于第一沟槽中81，即为本发明实施例的半导体结构100。
图9至图13绘示本发明的半导体结构的另一制造实施例。在本实施例中，图9的制作工艺步骤可例如接续于图1后进行。类似地，基板10可包括多个浅沟槽隔绝(STI)区101，而一鳍状结构20、一层内绝缘层30与多个栅极结构40可形成于基板10上。接着，一顶盖层50与一硬掩模60可依序形成于栅极结构40上。
如图9所示，形成一第三图案光致抗蚀剂层73于硬掩模60上。第三图案光致抗蚀剂层73包括至少一开口734，开口734的位置可对应于鳍状结构20。
接着如图10所示，蚀刻并图案化硬掩模60，以形成图案化的硬掩模62。
如图11所示，形成一第四图案光致抗蚀剂层74于顶盖层50与图案化的硬掩模62上。第四图案光致抗蚀剂层74覆盖栅极结构40。如图所示，在本实施例中，第四图案光致抗蚀剂层74可包括多个开口744。举例来说，本发明实施例包括三个栅极结构40，第四图案光致抗蚀剂层74遮蔽顶盖层50上对应于三个栅极结构40的位置。开口744可对应于部分鳍状结构20。
要注意的是，虽然本发明并未绘示，在某些实施例中，进行图10的步骤后，也可先移除图案化的硬掩模62，再继续进行图11的步骤。也就是说，可选择性地移除图案化的硬掩模62。
如图12所示，蚀刻顶盖层50与层内绝缘层30，以形成多个第二沟槽82。在本实施例中，第二沟槽82裸露部分鳍状结构40。接着，可以对第二沟槽82进行清洁，移除鳍状结构20表面的氧化物，以降低后续形成的接触插塞93的阻值。
图13、图14的步骤类似于图6、图7的步骤。如图13所示，可形成一阻隔层90于图案化的硬掩模62与第二沟槽82、顶盖层50的表面。在本实施例中，阻隔层90可例如包括Ti/TiN。在一实施例中，加热使阻隔层90与鳍状结构20的接触面形成金属硅化物91，例如是硅化钛。
如图14所示，形成一导电结构92于第二沟槽82内与顶盖层50、图案化的硬掩模62的表面。接着，同时移除顶盖层50表面的阻隔层90、图案化的硬掩模62与导电结构92，使顶盖层50的表面裸露，并形成接触插塞93于第二沟槽中82，即为如图8所示的半导体结构100。
类似地，本发明实施例中的第三图案光致抗蚀剂层73与第四图案光致抗蚀剂层74也可为多层结构。举例来说，第三图案光致抗蚀剂层73可包括一有机介电层731、一含硅的硬掩模底部抗反射涂布层732与一光致抗蚀剂材料层733，而第四图案光致抗蚀剂层74也可包括一有机介电层741、一含硅的硬掩模底部抗反射涂布层742与一光致抗蚀剂材料层743。但本发明并未限定于此。
承上述实施例，在本发明的制造方法中，可通过硬掩模60保护下方的结构，能有效提升具有高深宽比的接触插塞与内连接结构的良率，同时防止鳍状结构表面受损且具有更好的制作工艺容许度。
综上所述，虽然结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种半导体结构的制造方法，包括：
提供一基板；
形成一鳍状结构与一层内绝缘层于该基板上；
形成多个栅极结构于该基板上；
形成一顶盖层于该些栅极结构上；
形成一硬掩模于该顶盖层上；
形成一第一图案光致抗蚀剂层于该硬掩模上，其中该第一图案光致抗蚀剂层覆盖该些栅极结构；
蚀刻并图案化该硬掩模，使该图案化的硬掩模覆盖该些栅极结构；
形成一第二图案光致抗蚀剂层于该图案化的硬掩模上，其中该第二图案光致抗蚀剂层包括至少一开口，该开口对应于该鳍状结构，并将一部分的该图案化的硬掩模裸露；以及
蚀刻该顶盖层与该层内绝缘层以形成多个第一沟槽，其中该些第一沟槽裸露部分该鳍状结构。
2.如权利要求1所述的制造方法，还包括：
形成一阻隔层于该图案化的硬掩模与该些第一沟槽的表面，且该阻隔层直接接触该图案化的硬掩模；
形成一导电结构于该些第一沟槽内与该图案化的硬掩模的表面；及
同时移除该顶盖层表面的该阻隔层、该图案化的硬掩模与该导电结构，使该顶盖层的表面裸露。
3.如权利要求2所述的制造方法，还包括：
加热使该阻隔层与该鳍状结构的接触面形成金属硅化物。
4.如权利要求1所述的制造方法，还包括：
形成多个浅沟槽隔绝区于该基板内。
5.如权利要求1所述的制造方法，还包括：
清洁该些第一沟槽。
6.如权利要求1所述的制造方法，其中该硬掩模的材料包括氮化钛。
7.如权利要求1所述的制造方法，其中该硬掩模的厚度介于
8.如权利要求1所述的制造方法，其中该些栅极结构为金属栅极结构。
9.如权利要求1所述的制造方法，其中该顶盖层为一介电层，该介电层包括氧化物或低介电常数的材料。
10.如权利要求1所述的制造方法，其中该第一图案光致抗蚀剂层与该第二图案光致抗蚀剂层为一多层结构，该多层结构包括有机介电层、含硅的硬掩模底部抗反射涂布层与光致抗蚀剂材料层。
11.一种半导体结构的制造方法，包括：
提供一基板；
形成一鳍状结构与一层内绝缘层于该基板上；
形成多个栅极结构于该基板上；
形成一顶盖层于该些栅极结构上；
形成一硬掩模于该顶盖层上；
形成一第三图案光致抗蚀剂层于该硬掩模上，其中该第三图案光致抗蚀剂层包括至少一开口，该开口对应于该鳍状结构，且至少一部分的该些栅极结构对准该开口；
蚀刻并图案化该硬掩模，以形成图案化的硬掩模；
形成一第四图案光致抗蚀剂层于该图案化的硬掩模上，其中该第四图案光致抗蚀剂层覆盖该些栅极结构；以及
蚀刻该顶盖层与该层内绝缘层以形成多个第二沟槽，其中该些第二沟槽裸露部分该鳍状结构。
12.如权利要求11所述的制造方法，还包括：
移除该图案化的硬掩模。
13.如权利要求11所述的制造方法，还包括：
形成一阻隔层于该顶盖层、该图案化的硬掩模与该些第二沟槽的表面；
形成一导电结构于该些第二沟槽内与该顶盖层及该图案化的硬掩模的表面；及
同时移除该顶盖层表面的该阻隔层、该图案化的硬掩模与该导电结构，使该顶盖层的表面裸露。
14.如权利要求13所述的制造方法，还包括：
加热使该阻隔层与该鳍状结构的接触面形成金属硅化物。
15.如权利要求11所述的制造方法，还包括：
形成多个浅沟槽隔绝区于该基板内。
16.如权利要求11所述的制造方法，还包括：
清洁该些第二沟槽。
17.如权利要求11所述的制造方法，其中该硬掩模的材料包括氮化钛，且该硬掩模的厚度介于
18.如权利要求11所述的制造方法，其中该些栅极结构为金属栅极结构。
19.如权利要求11所述的制造方法，其中该顶盖层为一介电层，该介电层包括氧化物或低介电常数的材料。
20.如权利要求11所述的制造方法，其中该第三图案光致抗蚀剂层与该第四图案光致抗蚀剂层为一多层结构，该多层结构包括有机介电层、含硅的硬掩模底部抗反射涂布层与光致抗蚀剂材料层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553090B2 (en) * 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US10026645B2 (en) * 2016-08-31 2018-07-17 Globalfoundries Inc. Multiple patterning process for forming pillar mask elements

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258228A1 (en) * 2007-04-18 2008-10-23 Harry Chuang Contact Scheme for MOSFETs
US20130288468A1 (en) * 2012-04-25 2013-10-31 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device formed using replacement gate techniques

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
US7365009B2 (en) * 2006-01-04 2008-04-29 United Microelectronics Corp. Structure of metal interconnect and fabrication method thereof
US8507974B2 (en) * 2011-05-25 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) non-volatile random access memory (NVRAM) device with bottom erase gate
US8993433B2 (en) * 2013-05-27 2015-03-31 United Microelectronics Corp. Manufacturing method for forming a self aligned contact

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258228A1 (en) * 2007-04-18 2008-10-23 Harry Chuang Contact Scheme for MOSFETs
US20130288468A1 (en) * 2012-04-25 2013-10-31 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device formed using replacement gate techniques

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