KR20220079526A - 리세싱된 피처에서의 상향식 금속화 방법 - Google Patents

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니콜라스 조이
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도쿄엘렉트론가부시키가이샤
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Abstract

금속화 방법은 내부에 리세스가 형성된 기판을 수용하는 단계를 포함한다. 리세스는 바닥과 측벽을 가지며, 컨포멀 라이너는 리세스의 바닥과 측벽에 퇴적된다. 상기 컨포멀 라이너는 리세스의 상위 측벽을 노출시키기 위해 리세스의 상위 부분으로부터 제거되는 반면에 리세스의 하위 부분에 리세스의 바닥 및 하위 측벽을 덮는 컨포멀 라이너가 남겨진다. 금속은 리세스의 하위 부분에 컨포멀 라이너를 포함하는 금속화 피처 및 금속을 형성하기 위해 리세스의 하위 부분에 퇴적된다.

Description

리세싱된 피처에서의 상향식 금속화 방법
참조에 의한 통합
본 개시내용은 2019년 9월 16일자로 출원된 미국 가출원 제62/900,794호의 이익을 주장하며, 이는 그 전체가 참조로서 본 명세서에 통합된다.
발명의 분야
본 개시내용은 반도체 디바이스의 설계 및 미세-제작에 관한 것이다.
반도체 디바이스(특히 미시적 규모)의 제조에서는, 성막 퇴적(deposition), 에칭 마스크 생성, 패터닝, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제조 프로세스가 실행된다. 기판 상에 원하는 반도체 디바이스 엘리먼트를 형성하도록 이러한 프로세스는 반복하여 수행된다. 역사적으로, 미세 가공에 의해, 트랜지스터는 활성 디바이스 평면 위에 형성된 배선/금속화와 함께 하나의 평면에 생성되었으며, 이에 따라 2차원(2D) 회로 또는 2D 제작으로서 특성화되어 있다. 스케일링 노력은 2D 회로에서 단위 면적당 트랜지스터 수를 크게 증가시켰지만, 스케일링이 한 자릿수 나노미터 반도체 다바이스 제조 노드에 들어감에 따라 스케일링 노력은 더 큰 문제에 직면해 있다. 반도체 디바이스 제조사들은 트랜지스터가 서로의 상부에 적층된 3차원(3D) 반도체 회로에 대한 열망을 표명하였다.
본 개시내용은 리세싱된 구조에서의 상향식 금속화에 관한 것이다.
제1 양태는 바닥 및 측벽을 갖는 리세스가 내부에 형성된 기판을 수용하는 단계 및 상기 리세스의 바닥 및 측벽에 컨포멀 라이너를 퇴적하는 단계를 포함하는 금속화 방법이다. 컨포멀 라이너는 리세스의 상위 측벽을 노출시키기 위해 리세스의 상위 부분으로부터 제거되는 반면에, 리세스의 바닥 및 하위 측벽을 덮는 리세스의 하위 부분에 컨포멀 라이너를 남긴다. 금속은 리세스의 하위 부분에 컨포멀 라이너를 포함하는 금속화 피처 및 금속을 형성하기 위해 리세스의 하위 부분에 선택적으로 퇴적된다.
제1 양태에 따르면, 컨포멀 라이너는 리세스의 하위 부분에서 컨포멀 라이너를 덮는 재료를 퇴적하고 리세스의 하위 부분에서 컨포멀 라이너를 덮는 재료에 대해 리세스의 상위 부분으로부터 컨포멀 라이너를 선택적으로 에칭함으로써 제거될 수 있다. 그 후, 재료를 퇴적하는 것은, 리세스의 하위 부분에 금속화 피처의 일부를 형성할 금속을 퇴적하거나 또는 리세스의 하위 부분에 금속화 피처의 일부를 형성하지 않게 하는 차단 재료를 퇴적하는 것일 수 있다. 제1 양태는 노출된 측벽에 대한 금속의 선택적 퇴적을 용이하게 하기 위해 자가-정렬된 단층으로 리세스의 노출된 상위 측벽을 표면 처리하는 단계를 더 포함할 수 있다.
다른 양태에 따르면, 기판을 처리하는 방법이 개시되며, 여기서 기판은 바닥 및 측벽을 규정하는 리세싱된 피처를 규정하는 패터닝된 제1 층이 수용될 수 있다. 기판은 또한, 제1 층 아래의 제2 층을 포함할 수 있고, 제1 층은 제2 층 내로 연장되는 리세싱된 피처를 가질 수 있다. 제2 층은 실리콘과 같은 임의의 반도체 재료일 수 있고, 제1 층은 실리콘 산화물과 같은 유전체 재료일 수 있다.
방법은 덮이지 않은 표면을 컨포멀하게 라이닝하기 위해 기판 상에 라이너 막을 퇴적하는 단계, 리세싱된 피처의 측벽의 상부 부분에 비해 리세싱된 피처의 측벽의 하위 부분에 상대적으로 더 많은 금속을 퇴적하는 초기 금속 퇴적 프로세스를 수행하는 단계, 리세싱된 금속 퇴적을 위하여 리세싱된 피처 내에서 미리 결정된 깊이로 초기 금속 퇴적물을 리세싱하는 단계, 상기 기판으로부터 라이너 막의 덮이지 않은 부분을 제거하는 단계를 포함한다.
이후에, 리세싱된 금속 퇴적물 상에 동일한 금속 재료를 선택적으로 퇴적할 수 있다. 선택적 금속 퇴적은 리세싱된 금속 퇴적물의 갭을 채울 수 있다. 선택적 금속 퇴적 프로세스는 또한 단면 프로파일의 오목한 상태(concavity)를 감소시킴으로써 리세싱된 금속 퇴적물의 단면 프로파일을 변경할 수 있다. 일부 실시예에서, 제1 층 상의 금속 핵형성을 감소시키는 자가-조립된 단층이, 제1 층의 덮이지 않은 부분 상에 퇴적될 수 있고, 금속 재료가 리세싱된 금속 퇴적물 상에 선택적으로 퇴적될 수 있는 금속 퇴적 프로세스가 후속될 수 있다. 대안적인 실시예에서, 금속 핵형성을 위한 전구체로서 기능하는 자가-조립된 단층이, 리세싱된 금속 퇴적물 위에 퇴적될 수 있고, 금속 재료가 리세싱된 금속 퇴적물 상에 선택적으로 퇴적될 수 있는 금속 퇴적 프로세스가 후속될 수 있다.
또한, 방법은 제1 층의 덮이지 않은 부분 상에 비선택적으로 퇴적된 금속을 제거하기 위해 기판을 세정하는 단계를 포함할 수 있다.
제2 양태에 따르면, 기판을 처리하는 방법이 개시되며, 여기서 기판은 바닥 및 측벽을 규정한 리세싱된 피처를 규정하는 패터닝된 제1 층이 수용될 수 있다. 기판은 또한, 제1 층 아래의 제2 층을 포함할 수 있고, 제1 층은 제2 층 내로 연장되는 리세싱된 피처를 가질 수 있다. 제2 층은 실리콘과 같은 임의의 반도체 재료일 수 있고, 제1 층은 실리콘 산화물과 같은 유전체 재료일 수 있다.
방법은 기판 상에 라이너 막을 퇴적하여 덮이지 않은 표면을 컨포멀하게 라이닝하는 단계, 리세싱된 피처를 충전 재료로 채우는 단계, 라이너 막의 일부를 덮고 있는 잔여 충전 재료를 사용하여 충전 재료를 미리 결정된 깊이로 리세싱하는 단계, 및 잔여 라이너 막이 리세싱된 피처의 바닥 및 측벽 부분을 라이닝하도록, 기판으로부터 상기 라이너 막의 덮이지 않은 부분을 제거하는 단계를 더 포함한다. 그 후, 잔여 라이너 막을 덮지 않은 채로 남겨두도록 잔여 충전 재료가 제거될 수 있다.
이후에, 금속 재료는 잔여 라이너 막 위에 선택적으로 퇴적될 수 있다. 일부 실시예에서, 제1 층 상의 금속 핵형성을 감소시키는 자가-조립된 단층이, 제1 층의 덮이지 않은 부분 상에 퇴적될 수 있고, 금속 재료가 잔여 라이너 막 상에 선택적으로 퇴적될 수 있는 금속 퇴적 프로세스가 후속될 수 있다. 대안적인 실시예에서, 금속 핵형성을 위한 전구체로서 기능하는 자가-조립된 단층이, 잔여 라이너 막 위에 퇴적될 수 있고, 금속 재료가 잔여 라이너 막 상에 선택적으로 퇴적될 수 있는 금속 증착 프로세스가 후속될 수 있다.
또한, 방법은 제1 층의 덮이지 않은 부분 상에 비선택적으로 퇴적된 금속을 제거하기 위해 기판을 세정하는 단계를 포함할 수 있다.
물론, 본 명세서에 설명된 다른 단계들의 논의 순서는 명확성을 위해 제시되어 있다. 일반적으로, 이러한 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서의 상이한 피처, 기술, 구성 등의 각각이 본 개시내용의 상이한 위치에서 논의될 수 있지만, 각각의 개념이 서로 독립적으로 또는 서로 조합하여 실행될 수 있다는 것이 의도된다. 따라서, 본 발명은 많은 다른 방식들로 구현되고 보여질 수 있다.
이 개요 섹션은 본 개시내용 또는 청구된 발명의 모든 실시예 및/또는 점진적으로 새로운 양태를 지정하지 않는다는 점에 유의한다. 대신에, 이 개요는 다른 실시예 및 종래 기술에 대한 대응하는 신규성 포인트에 대한 예비 논의만을 제공한다. 본 발명 및 실시예의 추가적인 세부사항 및/또는 가능한 관점을 위해, 독자는 아래에서 추가로 논의되는 바와 같이 본 개시내용의 상세한 설명 섹션 및 대응하는 도면으로 안내된다.
본 개시내용의 양태는 첨부 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처가 축척에 맞게 그려지지 않는다는 점에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 증가 또는 감소될 수 있다.
도 1은 본 개시내용의 실시예에 따른 상향식(bottom-up) 금속화 프로세스의 흐름도이다.
도 2a 및 2b는 본 개시내용의 예시적인 실시예에 따른, 각각 메니스커스가 있는 레일 프로파일 및 메니스커스가 없는 레일 프로파일의 이미지이다.
도 3은 본 개시내용의 예시적인 실시예에 따른, 상향식 금속화 프로세스의 흐름도이다.
도 4a 내지 도 4f는 도 3의 예시적인 프로세스에 따른, 제조의 다양한 중간 단계에서의 반도체 디바이스의 개략적인 단면도이다.
도 5a, 5b, 및 5c는 본 개시내용의 예시적인 실시예에 따른, 선택적 퇴적 시간의 함수로서의 레일 프로파일의 개략도이다.
도 6a, 6b, 및 6c는 도 3의 예시적인 프로세스에 따라 형성된 반도체 디바이스의 중간 구조의 단면 이미지이다.
도 7은 본 개시내용의 다른 예시적인 실시예에 따른, 상향식 금속화 프로세스의 흐름도이다.
도 8a 내지 도 8g는 도 7의 예시적인 프로세스에 따른, 제조의 다양한 중간 단계에서의 반도체 디바이스의 개략적인 단면도이다.
도 9는 본 개시내용의 예시적인 애플리케이션으로서, 반도체 디바이스의 예시적인 매립 파워 레일의 단면도이다.
도 10a, 10b, 및 10c는 종래의 레일 금속화 프로세스의 다양한 중간 단계에서의 반도체 디바이스의 단면도이다.
이하의 개시내용은 제공된 주제의 상이한 피처를 구현하기 위한 많은 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예는, 본 개시내용을 단순화하기 위해 아래에 설명된다. 물론 이들은 예시일 뿐, 제한하려는 의도는 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 피처 및 제2 피처거 직접 접촉하지 않을 수 있도록, 추가 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것이며, 논의된 다양한 실시예 및/또는 구성 사이의 관계를 그 자체로 지시하지 않는다. 또한, "상부", "바닥", "밑", "아래", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같이 하나 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 또는 동작 중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로), 본 명세서에 사용된 공간적으로 상대적인 기술어도 그에 따라 해석될 수 있다.
본 명세서에 설명된 상이한 단계들의 논의 순서는 명확성을 위해 제시되어 있다. 일반적으로, 이러한 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 명세서의 상이한 피처, 기술, 구성 등의 각각이, 본 개시내용의 상이한 위치에서 논의될 수 있지만, 각각의 개념이 서로 독립적으로 또는 서로 조합하여 실행될 수 있다는 것이 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구현되고 보여질 수 있다.
배경 기술에서 언급된 바와 같이, 반도체 디바이스 제작자들은, 트랜지스터가 서로의 상부에 적층되는 3차원(3D) 반도체 회로에 대한 요구를 표명하였다. 3D 통합, 즉 복수의 디바이스의 수직 적층은, 면적보다는 부피에서 트랜지스터 밀도를 증가시킴으로써 평면 디바이스에서 경험하는 스케일링 한계를 극복하는 것을 목표로 한다. 3D NAND의 채택으로 플래시 메모리 산업에 의해 디바이스 적층이 성공적으로 시연되고 구현되었지만, 랜덤한 로직 설계에 적용하는 것은 실질적으로 훨씬 더 어렵다. 로직 칩[CPU(중앙 처리 장치), GPU(그래픽 처리 장치), FPGA(필드 프로그래머블 게이트 어레이), SoC(시스템 온 칩)]의 3D 통합을 추구하고 있다..
특히, 매립형 파워 레일은 상보적 전계 효과 트랜지스터(CFET) 디바이스의 활성화를 지원하는 스케일링 부스터이다. CFET 디바이스는 NMOS 또는 PMOS가 보완물 위에 위치하는 3차원적으로 적층된 논리 표준 셀이다. 매립형 파워 레일은 트랜지스터 평면 아래에 위치되는 트랜지스터 셀용 파워 레일인 반면에, 기존의 파워 레일은 표준 셀에 연결하기 위해 FET 위에 형성된다. 도 9는 본 개시내용의 예시적인 애플리케이션으로서, 반도체 디바이스(900)의 예시적인 매립형 파워 레일의 단면도이다. 이 도면은 상위 트랜지스터의 소스/드레인 영역을 통한 단면과 하위 트랜지스터의 게이트 영역을 통한 단면(다른 수직 평면에서)을 보여준다. 디바이스(900)는 새로운 종류의 AOI CFET 표준 셀로서 사용될 수 있다. 디바이스(900)는 복수의 소스/드레인 영역(901), 게이트 영역(902), 금속 충전 영역(903), 및 매립된 파워 레일(905)을 가질 수 있다. 금속 충전 영역(903)은 소스/드레인 영역(901)을 매립된 파워 레일(905)에 전기적으로 연결할 수 있다. 디바이스의 벌크 실리콘에 파워 레일을 매립함으로써, 트랙 높이 감소를 통해 상당한 면적 스케일링 이점을 얻을 수 있다. 본 개시내용는 매립형 파워 레일을 제조하는데 사용될 수 있는 반도체 디바이스 피처의 금속화의 상향식 방법에 관한 것이다.
매립형 파워 레일을 형성하는 한 가지 기술은 트렌치에 라이너를 퇴적하고 트렌치를 과하중의 금속으로 완전히 채우는 것이다. 그 후, 화학적 기계적 연마 프로세스를 사용하여 과하중의 금속을 제거한다. 그 후, 반응성 이온 에칭 프로세스를 실행하여 트렌치 내의 금속을 원하는 깊이로 리세싱할 수 있다. 도 10a, 10b, 및 10c는 종래의 레일 금속화 프로세스의 다양한 중간 단계에서의 반도체 디바이스(1000)의 단면도이다. 도 10a에 도시된 바와 같이, 디바이스(1000)는 패터닝된 제1 층(1001) 및 상기 패터닝된 제1 층(1001) 아래의 제2 층(1002)을 포함한다. 패터닝된 제1 층(1001)은 제2 층(1002)으로 연장되고 바닥(1007) 및 2개의 측벽(1009)을 규정하는 리세싱된 피처를 갖는다. 디바이스(1000)는 또한 제1 층(1001)의 상부 표면(1001') 및 리세싱된 피처의 바닥(1007) 및 측벽(1009)을 포함하는 모든 표면을 라이닝하는 라이너 막(축척으로 인해 보이지 않음)을 가질 수 있다. 디바이스(1000)는 라이너 막 위에 금속막(1005)을 더 포함한다. 금속막(1005)은 금속막(1005)이 리세싱된 피처의 갭을 완전히 채우고 그리고 금속막(1005)의 상부 표면(1005')이 제1 층(1001)의 상부 표면(1001') 위에 있도록 하는 두께를 가질 수 있다. 제2 층(1002)은 실리콘(및 실리콘 벌크 재료일 수 있음)이고, 제1 층(1001)은 실리콘 산화물이다. 리세싱된 피처는 에칭할 영역을 규정하기 위해 에칭 마스크를 사용하는 방향성 에칭에 의해 형성될 수 있다. 도시된 예에서, 금속막(1005)은 루테늄이고, 화학적 기상 증착 또는 원자층 증착에 의해 퇴적된다.
도 10b는 화학적 기계적 평탄화(CMP) 프로세스 후의 도 10a의 디바이스(1000)를 도시한다. 도시된 바와 같이, 금속막(1005)은, 금속막(1005)의 상부 표면(1005')이 제1 층(1001)의 상부 표면(1001')과 동일한 레벨에 있도록 평탄화된다.
도 10c는 반응성 이온 에칭(RIE) 프로세스 후의 도 10b의 디바이스(1000)를 도시한다. 금속막(1005)은 금속막(1005)의 상부 표면(1005')이 제1 층(1001)의 상부 표면(1001') 아래에 있도록 에칭된다. 그 결과, 잔여 금속막(1005)은 리세싱된 피처의 바닥(1007) 및 측벽(1009) 부분을 덮을 수 있다.
본 발명자들은 도 10a, 10b, 및 10c의 종래의 금속화 프로세스가 바람직하지 않다는 것을 인식하였다. 예를 들어, CMP 처리는 비용이 많이 들 수 있고 RIE 에칭 루테늄은 느릴 수 있다. 본 발명자들은 또한, CMP 및 긴 에칭의 필요성을 제거하는 하나의 방식이 상향식 진행으로 레일을 금속화하는 것임을 인식하였다. 특히, 본 발명자들은 상향식 퇴적의 이점이, 전술한 바와 같은 종래의 CMP 프로세스에 따른 매립형 파워 레일 형성에 직면하는 일부 문제를 해결할 수 있다는 것을 인식하였다. 예를 들어, 매립형 파워 레일(또는 다른 트렌치 금속화)을 형성하는 것은 레일마다 높이가 달라지게 할 수 있다. 또한, 금속 레일의 상부의 프로파일 제어가 까다롭다. 이 2 가지 문제를 효과적으로 해결할 수 없으면 대응하는 디바이스의 전기적 성능에 해로운 영향을 미칠 수 있다. 예를 들어, 높이 가변성은 파워 레일과 돌출된 컨택트 사이의 정전 용량 변화에 기여하고, 이는 디바이스 성능을 방해하거나 지연시킬 수 있다. 또한, 레일의 상부는 평평한 지형을 갖는 것이 바람직하다. 대신에 레일이 메니스커스를 갖는 경우, 피크에서 높은 전기장이 발생하고, 이는 ESD(정전기 방전)를 통해 장치 고장을 야기할 수 있다. 추가로, 메니스커스 프로파일은 레일의 상부와 금속층 사이의 거리 변동성을 악화시킬 수 있다.
본 명세서의 기술은 선택적 퇴적을 사용하여 상향식 충전 금속화를 위한 방법을 제공한다. 본 명세서의 기술은 금속화 동안 퇴적된 라이너를 제거하는 것을 포함한다. 라이너를 제거함으로써, 금속이 상향식 진행으로 퇴적될 수 있다. 본 명세서에 개시된 일부 예시적인 기술은, 유전체 재료에 대해 에칭될 수 있는 루테늄 또는 코발트와 같은, 화학적 기계적 연마없이 금속을 퇴적하는 것을 포함할 수 있는 매립형 파워 레일을 패터닝하고 형성하는 방법을 제공한다. 예시적인 실시예에서, 바닥 중금속 퇴적물이 리세싱될 수 있고, 그 후 선택적 퇴적을 통해 완료될 수 있다. 하나의 예시적인 실시예에서, 유전체 재료를 코팅하고 라이너 재료를 대체하는 자가-조립된 단층은, 트렌치의 바닥 및 측벽 부분 내의 금속 퇴적에 포커싱한다. 대안적인 실시예에서, 기판을 컨포멀하게 라이닝하는 라이너 막은 트렌치의 바닥 및 측벽 부분만을 덮도록 선택적으로 제거될 수 있다. 이후에, 금속 퇴적을 수행하여 라이너 재료 상에 금속을 선택적으로 퇴적할 수 있다.
도 1은 본 개시내용의 실시예에 따른 상향식 금속화 프로세스의 흐름도이다. 도시된 바와 같이, 방법은 바닥 및 측벽을 갖는 리세스가 내부에 형성된 기판을 수용하는 단계 101을 포함한다. 단계 103에서, 컨포멀 라이너가 리세스의 바닥 및 측벽에 퇴적된다. 단계 105에서, 컨포멀 라이너는 리세스의 상위 측벽을 노출시키기 위해 리세스의 상위 부분로부터 제거되는 반면에, 리세스의 바닥 및 하위 측벽을 덮는 리세스의 하위 부분에 컨포멀 라이너가 남겨진다. 본 개시내용의 실시예들에 따르면, 컨포멀 층의 부분은 아래에서 더 논의되는 바와 같이 금속의 퇴적 전 또는 후에 제거될 수 있다. 단계 107에서, 금속은 리세스의 하위 부분에 컨포멀 라이너를 포함하는 금속화 피처 및 금속을 형성하기 위해 리세스의 하위 부분에 선택적으로 퇴적된다. 본 개시내용의 실시예에 따르면, 또한 아래에 추가로 논의되는 바와 같이, 자가-조립된 단층을 사용하거나 이를 사용하지 않고 금속을 선택적으로 퇴적시킬 수 있다.
레일을 형성하기 위해 하향식(top-down) 에칭 프로세스가 필요한 관련 예와 비교하여, 본 명세서에서의 상향식 금속화는 CMP 없이 수행될 수 있고, 금속 레일의 상부의 프로파일 제어를 제공하고, 레일 사이의 높이 편차를 감소시킬 수 있다. 특히, 본 명세서에서의 상향식 금속화는 메니스커스 프로파일과 연관된 문제를 완화하기 위해 금속 레일의 상부를 평평하게 할 수 있다.
도 2a 및 2b는 다른 레일 프로파일을 보여주는 확대(TEM) 단면 이미지이다. 도시된 바와 같이, 도 2a는 디바이스(200A)에서 메니스커스가 있는 레일 프로파일을 도시하는 반면에, 도 2b는 디바이스(200B)에서 메니스커스가 없는 레일 프로파일을 도시한다. 메니스커스가 없는 레일이 필요하다. 도 2a에서, 디바이스(200A)는 패터닝된 제1 층(201) 및 상기 제1 층(201) 아래의 제2 층(202)을 가질 수 있다. 제1 층(201)은 제2 층(202) 내로 연장되고 바닥(207) 및 2개의 측벽(209)을 규정하는 리세싱된 피처를 가질 수 있다. 디바이스(200A)는 리세싱된 피처에서 제1 층(201)의 상부 표면(201') 아래에 금속막(205a)의 상부 표면(205a')을 갖는 금속막(205a)을 더 포함할 수 있다. 금속막(205a)은 리세싱된 피처의 바닥(207) 및 측벽(209) 부분을 덮을 수 있다. 일부 실시예에서, 디바이스(200A)는 또한 제1 층(301) 내에 제3 층(203)을 가질 수 있다.
도 2b의 예시적인 실시예는 도 2a의 예시적인 실시예와 유사하기 때문에, 차이점에 중점을 두고 설명이 제공될 것이다. 메니스커스를 가질 수 있고 오목할 수 있는 도 2a의 금속막(205a)과 달리, 도 2b의 금속막(205b)은 평평한 상부 표면(205b')을 가질 수 있다. 금속막(205a 및 205b)은 도 9에 도시된 바와 같이 매립형 파워 레일로서 기능할 수 있다는 점에 유의한다. 매립형 파워 레일 애플리케이션의 경우, 레일의 상부가 평평한 지형을 갖는 것이 바람직하다. 언급한 바와 같이, 레일이 메니스커스를 갖는 경우, 피크에서 높은 전기장이 발생하고, 이는 정전기 방전을 통해 디바이스 고장을 야기할 수 있다. 추가로, 메니스커스는 레일의 상부와 금속층 사이의 거리 변동성을 악화시킬 수 있다. 따라서, 금속막(205b')은 매립형 파워 레일 애플리케이션에 바람직할 수 있다. 마지막으로, 금속막의 상부 표면(205b')의 높이는 특정 설계 요건을 충족하도록 조정될 수 있음을 이해해야 한다.
도 3은 본 개시내용의 실시예에 따른, 예시적인 반도체 디바이스를 제조하기 위한 예시적인 프로세스(300)의 흐름도이다. 프로세스(300)는 기판이 패터닝된 제1 층 및 제1 층 아래의 제2 층과 함께 수용될 수 있는 단계 S301에서 시작한다. 제 1 층은 제 2 층 내로 연장되고 바닥 및 2개의 측벽을 규정하는 리세싱된 피처를 가질 수 있다. 일부 실시예에서, 기판은 제1 층 아래의 제2 층이 없이, 제1 층 및 상기 제1 층 내에 바닥 및 2개의 측벽을 규정하는 리세싱된 피처를 가질 수 있다. 그 후, 프로세스(300)는 단계 S302로 진행하고, 여기서 리세싱된 피처의 바닥 및 측벽 그리고 제1 층의 상부 표면을 포함하는 기판의 덮이지 않은 표면 상에 라이너 막이 컨포멀하게 퇴절될 수 있다. 단계 S303에서, 초기 금속 퇴적이 수행되어 리세싱된 피처의 측벽의 상위 부분에 비해 리세싱된 피처의 측벽의 하위 부분에 상대적으로 더 많은 금속을 퇴적할 수 있다. 그 결과, 리세싱된 피처의 바닥은, 금속으로 채워질 수 있다. 그 후, 단계 S304에서, 초기 금속 퇴적물이 리세싱된 피처 내에서 미리 결정된 깊이로 리세스되어, 리세싱된 금속 퇴적물을 야기할 수 있다. 결과적으로, 리세스의 측벽의 상위 부분 및 제1 층의 상부 표면에서의 초기 금속 퇴적물이 제거될 수 있다. 잔여 금속막은 리세스의 측벽의 바닥과 하위 부분을 덮을 수 있다. 단계 S305에서, 라이너 막의 덮이지 않은 부분이 기판으로부터 제거될 수 있다. 단계 S306에서, 동일한 금속 재료가 리세싱된 금속 퇴적물 상에 선택적으로 퇴적될 수 있다. 금속 재료의 선택적 퇴적은 SAM을 사용하거나 사용하지 않고 달성될 수 있으며, 비선택적으로 퇴적된 금속을 제거하기 위한 세정 단계를 더 포함할 수 있습니다. 또한, 선택적 퇴적 시간을 조정함으로써 금속막의 상부 표면의 오목한 상태를 제어할 수 있다.
도 4a 내지 도 4f는 도 3의 예시적인 프로세스에 따라 형성된 반도체 디바이스의 중간 구조의 단면 개략도이다. 도 4a는 예시적인 반도체 디바이스(400)의 단면도를 도시한다. 디바이스(400)는 패터닝된 제1 층(401) 및 상기 제1 층(401) 아래의 제2 층(402)을 가질 수 있다. 제1 층(401)은 제2 층(402) 내로 연장되고 바닥(407) 및 2개의 측벽(409)을 규정하는 리세싱된 피처를 가질 수 있다. 제2 층(402)은 실리콘과 같은 임의의 반도체 재료로 제조될 수 있고, 벌크 실리콘 재료일 수 있다. 제1 층(401)은 실리콘 산화물과 같은 유전체 재료일 수 있다. 리세싱된 피처는 에칭할 영역을 규정하기 위해 에칭 마스크를 사용하는 방향성 에칭에 의해 형성될 수 있다.
도 4b에서, 라이너 막(404)은 라이너 막(404)이 제1 층(401)의 상부 표면(401'), 리세싱된 피처의 바닥(407) 및 측벽(409)을 덮도록, 디바이스(400)의 덮이지 않은 표면 상에 컨포멀하게 퇴적될 수 있다. 라이너 막(404)은 핵형성 촉진/접착을 위해 사용될 수 있고, 또한 재료 이동을 위한 배리어로서 기능할 수 있다. 라이너 막(404)은 탄탈륨 질화물, 티타늄 질화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물과 같은 제1 층(401)과 상이한 유전체 재료로 제조될 수 있고, 원자층 증착 또는 화학적 기상 증착과 같은 임의의 기술에 의해 퇴적될 수 있다.
도 4c에서, 금속막(405)은 초기에 라이너 막(404) 상에 다소 컨포멀하게 퇴적될 수 있고, 리세싱된 피처의 바닥(407)을 채우고, 리세스의 바닥(407) 및 측벽(409)의 하위 부분에서 상대적으로 두꺼운 퇴적을 초래하고 그리고 리세스의 측벽(409)의 상위 부분 및 제1 층(401)의 상부 표면(401')에서 상대적으로 얇은 퇴적을 초래한다. 예를 들어, 금속막(405)은 루테늄 또는 코발트일 수 있고, 화학적 기상 증착 또는 원자층 증착에 의해 퇴적될 수 있다.
도 4d에서, 금속막(405)은 상기 리세스의 측벽(409)의 상위 부분 및 제1 층(401)의 상부 표면(401')에서의 초기 금속 퇴적이 제거되도록 리세싱될 수 있다. 결과적으로, 나머지 금속막(405)은 바닥(407) 및 리세스의 측벽(409)의 하위 부분을 덮을 수 있다. 또한, 나머지 금속막(405)은 오목한 상부 표면(405')을 가질 수 있다. 이 예에서, 금속막(405)의 상부 표면(405')은 제2 층(402)의 상부 표면(402')보다 낮을 수 있다. 물론, 금속막(405)의 상부 표면(405')은 특정 설계 요건을 충족하도록 조정될 수 있다. 금속 제거는 건식 또는 습식 에칭 프로세스에 의해 달성될 수 있다. 예를 들어, 에칭제가 금속층(405)만 에칭하고 라이너 막(404)은 에칭하지 않도록, 에칭제가 선택될 수 있다. 예를 들어, 에칭제는 루테늄을 에칭하지만 실리콘 질화물은 에칭하지 않는 염산 및 질산을 함유하는 고온 용액일 수 있다. 대안적으로, 산소/염소/아르곤을 기반으로 하는 반응성 이온 에칭을 루테늄 제거에 사용할 수 있다. 라이너 막(404)이 티타늄 질화물로 제조되는 실시예에서, 산소/질소에 기초한 반응성 이온 에칭은 더 나은 선택성을 초래할 수 있다.
도 4e에서, 라이너 막(404)의 덮이지 않은 부분은, 건식 에칭 또는 습식 에칭과 같은 임의의 기술에 의해 제거될 수 있다. 에칭제는 라이너 막(404)만 에칭하고 금속층(405) 또는 제1 층(401)을 에칭하지 않도록 선택될 수 있다. 예를 들어, 에칭제는 실리콘 질화물을 에칭하지만 루테늄 또는 실리콘 산화물은 에칭하지 않는 고온 농축 오르토인산 용액일 수 있다. 라이너 막(404)이 티타늄 질화물로 제조된 전술한 실시예에서, 수산화암모늄, 과산화수소, 및 물의 혼합물인 SC1 습식 에칭이 사용될 수 있다. 라이너 막(404)이 탄탈륨 질화물인 다른 실시예에서, 이것은 루테늄(O2/Cl2/Ar)의 건식 에칭 동안 부분적으로 발생하며, 이는 임의의 잔류물을 제거하기 위한 습식 에칭 단계가 후속할 수 있다.
도 4f에서, 금속막(405)의 상부 표면(405')이 평탄화될 수 있도록, 동일한 금속 재료가 도 4e의 잔여 금속막(405) 상에 선택적으로 퇴적될 수 있다. 일부 실시예에서, 금속 재료의 선택적 퇴적은 금속 퇴적을 차단하기 위해 자가-조립된 단층(SAM)을 사용함으로써 달성될 수 있다. SAM은 금속 핵형성(도시되지 않음)을 감소시키거나 제거할 수 있도록, 제1 층(401)의 덮이지 않은 부분 상에 선택적으로 퇴적될 수 있다. 이후에, 금속 퇴적 프로세스를 수행하여 잔여 금속막(405)에 동일한 금속을 선택적으로 퇴적할 수 있다. 예를 들어, 옥타데실트리클로로실란(ODTS) SAM은 실리콘 질화물 또는 산화물에 선택적으로 퇴적되어 금속 핵형성을 방지할 수 있다. 다른 일반적인 표면 개질제는, 알칸티올(예를 들어, DDT: 도데칸티올), 알킬실란(예를 들어, ODTS: 옥타데실트리클로로실란), 알킬포스폰산(예를 들어, ODPA: 옥타데실포스폰산), 플루오로카본(예를 들어, PFOTS: 퍼플루오로옥틸트리클로로실란), 및 실라잔(예를 들어, HMDS: 헥사메틸디실리잔 및 TMSDMA: 트리메틸실란 디메틸아민)을 포함하지만, 이에 제한되지는 않는다.
도 5a, 5b, 및 5c는 본 개시내용의 예시적인 실시예에 따른, 선택적 퇴적 시간의 함수로서의 레일 프로파일을 도시한다. 도 5a는 도 4e와 도 4f 사이의 중간 상태에 대응하는 예시적인 디바이스(500)의 단면도를 도시한다. 디바이스(500)는 제1 층(501) 및 제1 층(501) 내의 바닥(507) 및 2개의 측벽(509)을 규정하는 리세스를 가질 수 있다. 디바이스(500)는 또한 리세스의 바닥(507) 및 측벽(509) 부분을 코팅하는 라이너 막(504)을 가질 수 있다. 디바이스(500)는 라이너 막(504)을 덮는 금속막(505)을 더 포함할 수 있다. 금속막(505)은 제1 층(501)의 상부 표면(501') 아래에 오목한 상부 표면(505')을 가질 수 있다. 제1 층(501)은 실리콘 산화물일 수 있고, 금속막(505)은 루테늄 또는 코발트일 수 있다. 제1 층(501)은 이 예에서 단일 층으로서 도시되지만, 일부 실시예에서, 제1 층(501)은 도 4e 및 4f와 유사하게, 실리콘 위의 실리콘 산화물로 제조된 2층 구조일 수 있다.
도 5b는 선택적 퇴적 시간을 증가시킨 후의 도 5a의 디바이스(500)를 도시한다. 그 결과, 디바이스(500)는 도 4f와 유사한 평평한 상부 표면(505')을 가질 수 있다.
도 5c는 선택적 퇴적 시간을 추가로 증가시킨 후의 도 5b의 디바이스(500)를 도시한다. 그 결과, 금속막(505)의 상부 표면(505')은 볼록하게 될 수 있다. 따라서, 금속막(505)의 상부 표면(505')의 오목한 상태는 선택적 퇴적 시간을 조정함으로써 제어될 수 있다. 퇴적 시간이 증가함에 따라, 오목한 표면은 평평한 표면으로 진행한 후, 볼록한 표면으로 진행될 수 있다.
도 6a, 6b, 및 6c는 도 3의 예시적인 프로세스에 따라 형성된 반도체 디바이스의 단면 이미지이다. 도 6a는 예시적인 디바이스(600)의 단면도를 도시한다. 디바이스(600)는 제1 층(601) 그리고 바닥(607) 및 2개의 측벽(609)을 규정하는 제1 층(601) 내의 리세스를 갖는다. 디바이스(600)는 또한 제1 층(601)을 컨포멀하게 코팅하는 라이너 막(축척으로 인해 보이지 않음)을 갖는다. 디바이스(600)는 라이너 막 상에 다소 컨포멀하게 퇴적되고 리세스의 바닥(607)을 채우는 금속막(605)을 더 포함한다. 금속막(605)은 제1 층(601)의 상부 표면(601') 및 리세스의 측벽(609)의 상부 부분에서보다 리세스의 바닥(607) 및 측벽(609)의 하위 부분에서 상대적으로 더 두껍다. 도시된 예시적인 실시예에서, 제1 층(601)은 실리콘 산화물이고, 금속막(605)은 루테늄이다. 제1 층(601)은 이 예에서 단일 층으로서 도시되지만, 일부 실시예에서, 제1 층(601)은 도 4c와 유사하게 실리콘 위의 실리콘 산화물로 제조된 2층 구조일 수 있다.
도 6b는 금속막(605)을 리세싱한 후의 도 6a의 디바이스(600)를 도시한다. 제1 층(601)의 상부 표면(601') 그리고 리세스의 측벽(609)의 상위 부분에서의 금속막(605)이 제거된다. 그 결과, 잔여 금속막(605)은, 리세스의 바닥(607) 및 측벽(609)의 하위 부분를 덮는다. 또한, 잔여 금속막(605)은 오목한 상부 표면(605')을 갖는다. 금속막(605)을 리세싱하는 것은, RIE 또는 습식 에칭 프로세스에 의해 달성될 수 있다. 예를 들어, 에칭제는 루테늄을 에칭하지만 실리콘 질화물 또는 실리콘 산화물은 에칭하지 않는 염산(HCl) 및 질산(HNO3)을 함유하는 고온 용액일 수 있다. 대안적으로, 산소/염소/아르곤을 기반으로 하는 RIE는, 유전체 재료(601)에 손상이 없거나 그 손상을 최소화하면서 루테늄을 제거할 수 있다.
도 6c는 라이너 막의 덮이지 않은 부분을 제거하고 잔여 금속막(605) 위에 동일한 금속을 선택적으로 퇴적한 후의 도 6b의 디바이스(600)를 도시한다. 라이너 막의 덮이지 않은 부분은, 건식 에칭 또는 습식 에칭(도시되지 않음)과 같은 임의의 기술에 의해 제거될 수 있다. 예를 들어, 고온 농축된 오르토인산은 실리콘 질화물을 에칭할 수 있고 루테늄을 에칭하지 않는다. 라이너 막(404)이, 티타늄 질화물로 제조된 전술한 실시예에서, 수산화암모늄, 과산화수소, 및 물의 혼합물인 SC1 습식 에칭이 사용될 수 있다. 라이너 막(404)이 탄탈륨 질화물인 다른 실시예에서, 이는 루테늄(O2/Cl2/Ar)의 건식 에칭 동안 부분적으로 발생하며, 이는 임의의 잔류물을 제거하기 위한 습식 에칭 단계가 후속될 수 있다. 선택적 퇴적은 그림 4f와 유사하게, SAM을 사용하거나 이를 사용하지 않고 달성될 수 있다. 그 결과, 금속막(605)의 상부 표면(605')의 오목한 상태를 감소시킬 수 있다. 또한, 금속막(605)의 상부 표면(605')의 오목한 상태는 선택적 퇴적 시간을 조정함으로써 제어될 수 있다.
대안적인 실시예에서, 금속 재료의 선택적 퇴적은 금속 퇴적을 촉진하거나 유도하기 위해 SAM을 사용함으로써 달성될 수 있다. SAM은 SAM이 금속 퇴적을 위한 전구체(도시되지 않음)로서 기능할 수 있도록, 금속층(405)의 상부 표면(405')에 선택적으로 퇴적될 수 있다. 이후에, 금속 퇴적 프로세스를 수행하여 잔여 금속막(405)에 동일한 금속을 선택적으로 퇴적할 수 있다. 또한, 일부 실시예에서, 금속 재료의 선택적 퇴적은 SAM을 사용하지 않고 달성될 수 있다. 잔여 금속막(405)에 대해 고유의 선택성을 갖는 금속 퇴적 프로세스가 수행될 수 있다.
일부 금속 재료는 선택적 퇴적(도시되지 않음) 동안 의도하지 않은 표면에 어느 정도 비선택적으로 퇴적될 수 있다. 따라서, 제1 층(401)의 덮이지 않은 부분 상에 비선택적으로 퇴적된 금속을 제거하기 위해 금속 퇴적 후에 세정 프로세스가 수행될 수 있다. 추가적으로, 금속막(405)의 상부 표면(405')은 도 4f의 예에서 제2 층(402)의 상부 표면(402')과 동일한 높이에 있을 수 있다. 금속막(405)의 상부 표면(405')은 특정 설계 요건을 충족하도록 조정될 수 있다는 것이 이해된다.
도 7은 도 7a 내지 도 7g에 도시된 프로세스에 대응하는, 예시적인 반도체 디바이스를 제조하기 위한 대안적인 프로세스(700)의 흐름도이다. 프로세스(700)는 단계 S701에서 시작하며, 여기서 패터닝된 제1 층 및 제1 층 아래의 제2 층을 갖는 기판이 수용될 수 있다. 제1 층은 제2 층 내로 연장되고 바닥 및 2개의 측벽을 규정하는 리세싱된 피처를 가질 수 있다. 일부 실시예에서, 기판은 제1 층 아래의 제2 층이 없이, 제1 층 그리고 상기 제1 층 내에 바닥 및 2개의 측벽을 규정하는 리세싱된 피처를 가질 수 있다. 그 후, 프로세스(700)는 단계 S702로 진행하며, 여기서 라이너 막이 리세싱된 피처의 바닥 및 측벽 그리고 제1 층의 상부 표면을 포함하는, 기판의 덮이지 않은 표면 상에 컨포멀하게 증착될 수 있다. 단계 S703에서, 리세싱된 피처는 충전 재료로 채워질 수 있고, 그 후 충전 재료는 잔여 충전 재료가 라이너 막의 일부를 덮도록 미리 결정된 깊이로 리세싱될 수 있다. 단계 S704에서, 라이너 막의 덮이지 않은 부분이 기판으로부터 제거되어, 잔여 라이너 막이 리세싱된 피처의 바닥 및 측벽 부분을 라이닝할 수 있다. 단계 S705에서, 잔여 충전 재료는 잔여 라이너 막을 덮이지 않은 채로 남겨두기 위해 제거될 수 있다. 단계 S706에서, 동일한 금속 재료가 잔여 라이너 막 상에 선택적으로 퇴적될 수 있다. 금속 재료의 선택적 퇴적은 SAM을 사용하거나 이를 사용하지 않고 달성될 수 있으며, 비선택적으로 퇴적된 금속을 제거하기 위한 세정 단계를 더 포함할 수 있다. 또한, 선택적 퇴적 시간을 조정함으로써 금속막의 상부 표면의 오목한 상태를 제어할 수 있다.
도 8a 내지 도 8g는 도 7의 예시적인 프로세스에 따라 형성된 반도체 디바이스의 중간 구조의 단면 개략도이다. 도 4a 내지 도 4f는 금속 리세스 이후에 그러나 선택적 금속 퇴적 전에 라이너 막이 제거될 때의 프로세스 흐름을 도시한다. 도 8a 내지 도 8g의 대안적인 실시예는 임의의 금속 퇴적 전에 라이너 막이 제거될 수 있는 프로세스 흐름을 도시한다.
도 8a는 도 4a의 디바이스(400)와 유사한 반도체 디바이스(800)의 단면도를 도시한다. 디바이스(800)는 패터닝된 제1 층(801) 및 상기 제1 층(801) 아래의 제2 층(802)을 가질 수 있다. 제1 층(801)은 제2 층(802) 내로 연장되고 바닥(807) 및 2개의 측벽(809)을 규정하는 리세싱된 피처를 가질 수 있다. 제2 층(802)은 실리콘과 같은 임의의 반도체 재료로 제조될 수 있다. 제1 층(801)은 실리콘 산화물과 같은 유전체 재료일 수 있다. 리세싱된 피처는 에칭할 영역을 규정하기 위해 에칭 마스크를 사용하는 방향성 에칭에 의해 형성될 수 있다.
도 8b는 도 4b의 디바이스(400)와 유사한, 라이너 퇴적 후의 도 8a의 디바이스(800)를 도시한다. 라이너 막(804)은 라이너 막(804)이 제1 층(801)의 상부 표면(801'), 리세싱된 피처의 바닥(808) 및 측벽(809)을 덮도록 디바이스(800)의 덮이지 않은 표면 상에 컨포멀하게 퇴적될 수 있다. 라이너 막(804)은 전기적 절연을 제공할 수 있고, 재료 이동을 위한 배리어로서 기능할 수 있다. 라이너 막(804)은 실리콘 질화물과 같은 유전체 재료로 제조될 수 있고, 원자층 증착 또는 화학적 기상 증착과 같은 임의의 기술에 의해 퇴적될 수 있다.
도 8c는 도 4c에 도시된 것과는 달리, 충전 재료(806)를 퇴적한 후의 도 8b의 디바이스(800)를 도시한다. 이 예에서, 충전 재료(806)는 리세싱된 피처를 완전히 채울 수 있고, 제1 층(801)의 상부 표면(801') 위에 상부 표면(806')을 가질 수 있다. 대안적인 실시예에서, 충전 재료(806)는 리세싱된 피처를 완전히 채울 수 있고, 제1 층(801)의 상부 표면(801')과 동일한 높이에 상부 표면(806')을 가질 수 있다. 일부 실시예에서, 충전 재료(806)는 리세싱된 피처를 부분적으로 채울 수 있고 제1 층(801)의 상부 표면(801') 아래에 상부 표면(806')을 가질 수 있다. 충전 재료(806)는 라이너 막(804) 및 제1 층(801)과 상이한 임의의 재료일 수 있고, 임의의 기술에 의해 퇴적된다. 예를 들어, 충전 재료(806)는 화학적 기상 증착에 의해 퇴적된 폴리실리콘일 수 있다. 추가적으로, 화학적 기계적 평탄화 프로세스는 충전 재료(806)의 상부 표면(806')을 평평하게 만들기 위해 사용될 수 있다.
도 8d는 충전 재료(806)를 미리 결정된 깊이로 리세싱한 후의 도 8c의 디바이스(800)를 도시한다. 그 결과, 나머지 충전 재료(806)는 리세싱된 피처의 바닥(808) 및 측벽(809) 부분을 덮을 수 있다. 이 예에서, 잔여 충전 재료(806)의 상부 표면(806')은 제2 층(802)의 상부 표면(802') 위에 있을 수 있다. 일부 실시예에서, 잔여 충전 재료(806)의 상부 표면(806')은, 제2 층(802)의 상부 표면(802')과 동일한 높이에 있거나 그 아래에 있을 수 있다. 잔여 충전 재료(806)의 상부 표면(806')은 특정 설계 요구 사항을 충족하도록 조정될 수 있다. 예를 들어, 잔여 충전 재료(806)의 상부 표면(806')은, 파워 레일의 원하는 상부 표면 또는 실리콘 산화물과 실리콘 사이의 계면일 수 있다. 추가적으로, 충전 재료(806)를 리세싱하는 것은, 건식 또는 습식 에칭과 같은 임의의 기술에 의해 달성될 수 있다. 에칭제가 충전 재료(806)를 에칭하지만 라이너 막(804)은 에칭하지 않도록, 에칭제가 선택될 수 있다. 예를 들어, 에칭제는 폴리실리콘을 에칭하지만 실리콘 질화물은 에칭하지 않는 테트라메틸암모늄 수산화물을 함유하는 용액일 수 있다. 충전 재료(806)가 스핀 온 카본 유형 막인 실시예에서, O2/CO2/He 기반의 건식 에칭이 이 재료의 선택적 에치백에 사용될 수 있다.
도 8e는 라이너 막(804)의 덮이지 않은 부분을 제거한 후의 도 8d의 디바이스(800)를 도시한다. 잔여 라이너 막(804)은 리세싱된 피처의 바닥(807) 및 측벽(809) 부분을 덮을 수 있다. 라이너 막(804)의 덮이지 않은 부분의 제거는 습식 에칭과 같은 임의의 기술에 의해 달성될 수 있다. 에칭제가 라이너 막(804)을 에칭하지만 제1 층(801) 또는 충전 재료(806)는 에칭하지 않도록 에칭제가 선택될 수 있다. 예를 들어, 에칭제는 실리콘 질화물을 에칭하지만 실리콘 산화물 또는 폴리실리콘을 에칭하지 않는 고온 농축 오르토인산 용액일 수 있다.
도 8f는 잔여 라이너 막(804)이 덮이지 않은 채로 남겨두기 위해 잔여 충전 재료(806)를 제거한 후의 도 8e의 디바이스(800)를 도시한다. 충전 재료(806)의 제거는 습식 에칭과 같은 임의의 기술에 의해 달성될 수 있다. 에칭제가 충전 재료(806)을 에칭하지만 라이너 막(804) 또는 제1 층(801)을 에칭하지 않도록 선택될 수 있다. 예를 들어, 에칭제는 폴리실리콘을 에칭하지만 실리콘 질화물 또는 실리콘 산화물을 에칭하지 않는 테트라메틸암모늄 수산화물을 함유하는 용액일 수 있다.
도 8g는 잔여 라이너 막(804) 상에 금속을 선택적으로 퇴적한 후의 도 8f의 디바이스(800)를 도시한다. 도 4f와 유사하게, 선택적 퇴적은 SAM을 사용하거나 이를 사용하지 않고 달성될 수 있으며, 선택적 퇴적 후에 비선택적 금속 퇴적을 제거하기 위해 후속 세정 프로세스가 수행될 수 있다. 따라서, 차이점에 중점을 두고 설명이 주어질 것이다. 이 예에서, 금속막(805)의 상부 표면(805')은 제2 층(802)의 상부 표면(802') 위에 있을 수 있다. 일부 실시예에서, 금속막(805)의 상부 표면(805')은 제2 층(802)의 상부 표면(802')과 동일한 높이에 있거나 그 아래에 있을 수 있다. 금속 필름(805)의 상부 표면(805')은 특정 설계 요건을 충족하도록 조정될 수 있다. 또한, 금속막(805)의 상부 표면(805')의 오목한 상태는, 도 6a, 6b, 및 6c에 도시된 바와 같이 선택적 퇴적 시간을 조정함으로써 제어될 수 있다.
본 명세서에서 설명된 다양한 실시예는 관련된 제조 프로세스에 비해 여러 이점을 제공한다. 예를 들어, 상향식 금속화는 필요한 금속 리세스 시간을 크게 단축하고, 화학적 기계적 평탄화 단계의 필요성을 제거할 수 있다. 개시된 프로세스는 또한 금속 레일의 상부의 프로파일 제어를 제공하고, 레일 사이의 높이 변동을 감소시킬 수 있다.
이전의 설명에서, 처리 시스템의 특정 기하학적 구조 및 그 안에서 사용된 다양한 구성요소 및 프로세스의 설명과 같은 특정 세부사항이 설명되어 있다. 그러나, 본 명세서의 기술은 이러한 특정 세부사항에서 벗어나는 다른 실시예에서 실시될 수 있고, 그러한 세부사항은 설명의 목적을 위한 것이며 제한 사항이 아님을 이해해야 한다. 본 명세서에 개시된 실시예들은 첨부된 도면을 참조하여 설명되어 있다. 이와 유사하게, 설명의 목적을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료, 및 구성이 제시되어 있다. 그럼에도 불구하고, 실시예는 그러한 특정 세부사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소는, 동일한 참조 부호에 의해 표시되고, 임의의 중복되는 설명은 생략될 수 있다.
다양한 실시예를 이해하는 것을 돕기 위해 다양한 기술이 다수의 이산 동작으로서 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서 종속적이라는 의미로 해석되어서는 안된다. 실제로, 이러한 동작은 표시 순서대로 수행할 필요가 없다. 설명된 동작은 설명된 실시예와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시예에서 생략될 수 있다.
본 명세서에 사용된 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있으며, 예를 들어 반도체 웨이퍼, 레티클, 또는 박막과 같은 베이스 기판 위 또는 그 위에 놓이는 층과 같은 베이스 기판 구조일 수 있다. 따라서, 기판은 패터닝되거나 패터닝되지 않은 임의의 특정 베이스 구조, 아래에 있는 층 또는 위에 놓이는 층으로 제한되지 않으며, 오히려 임의의 그러한 층 또는 베이스 구조, 및 층 및/또는 베이스 구조의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만 이것은 단지 설명을 위한 것이다.
당업자는 또한 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 동작에 대해 많은 변형이 이루어질 수 있음을 이해할 것이다. 이러한 변형은 본 개시내용의 범위에 의해 커버되도록 의도된다. 이와 같이, 본 발명의 실시예에 대한 전술한 설명은 제한하는 것으로 의도되지 않는다. 오히려, 본 발명의 실시예에 대한 임의의 제한은 이하의 청구범위에 제시된다.

Claims (20)

  1. 금속화 방법으로서,
    바닥 및 측벽을 갖는 리세스가 내부에 형성된 기판을 수용하는 단계;
    상기 리세스의 바닥 및 측벽에 컨포멀(conformal) 라이너를 퇴적하는 단계;
    상기 리세스의 하위 부분에 상기 리세스의 바닥 및 하위 측벽을 덮는 상기 컨포멀 라이너를 남겨두면서 상기 리세스의 상위 측벽을 노출시키도록 상기 리세스의 상위 부분으로부터 상기 컨포멀 라이너를 제거하는 단계; 및
    상기 리세스의 하위 부분에 상기 컨포멀 라이너를 포함하는 금속화 피처 및 금속을 형성하기 위해 상기 리세스의 하위 부분에 금속을 선택적으로 퇴적하는 단계
    를 포함하는 금속화 방법.
  2. 제1항에 있어서, 상기 컨포멀 라이너를 제거하는 단계는,
    상기 리세스의 하위 부분에서 상기 컨포멀 라이너를 덮는 재료를 퇴적하는 단계; 및
    상기 리세스의 하위 부분에서의 상기 컨포멀 라이너를 덮는 재료에 대하여 상기 리세스의 상위 부분로부터 상기 컨포멀 라이너를 선택적으로 에칭하는 단계
    를 포함하는 것인 금속화 방법.
  3. 제2항에 있어서, 상기 재료를 퇴적하는 단계는 상기 리세스의 하위 부분에 상기 금속화 피처의 일부를 형성할 금속을 퇴적하는 단계, 또는 상기 리세스의 하위 부분에 상기 금속화 피처의 일부를 형성하지 못하게 하는 차단 재료를 퇴적하는 단계를 포함하는 것인 금속화 방법.
  4. 제1항에 있어서, 상기 노출된 측벽에 대한 상기 금속의 선택적 퇴적을 용이하게 하기 위해 자가-정렬 단층으로 상기 리세스의 노출된 상위 측벽을 표면 처리하는 단계를 더 포함하는 금속화 방법.
  5. 기판을 처리하는 방법으로서,
    리세싱된 피처를 규정하는 패터닝된 제1 층을 갖는 기판을 수용하는 단계 - 상기 리세싱된 피처는 바닥 및 측벽을 규정함 -;
    상기 기판 상에 라이너 막을 퇴적하는 단계 - 상기 라이너 막은 덮이지 않은 표면을 컨포멀하게 라이닝함 -;
    상기 리세싱된 피처의 측벽의 상위 부분에 비해 상기 리세싱된 피처의 측벽의 하위 부분에 상대적으로 더 많은 금속을 퇴적하는 초기 금속 퇴적 프로세스를 수행하는 단계;
    초기 금속 퇴적물을 상기 리세싱된 피처 내에서 미리 결정된 깊이로 리세싱하여 리세싱된 금속 퇴적물을 초래하는 단계;
    상기 기판으로부터 상기 라이너 막의 덮이지 않은 부분을 제거하는 단계; 및
    상기 리세싱된 금속 퇴적물 상에 동일한 금속 재료를 선택적으로 퇴적하는 단계
    를 포함하는 기판을 처리하는 방법.
  6. 제5항에 있어서, 상기 선택적 금속 퇴적은 상기 리세싱된 금속 퇴적물의 갭을 채우는 것인 기판을 처리하는 방법.
  7. 제5항에 있어서, 상기 선택적 금속 퇴적 프로세스는 단면 프로파일의 오목한 상태를 감소시킴으로써 상기 리세싱된 금속 퇴적물의 단면 프로파일을 변경하는 것인 기판을 처리하는 방법.
  8. 제5항에 있어서, 상기 기판은 상기 제1 층 아래의 제2 층을 더 포함하고, 상기 제1 층은 상기 제2 층 내로 연장되는 상기 리세싱된 피처를 가지는 것인, 기판을 처리하는 방법.
  9. 제8항에 있어서,
    상기 제1 층은 유전체 재료이고,
    상기 제2 층은 반도체 재료인 것인, 기판을 처리하는 방법.
  10. 제9항에 있어서,
    상기 제1 층은 실리콘 산화물이고,
    상기 제2 층은 실리콘인 것인, 기판을 처리하는 방법.
  11. 제5항에 있어서, 상기 리세싱된 금속 퇴적물 상에 동일한 금속 재료를 선택적으로 퇴적하는 단계는,
    상기 제1 층의 덮이지 않은 부분 상에 자가-조립된 단층을 퇴적하는 단계 - 상기 자가-조립된 단층은 상기 제1 층 상의 금속 핵형성을 감소시킴 -; 및
    금속 퇴적 프로세스를 수행하는 단계 - 상기 금속 재료는 상기 리세싱된 금속 퇴적물 상에 선택적으로 퇴적됨 -
    를 더 포함하는 것인, 기판을 처리하는 방법.
  12. 제5항에 있어서, 상기 리세싱된 금속 퇴적물 상에 동일한 금속 재료를 선택적으로 퇴적하는 단계는,
    상기 리세싱된 금속 퇴적물 위에 자가-조립된 단층을 퇴적하는 단계 - 상기 자가-조립된 단층은 금속 핵형성을 위한 전구체임 -; 및
    금속 퇴적 프로세스를 수행하는 단계 - 상기 금속 재료는 상기 리세싱된 금속 퇴적물 상에 선택적으로 퇴적됨 -
    를 더 포함하는 것인, 기판을 처리하는 방법.
  13. 제5항에 있어서,
    상기 제1 층의 덮이지 않은 부분 상에 비선택적으로 퇴적된 금속을 제거하기 위해 상기 기판을 세정하는 단계를 더 포함하는, 기판을 처리하는 방법.
  14. 기판을 처리하는 방법으로서,
    리세싱된 피처를 규정하는 패터닝된 제1 층을 갖는 기판을 수용하는 단계 - 상기 리세싱된 피처는 바닥 및 측벽을 규정함 -;
    상기 기판 상에 라이너 막을 퇴적하는 단계 - 상기 라이너 막은 덮이지 않은 표면을 컨포멀하게 라이닝함 -;
    상기 리세싱된 피처를 충전 재료로 채우고 상기 충전 재료를 미리 결정된 깊이로 리세싱하는 단계 - 잔여 충전 재료는 상기 라이너 막의 일부를 덮음 -;
    상기 잔여 라이너 막이 상기 리세싱된 피처의 바닥 및 측벽 부분을 라이닝하도록 상기 기판으로부터 상기 라이너 막의 덮이지 않은 부분을 제거하는 단계;
    상기 잔여 라이너 막을 덮지 않은 채로 남겨두면서 상기 잔여 충전 재료를 제거하는 단계; 및
    상기 잔여 라이너 막 위에 금속 재료를 선택적으로 퇴적하는 단계
    를 포함하는 기판을 처리하는 방법.
  15. 제14항에 있어서, 상기 기판은 상기 제1 층 아래의 제2 층을 더 포함하고, 상기 제1 층은 상기 제2 층 내로 연장되는 상기 리세싱된 피처를 가지는 것인, 기판을 처리하는 방법.
  16. 제15항에 있어서,
    상기 제1 층은 유전체 재료이고,
    상기 제2 층은 반도체 재료인 것인, 기판을 처리하는 방법.
  17. 제16항에 있어서,
    상기 제1 층은 실리콘 산화물이고,
    상기 제2 층은 실리콘인 것인, 기판을 처리하는 방법.
  18. 제14항에 있어서, 상기 잔여 라이너 막 위에 금속 재료를 선택적으로 퇴적하는 단계는,
    상기 제1 층의 덮이지 않은 부분 상에 자가-조립된 단층을 퇴적하는 단계 - 상기 자가-조립된 단층은 상기 제1 층 상의 금속 핵형성을 감소시킴 -; 및
    금속 퇴적 프로세스를 수행하는 단계 - 상기 금속 재료는 상기 잔여 라이너 막 상에 선택적으로 퇴적됨 -
    를 더 포함하는 것인, 기판을 처리하는 방법.
  19. 제14항에 있어서, 상기 잔여 라이너 막 위에 금속 재료를 선택적으로 퇴적하는 단계는,
    상기 잔여 라이너 막 위에 자가-조립된 단층을 퇴적하는 단계 - 상기 자가-조립된 단층은 금속 핵형성을 위한 전구체임 -; 및
    금속 퇴적 프로세스를 수행하는 단계 - 상기 금속 재료는 상기 잔여 라이너 막 상에 선택적으로 퇴적됨 -
    를 더 포함하는 것인, 기판을 처리하는 방법.
  20. 제14항에 있어서,
    상기 제1 층의 덮이지 않은 부분 상에 비선택적으로 퇴적된 금속을 제거하기 위해 상기 기판을 세정하는 단계를 더 포함하는 기판을 처리하는 방법.
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