CN103633017B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供半导体衬底；对所述半导体衬底进行离子注入，在半导体衬底内形成停止层；形成停止层后，在所述半导体衬底的第一表面形成器件层；在所述器件层和半导体衬底内形成导电插塞，所述导电插塞与所述停止层接触；形成导电插塞之后，化学机械抛光所述半导体衬底的第二表面，直至暴露出停止层为止，所述第二表面与所述第一表面相对；去除所述停止层和部分半导体衬底，使所述导电插塞突出于半导体衬底的第二表面；去除所述停止层和部分半导体衬底之后，在所述半导体衬底第二表面形成钝化层，所述钝化层表面与所述导电插塞顶部齐平。所形成的半导体器件的尺寸可控，且性能稳定。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的不断发展，半导体器件的特征尺寸不断减小，而芯片的集成度越来越高。然而，目前的二维封装结构已难以满足日益增长的芯片集成度需求，因此三维封装技术成为跨越芯片集成瓶颈的关键技术。
现有的三维封装技术包括：基于金线键合的芯片堆叠（DieStacking）、封装堆叠（PackageStacking）和基于硅通孔（ThroughSiliconVia，TSV）的三维堆叠。其中，基于硅通孔的三维堆叠技术是提高芯片集成度的主要方法。
所述基于硅通孔的三维堆叠技术具有以下三个优点：（1）高密度集成；（2）大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片（SOC）技术中的信号延迟等问题；（3）利用硅通孔技术，可以把具有不同功能的芯片（如射频、内存、逻辑、MEMS等）集成在一起来实现封装芯片的多功能。现有技术形成硅通孔的方法包括：
请参考图1，提供硅衬底100，所述硅衬底100的第一表面101具有器件层102。
请参考图2，在所述器件层102和硅衬底100内采用刻蚀工艺形成通孔；在所述通孔内填充满导电材料，形成导电插塞103。
请参考图3，平坦化所述硅衬底100的第二表面（未示出），直到暴露出导电插塞103为止，所述第二表面与所述第一表101面相对。
平坦化后，所述导电插塞103贯穿所述硅衬底100，形成硅通孔；之后，将形成有半导体器件的不同硅衬底100堆叠设置，并通过所述硅通孔使位于不同硅衬底100表面的半导体器件电学连接，使芯片集成。
然而，现有技术形成硅通孔的过程中，平坦化的终点（EndPoint）难以控制，导致所形成的半导体器件性能不稳定。
更多硅通孔的形成方法请参考公开号为US2012/0083116A1的美国专利文件。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，使平坦化的终点可控，器件性能稳定。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；对所述半导体衬底进行离子注入，在半导体衬底内形成停止层；形成停止层后，在所述半导体衬底的第一表面形成器件层；形成贯穿所述器件层的导电插塞，所述导电插塞自半导体衬底的第一表面插入所述半导体衬底内，且所述导电插塞的底部与所述停止层接触；形成导电插塞之后，化学机械抛光所述半导体衬底的第二表面，直至暴露出停止层为止，所述第二表面与所述第一表面相对；去除所述停止层和部分半导体衬底，使所述导电插塞突出于半导体衬底的第二表面。
可选地，离子注入的离子为氧离子、氮离子和碳离子中的一种或多种。
可选地，所述停止层到半导体衬底的第一表面的距离为10000埃-50000埃。
可选地，所述导电插塞的形成方法为：采用干法刻蚀工艺在所述器件层和半导体衬底内的形成通孔，所述通孔暴露出停止层表面；在所述通孔内填充导电材料形成导电插塞。
可选地，所述的导电材料为铜、钨或铝。
可选地，在填充导电材料之前，在所述通孔的侧壁和底部表面形成阻挡层。
可选地，所述阻挡层的材料为钛、钽、氮化钛、氮化钽、钛钨中的一种或多种。
可选地，还包括：在形成导电插塞之后，在所述器件层和导电插塞表面形成金属互连层；在所述金属互连层表面形成绝缘层。
可选地，还包括：去除所述停止层和部分半导体衬底之后，在所述半导体衬底第二表面形成钝化层，所述钝化层表面与所述导电插塞顶部齐平。
可选地，所述化学机械抛光工艺的研磨液中，研磨颗粒为二氧化硅或二氧化铈。
可选地，所述去除所述停止层和部分半导体衬底的工艺为刻蚀工艺。
可选地，所述钝化层的材料为氮化硅或氧化硅。
可选地，所述钝化层的形成方法为：在半导体衬底第二表面和导电插塞表面沉积氮化硅层或氧化硅层；采用化学机械抛光工艺平坦化所述氮化硅层或氧化硅层，直至暴露出导电插塞表面。
可选地，所述半导体衬底的材料为单晶硅或单晶锗。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体衬底内通过离子注入工艺形成停止层后，在所述半导体衬底的第一表面形成器件层；再形成贯穿所述器件层的导电插塞，所述导电插塞自半导体衬底的第一表面插入所述半导体衬底内，且所述导电插塞的底部与所述停止层接触；由于经过离子注入后，所形成的停止层的材料与半导体衬底的材料不同，因此当化学机械抛光所述半导体衬底的第二表面时，所述半导体衬底与停止层之间具有研磨速率选择比，从而所述停止层能够定义化学机械抛光工艺的终点位置；避免发生过抛或抛光不完全的问题，使所述化学机械抛光工艺更为可控，使所形成的半导体器件性能稳定。
进一步地，所述导电插塞的形成方法为：采用干法刻蚀工艺在所述器件层和半导体衬底内的形成通孔，所述通孔暴露出停止层表面；在所述通孔内填充导电材料形成导电插塞；由于所述停止层与半导体衬底的材料不同，因此所述停止层能够定义干法刻蚀的终点位置，使所形成的通孔深度更为可控，进而使所形成的导电插塞的尺寸更标准。
附图说明
图1至图3是现有技术形成硅通孔的过程的剖面结构示意图；
图4至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成硅通孔的过程中，平坦化的终点难以控制，导致所形成的半导体器件性能不稳定。
本发明的发明人经过研究发现，现有技术平坦化硅衬底100（如图3所示）的第二表面的方法包括：采用化学机械抛光工艺研磨所述硅衬底的第二表面，直至接近所述导电插塞103（如图3所示）；在化学机械抛光之后，采用刻蚀工艺刻蚀所述硅衬底100的第二表面，直至所述导电插塞103突出于第二表面；然而，所述化学机械抛光停止的位置难以控制，会造成过磨或研磨不完全，使后续刻蚀所述硅衬底100的第二表面的厚度难以控制，从而导致所形成的半导体器件性能不稳定。
本发明的发明人经过进一步研究，在半导体衬底的第一表面形成器件层之前，采用离子注入工艺在所述半导体衬底内形成停止层，后续形成于所述器件层和半导体衬底内的导电插塞与所述停止层接触；所述停止层能够作为化学机械抛光所述半导体衬底第二表面时的终点位置，从而避免了所述化学机械抛光工艺的过抛或抛光不完全的问题，使所述化学机械抛光工艺更为可控，所形成的半导体器件性能更稳定。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图4至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图4，提供半导体衬底200；对所述半导体衬底200的第一表面201进行离子注入，在半导体衬底200内形成停止层202。
所述半导体衬底200用于为后续工艺提供工作平台，所述半导体衬底200的材料为单晶硅或单晶锗，使后续进行离子注入后，能够在半导体衬底200内形成由含有硅或锗的化合物材料构成的停止层202，从而所述停止层202能够作为后续化学机械抛光的终点，以及作为刻蚀开口以形成导电插塞的终点。
所述离子注入工艺所注入的离子包括：氧离子、氮离子和碳离子中的一种或多种；所述离子注入工艺所注入的离子到半导体衬底200的第一表面201的距离为10000埃-50000埃，从而使所形成的停止层202到第一表面201的距离为10000埃-50000埃；由于在现有的离子注入工艺中，离子注入的深度范围为50埃-5微米，因此在本实施例中，所注入的离子到所述第一表面201的距离在现有的离子注入工艺深度的范围内，从而能够实施。
此外，所述离子注入工艺的参数还包括：离子注入的浓度为1E15原子每立方厘米~1E18原子每立方厘米，能量为400千电子伏特~6.5兆电子伏特；在所述离子注入的能量范围内，所注入的离子积聚在到第一表面201的距离为10000埃-50000埃的区域内；而且，所注入的离子会发生扩散，且位于停止层202的中心处的离子的浓度最高，向所述停止层202的两侧表面逐渐降低，而本实施例中离子注入的浓度能够使所注入的离子扩散后，形成厚度为2000埃~8000埃的停止层202。
所注入的离子能够与半导体衬底200反应形成硅或锗的化合物，从而形成停止层202；由于所述停止层202的材料与半导体衬底200的材料不同，从而在后续进行化学机械抛光以减薄半导体衬底200时，选用合适的研磨液，使所述研磨液对于停止层202和半导体衬底200具有研磨速率的选择比，即能够使所述化学机械抛光在所述停止层202处停止，所述停止层202能够作为终点位置；因此，形成所述停止层202使所述化学机械抛光工艺更为可控，进而使所形成的半导体器件的尺寸更为标准，且性能稳定。
请参考图5，形成停止层202后，在所述半导体衬底200的第一表面201形成器件层203。
所述器件层203包括形成于第一表面201的各半导体器件、以及隔离各半导体器件的绝缘层；所述半导体器件包括MOS晶体管、二极管、存储器、电容、电阻和电感其中一种或几种；而相邻半导体器件之间由绝缘层相互隔离，所述绝缘层的材料包括氧化硅和氧化氮中的一种或两种组合；所述器件层203的形成方法为本领域技术人员所熟知，在此不作赘述。
请参考图6，采用干法刻蚀工艺在所述器件层203和半导体衬底200内的形成通孔204，所述通孔204暴露出停止层202表面。
所述干法刻蚀工艺为各向异性的干法刻蚀，能够形成侧壁与第一表面202垂直的通孔204；当所述半导体衬底200的材料为硅时，干法刻蚀的气体为CF4和HBr的混合气体；当所述半导体衬底200的材料为锗时，干法刻蚀的气体为SF6和O2的混合气体。
由于所述停止层202的材料与半导体衬底200的材料不同，在所述干法刻蚀工艺中，所述停止层202的材料相对于所述半导体衬底200的材料具有刻蚀速率选择比，从而刻蚀气体不会对所述停止层202进行刻蚀，因此所述停止层202能够作为干法刻蚀的停止层，使所形成的通孔204的深度更为可控，从而使所形成的半导体器件的性能更优。
请参考图7，在所述通孔204（如图6所示）内填充满导电材料形成导电插塞205。
所述导电插塞205的材料为铜、钨或铝；在后续工艺中，当经过化学机械抛光工艺后，所述导电插塞205贯穿所述半导体衬底200；而且，在后续工艺中，形成有半导体器件的不同半导体衬底200堆叠设置，并通过所述导电插塞205使形成于各半导体衬底200表面的半导体器件电连接，从而实现芯片的三维封装，使芯片的尺寸减小。
所述导电插塞205的形成方法为：采用沉积工艺在所述通孔204内和第一表面201形成导电层；采用化学机械抛光工艺去除高于所述第一表面201的导电层。
在一实施例中，为了使所述化学机械抛光工艺的终点更为可控，同时为了防止所述通孔204内所填充的导电材料的原子发生扩散，在沉积所述导电层之间，在所述通孔204的侧壁和底部表面阻挡层，所述阻挡层的材料为钛、钽、氮化钛、氮化钽、钛钨中的一种或多种，区别于导电层的材料，因此能够定义所述化学机械抛光工艺的停止位置；而且，所述阻挡层能够防止通孔204内导电材料的原子在后续工艺过程中扩散进入半导体衬底200内，从而使器件性能更为稳定。
请参考图8，在形成导电插塞205后，在所述器件层203和导电插塞204表面形成金属互连层206；在所述金属互连层206表面形成绝缘层207。
所述金属互连层206与形成于所述第一表面201的各半导体器件的端口通过金属插塞电互连，从而实现各半导体器件之间的电互连；且所述金属互连层206与导电插塞205电互连，从而能够使形成于不同半导体衬底200表面的半导体器件电互连；所述金属互连层206的材料为铜、钨或铝，所述金属互连层206的形成方法为：采用沉积工艺在所述器件层203和导电插塞205表面形成金属层，再采用刻蚀工艺刻蚀所述金属层，形成能够电互连半导体器件的金属互联线，所述金属互连线构成金属互连层206。
所述绝缘层207的材料为氧化硅，通过沉积工艺形成于构成金属互连层206的金属线之间，并覆盖所述金属互连层206表面；所述绝缘层207用于在后续工艺中保护所述金属互连层206，并避免所形成的半导体器件发生短路。
请参考图9，在形成金属互连层206和绝缘层207后，化学机械抛光所述半导体衬底200的第二表面208（如图8所示），所述第二表面208与所述第一表面201相对，直至暴露出停止层202为止。需要说明的是，图9所示半导体结构相对于图8倒置。通过所述化学机械抛光工艺从第二表面208减薄所述半导体衬底200，从而使所述导电插塞205能够贯穿所述半导体衬底200，使所述导电插塞205能够使不同半导体衬底200表面的半导体器件电互连。
由于所述停止层202由离子注入工艺而形成，且所注入氧离子、氮离子和碳离子中的一种或多种，因此所形成的停止层202的材料为半导体衬底200与所注入离子反应生成的化合物，从而区别于半导体衬底200材料；当在所述化学机械抛光工艺中选用具有研磨速率选择比的研磨液时，即可使所述化学机械抛光工艺停止在所述停止层202的位置，因此采用离子注入工艺形成的停止层202能够有效地控制所述化学机械抛光工艺的终点，使所形成的半导体器件的尺寸标注，且性能稳定。
具体的，所述化学机械抛光工艺所采用的研磨液中，研磨颗粒为二氧化硅或二氧化铈，从而能够使研磨半导体衬底200材料的速率相对于研磨停止层202材料的速率选择比大于10，因此，所述化学机械抛光工艺能够停止于所述停止层202的位置，避免了对所述第二表面208的过磨而使导电插塞206过于突出，或研磨不完全而无法暴露出导电插塞205，从而能够使所形成的半导体器件的尺寸更为标准，且性能稳定。
在一实施例中，所述化学机械抛光工艺分为粗磨和细磨两个步骤，首先采用粗磨工艺去除第二表面208至停止层202之间的大部分半导体衬底200的材料，直至接近所述停止层202为止；再采用细磨工艺研磨至暴露出停止层202为止；所述粗磨工艺的研磨速率快，效率高，能够用于去除大部分半导体衬底200的材料；而所述细磨工艺的研磨精细，研磨表面较为光滑，被研磨的厚度容易控制；在粗磨工艺中所使用的研磨垫的材料硬度较高，而细磨工艺中所使用的研磨垫的材料较为柔软。
请参考图10，去除所述停止层202（如图9所示）和部分半导体衬底200，使所述导电插塞204突出于所述半导体衬底200。
去除所述停止层202（如图9所示）和部分半导体衬底200为干法刻蚀工艺或湿法刻蚀工艺。
所述停止层202由离子注入工艺形成，且所注入的离子为氧离子、氮离子和碳离子中的一种或多种；当湿法刻蚀所述停止层202时，刻蚀液为氢氟酸和磷酸的混合溶液；当干法刻蚀所述停止层202时，所述刻蚀气体为CHF3、CF4和O2的混合气体；由于所述停止层202的材料与半导体衬底200不同，具有刻蚀速率选择比，因此在刻蚀去除所述停止层202后不会继续刻蚀所述半导体衬底200。
在去除所述停止层202之后，对暴露出的半导体衬底200进行刻蚀，使所述导电插塞205能够突出与所述半导体衬底的表面，从而能够使所述导电插塞用于不同半导体衬底200之间的电连接，且电连接的稳定性良好；刻蚀半导体衬底200的工艺为干法刻蚀或湿法刻蚀；在刻蚀所述半导体衬底200之后，所述导电插塞205突出于所述半导体衬底200的第二表面208，从而形成硅通孔（TSV）。
请参考图11，去除所述停止层202和部分半导体衬底200之后，在所述半导体衬底200的第二表面208形成钝化层209，所述钝化层209表面与所述导电插塞205顶部齐平。
所述钝化层209的材料为氧化硅或氮化硅，形成方法为：采用沉积工艺在所述半导体衬底200的第二表面208和导电插塞205表面形成钝化薄膜；采用化学机械抛光工艺去除高于所述导电插塞205的钝化薄膜，形成钝化层209；所述钝化层209用于保护所述半导体衬底200的第二表面208，并用于隔离后续重叠设置的不同半导体衬底。
本实施例中，首先对半导体衬底进行离子注入并在所述半导体衬底内形成停止层；之后，在半导体衬底的第一表面形成器件层，并在所述半导体衬底和器件层内形成导电插塞，且所述导电插塞与所述停止层相接触；由于所述停止层由离子注入工艺形成，使所述停止层的材料区别于半导体衬底的材料，当采用干法刻蚀工艺形成通孔时，所述停止层还能够作为干法刻蚀工艺的停止位置，从而使所形成的通孔的尺寸更为可控，进而使导电插塞的尺寸更精确；此外，当化学机械抛光所述半导体衬底的第二表面时，研磨所述停止层的速率相对于研磨所述半导体衬底的速率具有选择比，从而所述停止层能够作为研磨的停止位置，使所述化学机械抛光工艺更为可控，使所形成的半导体器件的尺寸标准，且性能稳定。
综上所述，在半导体衬底内通过离子注入工艺形成停止层后，在所述半导体衬底的第一表面形成器件层；再形成贯穿所述器件层的导电插塞，所述导电插塞自半导体衬底的第一表面插入所述半导体衬底内，且所述导电插塞的底部与所述停止层接触；由于经过离子注入后，所形成的停止层的材料与半导体衬底的材料不同，因此当化学机械抛光所述半导体衬底的第二表面时，所述半导体衬底与停止层之间具有研磨速率选择比，从而所述停止层能够定义化学机械抛光工艺的终点位置；避免发生过抛或抛光不完全的问题，使所述化学机械抛光工艺更为可控，使所形成的半导体器件性能稳定。
进一步地，所述导电插塞的形成方法为：采用干法刻蚀工艺在所述器件层和半导体衬底内的形成通孔，所述通孔暴露出停止层表面；在所述通孔内填充导电材料形成导电插塞；由于所述停止层与半导体衬底的材料不同，因此所述停止层能够定义干法刻蚀的终点位置，使所形成的通孔深度更为可控，进而使所形成的导电插塞的尺寸更标准。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
对所述半导体衬底进行离子注入，在半导体衬底内形成停止层；
形成停止层后，在所述半导体衬底的第一表面形成器件层；
形成贯穿所述器件层的导电插塞，所述导电插塞自半导体衬底的第一表面插入所述半导体衬底内，且所述导电插塞的底部与所述停止层接触；
形成导电插塞之后，化学机械抛光所述半导体衬底的第二表面，直至暴露出停止层为止，所述第二表面与所述第一表面相对；
去除所述停止层和部分半导体衬底，使所述导电插塞突出于半导体衬底的第二表面。
2.如权利要求1所述半导体结构的形成方法，其特征在于，离子注入的离子为氧离子、氮离子和碳离子中的一种或多种。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述停止层到半导体衬底的第一表面的距离为10000埃-50000埃。
4.如权利要求1所述半导体结构的形成方法，其特征在于，所述导电插塞的形成方法为：采用干法刻蚀工艺在所述器件层和半导体衬底内的形成通孔，所述通孔暴露出停止层表面；在所述通孔内填充导电材料形成导电插塞。
5.如权利要求4所述半导体结构的形成方法，其特征在于，所述的导电材料为铜、钨或铝。
6.如权利要求4所述半导体结构的形成方法，其特征在于，在填充导电材料之前，在所述通孔的侧壁和底部表面形成阻挡层。
7.如权利要求6所述半导体结构的形成方法，其特征在于，所述阻挡层的材料为钛、钽、氮化钛、氮化钽、钛钨中的一种或多种。
8.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在形成导电插塞之后，在所述器件层和导电插塞表面形成金属互连层；在所述金属互连层表面形成绝缘层。
9.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：去除所述停止层和部分半导体衬底之后，在所述半导体衬底第二表面形成钝化层，所述钝化层表面与所述导电插塞顶部齐平。
10.如权利要求1所述半导体结构的形成方法，其特征在于，所述化学机械抛光工艺的研磨液中，研磨颗粒为二氧化硅或二氧化铈。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述去除所述停止层和部分半导体衬底的工艺为刻蚀工艺。
12.如权利要求9所述半导体结构的形成方法，其特征在于，所述钝化层的材料为氮化硅或氧化硅。
13.如权利要求12所述半导体结构的形成方法，其特征在于，所述钝化层的形成方法为：在半导体衬底第二表面和导电插塞表面沉积氮化硅层或氧化硅层；采用化学机械抛光工艺平坦化所述氮化硅层或氧化硅层，直至暴露出导电插塞表面。
14.如权利要求1所述半导体结构的形成方法，其特征在于，所述半导体衬底的材料为单晶硅或单晶锗。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397045B2 (en) * 2014-10-16 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of damascene structure
US10049914B2 (en) * 2015-11-20 2018-08-14 Infineon Technologies Ag Method for thinning substrates

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW317004B (en) * 1996-08-14 1997-10-01 Taiwan Semiconductor Mfg Method of semiconductor planarizing process
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8344503B2 (en) * 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices
US20100224965A1 (en) * 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW317004B (en) * 1996-08-14 1997-10-01 Taiwan Semiconductor Mfg Method of semiconductor planarizing process
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔

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