JPH1183958A - テストパタン生成装置並びにテストパタン生成プログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 大規模なＬＳＩ回路のテストパタン作成を、
回路分割によりＡＴＰＧを用いて作成する際、部分回路
毎に作成されたテストパタンの変換を必要とせずに、故
障診断性が高く効率の良いＬＳＩ全体のテストパタンを
作成する。 【解決手段】 入力として与えられる機能設計されたＬ
ＳＩの回路情報を、回路分割部１によりＡＴＰＧの適用
が可能な規模の部分回路に分割し、分割された各部分回
路が他の部分回路とは独立してチップ階層からの入出力
が可能となるように部分回路分離部２によって上記回路
情報を変更する。そして、分離された各部分回路毎にテ
ストパタン生成部３によってテストパタンを生成する。
実際のＬＳＩテスト時には、部分回路分離部２によって
回路変更されたＬＳＩに対して、テストパタン生成部３
で生成されたテストパタンを与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩのテスト時
において用いられるテストパタンの設計技術に関し、特
に大規模ＬＳＩのテストパタンを生成するテストパタン
生成装置およびテストパタン生成プログラムを記録した
記録媒体に関するものである。

【０００２】

【従来の技術】従来より、ＬＳＩの製造工程において必
須の工程として、製造上の問題で発生する不良ＬＳＩを
識別するためにＬＳＩのテストが行なわれる。ＬＳＩ
は、何らかの機能を実現したものであり、製造されたＬ
ＳＩが良品か不良品かを調べるためにはその機能が正し
く働くかどうかを検査すればよい。ここで、ＬＳＩの機
能を確認するための最も直観的な方法は、ＬＳＩが使用
される環境下で与えられるデータの系列を入力として与
え、その応答（出力結果）が正しいかどうかを調べる方
法であるが、大規模なＬＳＩにおいてはその機能も複雑
であり、全ての機能を検査するための系列（テストパタ
ン）を作ることは極めて困難である。また、上記テスト
パタンを作ることができたとしても、該テストパタンの
長さが現実的な長さになるかどうかが問題となる。

【０００３】そのため、ＬＳＩのテストでは、該ＬＳＩ
の機能を直接確認するのではなく、ＬＳＩの内部に作り
込まれた部品（ゲート）に製造上の不具合（故障）がな
いかどうかを検査する方法が一般的にとられる。

【０００４】このようなゲートの故障として一般に想定
されるものとしては、入力ピンあるいは出力ピンが論理
値‘１’あるいは論理値‘０’に固定されたままになっ
てしまうという縮退故障がある。例えば、図１３に示す
ようなＡＮＤゲート１個からなる回路においては、出力
Ｙが０に固定されたままになってしまうという故障（Ｙ
の０縮退故障と呼ぶ）等、計６個の故障が想定される。
ＬＳＩのテストでは、それらの故障が起こっているか否
かをテストパタンを入力してその応答を調べて検査す
る。

【０００５】最も簡単な例として、図１３に示すＡＮＤ
ゲート１個からなる回路をＬＳＩと考え、これのテスト
パタンを考えると、Ｙの０縮退故障が起きているかどう
かは、Ａ＝１、Ｂ＝１を入力として与えることで検査で
きる。すなわち、Ｙの０縮退故障がなければ出力Ｙは１
になり、Ｙの０縮退故障があればＹは０となる。このよ
うに、上記ＡＮＤゲートに故障がある場合とない場合で
この回路は異なる応答をするため、故障の有無を判定で
きることになる。この場合、入力Ａ＝１、Ｂ＝１によっ
てＹの０縮退故障が検出できることになる。

【０００６】他の故障についても、同様にそれを検出す
る入力を作成することができる。例えば、Ａ及びＢの０
縮退故障も入力Ａ＝１、Ｂ＝１で検出できる。また、Ａ
の１縮退故障は入力Ａ＝０、Ｂ＝１で検出でき、Ｂの１
縮退故障は入力Ａ＝１、Ｂ＝０で検出できる。Ｙの１縮
退故障は入力Ａ＝０、Ｂ＝１およびＡ＝１、Ｂ＝０のど
ちらでも検出することができる。以上、このＬＳＩに対
しては（Ａ、Ｂ）＝（１、１）、（１、０）、（０、
１）をテストパタンとして用いることで全ての故障を検
出することができる。

【０００７】ＬＳＩのテストには上記のようなテストパ
タンが必要であり、該ＬＳＩはこのようなテストパタン
が作成できるような回路にあらかじめしておかなければ
ならない。

【０００８】ＬＳＩのテストパタンの作成は、設計者が
人手で行なう方法と自動テストパタン生成（ＡＴＰＧ：
Automatic Test Pattern Generation)ツールを用いて自
動的に作成する方法の２種類があるが、大規模なＬＳＩ
の場合、人手でテストパタンを作成するのは非常に時間
のかかる作業であるため、現在では多くの場合ＡＴＰＧ
を用いたテストパタン作成が行なわれている。

【０００９】このようなＡＴＰＧを用いたテストパタン
作成を自動化する技術としては、例えば、テストされる
ＬＳＩ回路（以下、単にチップと称する）をフルスキャ
ンで構成し、ＡＴＰＧによって該チップに対し一括でテ
ストパタンを生成する方法がある。組合せ回路を対象と
したＡＴＰＧアルゴリズムを適用する場合には、ＬＳＩ
の中の全ての記憶素子がテスト時にシフトレジスタとし
て動作できるように、フルスキャンのテスト設計が施さ
れた回路に対してテストパタンを自動化によって生成で
きる。また、順序回路を対象としたＡＴＰＧアルゴリズ
ムを適用する場合には、回路中の全ての記憶素子をスキ
ャン用のものに置き換える必要はなく、一部を通常の記
憶素子のままにしておくか、あるいは全くスキャン化は
行なわずに（回路中の全ての記憶素子を通常の記憶素子
のままにする）、回路規模の増大をフルスキャンの場合
よりも小さくすることもできる。

【００１０】しかしながら、上述のように、チップに対
し一括でテストパタンを生成する場合には、これにより
生成されたテストパタンを用いたテストが、チップ全体
に対して行なわれるため、該テストでフェイルが発生し
ても、該フェイルの原因となる故障を特定する故障診断
が困難になる。

【００１１】また、組合せ回路に対するテストパタン生
成では、回路中の全ての記憶素子を面積が大きいスキャ
ン用の記憶素子に置き換える必要があり、回路規模が増
大してしまう。さらに、順序回路に対するテストパタン
生成では、自動テストパタン生成の際の計算量が大きい
ため、大規模な回路に対して適用した場合には故障検出
率の高いテストパタンの作成が困難であり、故障検出率
の高いテストパタン生成を行なうためには適用対象の回
路規模が制限される。

【００１２】また、ＡＴＰＧが扱うことができる回路規
模にも限界があり、大規模なＬＳＩの場合には一度にテ
ストパタンを作成することができない。その場合には、
ＬＳＩをいくつかの部分回路に分割してテストパタンを
作成するということが行なわれる。

【００１３】特開平６−１４８２８１号公報には、図１
４に示すように、ＬＳＩを構成する各部分回路の入力及
び出力ポートにスキャン用記憶素子（バウンダリスキャ
ンセル）を配置し、それらを直列に接続して、外部から
各部分回路へのデータ供給と外部へのデータ出力を可能
にすることで部分回路の分離を実現したうえで、個々の
部分回路単体のテストパタンをチップ全体のテストパタ
ンに自動的に編集する技術が開示されている。

【００１４】すなわち、上記特開平６−１４８２８１号
公報に開示された方法を用いるテストパタン生成装置で
は、図１５のフローチャートに示すような手順でテスト
パタンの作成が行なわれる。

【００１５】先ず、回路情報入力処理として、テストパ
タン生成装置に機能設計されたＬＳＩの回路情報が入力
される（Ｓ１０１）。上記テストパタン生成装置は、回
路分割処理として、入力された回路情報に基づき、適切
な回路規模を有する複数の部分回路に分割する（Ｓ１０
２）。このように分割された部分回路単体毎に、ＡＴＰ
Ｇによりテストパタンが作成される（Ｓ１０３）。続い
て、上記テストパタン生成装置は、部分回路分離処理と
して、各部分回路の入力及び出力ポートにバウンダリス
キャンを配置する（Ｓ１０４）。最後に、部分回路単体
毎に作成されたテストパタンをチップ全体のテストパタ
ンへ変換する処理が行なわれる（Ｓ１０５）。

【００１６】これにより、上記特開平６−１４８２８１
号公報に開示された方法では、ＬＳＩの回路規模が大き
すぎて、ＡＴＰＧによるＬＳＩのテストパタンが一括し
て作成できない場合、該ＬＳＩ回路を複数の部分回路に
分割して、ＡＴＰＧを部分回路毎に適用することによ
り、扱うことができる回路規模の問題を解決することが
できる。

【００１７】

【発明が解決しようとする課題】ところが、上記従来の
構成では、ＡＴＰＧは分割された各部分回路に対して行
なわれるため、得られたテストパタンをＬＳＩのテスト
パタンに変換するという作業が発生する。

【００１８】ここで、部分回路毎に作成されたテストパ
タンをＬＳＩのテストパタンに変換する例を説明する。
図１６の部分回路Ｂに対してＡＴＰＧを適用すると、部
分回路Ｂに対する単体テストパタン（図１７（ａ）参
照）が作成できる。ここで、上記部分回路Ｂに対する単
体テストパタンは、部分回路Ｂの入力ピンＡおよびＢか
ら入力されるパタンとなっている。

【００１９】しかしながら、実際のテスト時において
は、テストパタンはＬＳＩの外部ピンＰＩ１ないしＰＩ
４から入力して行なわれる。このため、部分回路Ｂの入
力ピンＡおよびＢから入力されるパタンとして与えられ
る単体テストパタンは、チップの外部ピンＰＩ１ないし
ＰＩ４から入力されるテストパタン（図１７（ｂ）参
照）に変換される必要がある。

【００２０】このような上記変換処理により、テストパ
タンの生成に係る時間およびコストが増大するといった
問題が生じる。

【００２１】また、上記特開平６−１４８２８１号公報
に開示された方法では、部分回路分離の方法としてバウ
ンダリスキャンを用いているため、テストパタン長が長
くテストの効率が悪いという問題が生じる。

【００２２】本発明は、上記の問題点を解決するために
なされたもので、その目的は、大規模なＬＳＩ回路のテ
ストパタン作成を、回路分割によりＡＴＰＧを用いて作
成する際、部分回路毎に作成されたテストパタンの変換
を必要とせずに、故障診断性が高く効率の良いＬＳＩ全
体のテストパタンを作成することができるテストパタン
生成装置並びにテストパタン生成プログラムを記録した
記録媒体を提供することにある。

【００２３】

【課題を解決するための手段】請求項１のテストパタン
生成装置は、機能設計されたＬＳＩの回路情報を入力と
して、該ＬＳＩのテストを行なう場合に用いられるテス
トパタンを生成するものであり、上記の課題を解決する
ために、上記ＬＳＩの回路情報に基づいて、ＬＳＩをＡ
ＴＰＧ（Automatic Test Pattern Generation)によるテ
ストパタン生成が可能な回路規模の複数の部分回路に分
割する回路分割手段と、上記回路分割手段により分割さ
れた各部分回路を他の部分回路と分離し、各部分回路の
入出力をＬＳＩの外部入出力と直接接続できるように上
記ＬＳＩの回路情報を変更する部分回路分離手段と、上
記部分回路分離手段により分離された部分回路毎に、Ａ
ＴＰＧにより、各部分回路を対象としたテストパタンを
生成するテストパタン生成手段とを備えていることを特
徴としている。

【００２４】上記の構成により、上記テストパタン生成
装置に入力として与えられるＬＳＩの回路情報が、ＡＴ
ＰＧによる自動テストパタンの生成が行なえない規模で
あれば、上記回路情報は、上記回路分割手段によりＡＴ
ＰＧによる自動テストパタン生成が可能な回路規模の複
数の部分回路に分割される。分割された各部分回路は、
上記部分回路分離手段により、各部分回路の入出力をＬ
ＳＩの外部入出力と直接接続できるように回路を変更す
ることで、他の部分回路と分離される。さらに、テスト
パタン生成手段によって、分離された各部分回路毎のテ
ストパタン生成が行なわれる。

【００２５】これにより、各部分回路に対して、チップ
階層から直接入出力が可能なテストパタンを自動的に部
分回路の数だけ生成することができ、さらに、生成され
た上記テストパタンを回路変更されたＬＳＩの対応する
部分回路に対して直接入出力することができる。

【００２６】請求項２のテストパタン生成装置は、請求
項１の構成に加えて、上記部分回路分離手段は、上記回
路分割手段により部分回路に分割された回路情報に、上
記回路分割手段により分割された複数の部分回路のう
ち、どの部分回路に対するテストを行なうかを指示する
テストモード信号を生成するテストモード制御回路と、
ＬＳＩの外部入力端子と直接接続されていない部分回路
の入力側に設けられ、該部分回路の入力に値を与えてい
た他の部分回路の出力と、外部入力端子からの入力とを
受け、上記テストモード制御回路からのテストモード信
号により該部分回路のテストが指示された場合に上記外
部入力端子からの入力を直接該部分回路に与え、其以外
の場合には該部分回路の入力に値を与えていた他の部分
回路の出力を該部分回路に与える入力選択器と、各部分
回路の出力が直接接続され、上記テストモード制御回路
からのテストモード信号に基づいて、テストが行なわれ
ている部分回路の出力を選択して出力する出力選択器と
を付加することを特徴としている。

【００２７】上記の構成により、上記回路分割手段によ
り部分回路に分割された回路情報には、上記部分回路分
離手段によりテストモード制御回路、入力選択器および
出力選択器が付加される。

【００２８】これにより、上記のように回路変更された
ＬＳＩにおいてテストを行なう場合には、テストが行な
われる部分回路に対して、上記入力選択器を介して、Ｌ
ＳＩの外部入力端子から与えられるテストパタンが直接
入力され、該部分回路の出力は出力選択器を介して、直
接ＬＳＩの出力となる。このため、テストの効率化を図
ることができると同時に、テストパタンを変換する必要
が無くなりテストパタン生成の工程数を削減できる。

【００２９】請求項３のテストパタン生成装置は、請求
項１または２の構成に加えて、さらに、上記テストパタ
ン生成手段によってある部分回路を対象とするテストパ
タンを生成する前に、該部分回路以外の部分回路を回路
情報から削除する部分回路削除手段を有することを特徴
としている。

【００３０】上記の構成により、テストパタン生成手段
によってある部分回路を対象とするテストパタンを生成
する場合には、該テストパタンの生成前に、上記部分回
路削除手段により、テストパタンの生成対象となってい
る部分回路以外の部分回路が削除され、テストパタン生
成の際に上記テストパタン生成手段が扱う回路規模が削
減される。

【００３１】これにより、テストパタン生成プログラム
が保持しなければならない回路情報の量が削減でき、大
規模なＬＳＩの場合でもテストパタン生成が容易になる
と共に、ＬＳＩの回路規模に依存しない故障検出率の高
い高品質のテストパタンの生成を行なうことができる。

【００３２】請求項４のテストパタン生成プログラムを
記録した記録媒体は、コンピュータに、機能設計された
ＬＳＩの回路情報を入力として与え、該ＬＳＩのテスト
を行なう場合に用いられるテストパタンを生成させるた
めのものであり、上記の課題を解決するために、上記コ
ンピュータに、上記ＬＳＩの回路情報に基づいて、ＬＳ
ＩをＡＴＰＧによるテストパタン生成が可能な回路規模
の複数の部分回路に分割させる回路分割処理機能と、上
記回路分割処理により分割された各部分回路を他の部分
回路と分離し、各部分回路の入出力をＬＳＩの外部入出
力と直接接続できるように上記ＬＳＩの回路情報を変更
させる部分回路分離処理機能と、上記部分回路分離処理
により分離された部分回路毎に、ＡＴＰＧにより、各部
分回路を対象としたテストパタンを生成するテストパタ
ン生成処理機能とを実現させることを特徴としている。

【００３３】上記の構成により、コンピュータに入力と
して与えられるＬＳＩの回路情報が、ＡＴＰＧによる自
動テストパタンの生成が行なえない規模であれば、上記
回路情報は、上記回路分割処理によりＡＴＰＧによる自
動テストパタン生成が可能な回路規模の複数の部分回路
に分割される。分割された各部分回路は、上記部分回路
分離処理により、各部分回路の入出力をＬＳＩの外部入
出力と直接接続できるように回路を変更することで、他
の部分回路と分離される。さらに、テストパタン生成処
理によって、分離された各部分回路毎のテストパタン生
成が行なわれる。

【００３４】これにより、各部分回路に対して、チップ
階層から直接入出力が可能なテストパタンを自動的に部
分回路の数だけ生成することができ、さらに、生成され
た上記テストパタンを回路変更されたＬＳＩの対応する
部分回路に対して直接入出力することができる。

【００３５】請求項５のテストパタン生成プログラムを
記録した記録媒体は、請求項４の構成に加えて、上記部
分回路分離処理では、上記回路分割処理により部分回路
に分割された回路情報に、上記回路分割処理により分割
された複数の部分回路のうち、どの部分回路に対するテ
ストを行なうかを指示するテストモード信号を生成する
テストモード制御回路と、ＬＳＩの外部入力端子と直接
接続されていない部分回路の入力側に設けられ、該部分
回路の入力に値を与えていた他の部分回路の出力と、外
部入力端子からの入力とを受け、上記テストモード制御
回路からのテストモード信号により該部分回路のテスト
が指示された場合に上記外部入力端子からの入力を直接
該部分回路に与え、其以外の場合には該部分回路の入力
に値を与えていた他の部分回路の出力を該部分回路に与
える入力選択器と、各部分回路の出力が直接接続され、
上記テストモード制御回路からのテストモード信号に基
づいて、テストが行なわれている部分回路の出力を選択
して出力する出力選択器とが付加されることを特徴とし
ている。

【００３６】上記の構成により、上記回路分割処理によ
り部分回路に分割された回路情報には、上記部分回路分
離処理によりテストモード制御回路、入力選択器および
出力選択器が付加される。

【００３７】これにより、上記のように回路変更された
ＬＳＩにおいてテストを行なう場合には、テストが行な
われる部分回路に対して、上記入力選択器を介して、Ｌ
ＳＩの外部入力端子から与えられるテストパタンが直接
入力され、該部分回路の出力は出力選択器を介して、直
接ＬＳＩの出力となる。このため、テストの効率化を図
ることができると同時に、テストパタンを変換する必要
が無くなりテストパタン生成の工程数を削減できる。

【００３８】請求項６のテストパタン生成プログラムを
記録した記録媒体は、請求項４または５の構成に加え
て、さらに、上記コンピュータに、上記テストパタン生
成処理によってある部分回路を対象とするテストパタン
を生成する前に、該部分回路以外の部分回路を回路情報
から削除する部分回路削除処理機能を実現させることを
特徴としている。

【００３９】上記の構成により、テストパタン生成処理
によってある部分回路を対象とするテストパタンを生成
する場合には、該テストパタンの生成前に、上記部分回
路削除処理により、テストパタンの生成対象となってい
る部分回路以外の部分回路が削除され、テストパタン生
成の際に上記テストパタン生成手段が扱う回路規模が削
減される。

【００４０】これにより、テストパタン生成プログラム
が保持しなければならない回路情報の量が削減でき、大
規模なＬＳＩの場合でもテストパタン生成が容易になる
と共に、ＬＳＩの回路規模に依存しない故障検出率の高
い高品質のテストパタンの生成を行なうことができる。

【００４１】

【発明の実施の形態】

（実施の形態１）本発明の実施の一形態について図１な
いし図１０に基づいて説明すれば、以下の通りである。

【００４２】本実施の形態に係るテストパタン生成装置
は、既に機能設計されたＬＳＩの回路情報を入力とし
て、この回路情報に基づいて該ＬＳＩをテストするため
のテストパタンを作成すると同時に、入力された回路情
報を該テストパタンが使用可能となる回路構成に変更す
る。

【００４３】上記テストパタン生成装置は、図１に示す
ように、入力された回路情報をテストパタン生成が可能
な規模の部分回路に分割する回路分割部（回路分割手
段）１と、回路分割部１によって複数の部分回路に分割
された回路情報に基づいて、各部分回路が接続する他の
部分回路に依存せずに検査することができるように回路
を分離変更する部分回路分離部（部分回路分離手段）２
と、部分回路分離部２に変更された回路に基づいて、特
定の部分回路を対象としたテストパタン生成を実行する
テストパタン生成部（テストパタン生成手段）３とを備
えている。上記回路分割部１、部分回路分離部２および
テストパタン生成部３によりテストパタン生成処理部７
が構成される。尚、上記テストパタン生成処理部７とし
て、上記回路分割部１、部分回路分離部２およびテスト
パタン生成部３で行なわれる各処理をプログラムした記
録媒体を用いて、これらの各処理をコンピュータに実行
させることも可能である。

【００４４】さらに、上記テストパタン生成装置は、入
力となる回路情報を上記回路分割部１に与える回路情報
入力部４と、部分回路分離部２により変更された回路情
報を記憶し、記憶した回路情報をテストパタン生成部３
へ出力する記憶部５と、記憶部５に記憶された回路情報
と、テストパタン生成部３が出力する各部分回路のため
のテストパタンとを出力するための出力部６とを備えて
いる。

【００４５】上記回路情報入力部４に入力される回路情
報は、基本素子（ゲート）とそれらの接続情報によって
構成される。この与えられた回路情報の最上位階層をチ
ップ階層と呼ぶ。上記回路情報は、図２に示すように、
チップ階層の下にさらに複数の下位階層を持つ場合があ
る。図２中の部分回路Ａ、部分回路Ｂ、および部分回路
Ｃはそれぞれ下位階層であり、それぞれがさらなる下位
階層あるいはゲートとそれらの間の接続情報で構成され
ている。

【００４６】以上のように構成されたテストパタン生成
装置におけるテストパタン生成処理を、主に図３のフロ
ーチャートを用いて以下に説明する。

【００４７】先ず、回路情報入力処理として、ＣＡＤ等
によって機能設計されたＬＳＩの全回路情報が、回路情
報入力部４を介して回路分割部１へ入力される（Ｓ
１）。入力された上記回路情報は、回路分割処理とし
て、回路分割部１により適切な回路規模を有する複数の
部分回路に分割される（Ｓ２）。

【００４８】複数の部分回路に分割された回路情報は、
部分回路分離部２に送られ、部分回路分離処理として、
Ｓ２の回路分割処理で分割された個々の部分回路毎のテ
ストが行なえるように、各部分回路を互いに分離し各分
離回路毎の独立した入出力を行うための回路が組み込ま
れる（Ｓ３）。Ｓ３において部分回路分離処理がなされ
た回路情報は、記憶部５に記憶された後、さらにテスト
パタン生成部３へ送られる。

【００４９】次いで、テストパタン生成部３にて、分離
された部分回路のうち、テストパタン生成処理が行なわ
れていない部分回路の一つが選択され（Ｓ４）、この選
択された部分回路単体に対してＡＴＰＧによりテストパ
タンが作成される（Ｓ５）。テストパタン生成部３にて
作成されたテストパタンは、記憶部５において記憶され
る。

【００５０】続いて、Ｓ６において、分割された全ての
部分回路に対してテストパタン生成処理が行なわれたか
否かが判定され、ここでテストパタン生成処理が行なわ
れていない部分回路があれば（Ｓ６でＮＯ）、再びＳ４
に移行する。また、上記Ｓ６において、全ての部分回路
においてテストパタン生成処理が行なわれていれば、出
力部６により回路情報およびテストパタンが出力される
（Ｓ７）。

【００５１】これより、上述の各処理をさらに詳細に説
明する。

【００５２】図３のＳ２における回路分割処理は、与え
られた回路情報に対し、それを自動テストパタン生成が
可能な規模の部分回路に分割する処理である。大規模回
路の設計においては、回路全体の機能を構成する部分機
能毎に回路を分割し、分割された機能毎に回路設計を行
なうのが一般的である。また、論理合成装置を用いた設
計においては、一度に合成することが可能な回路規模に
制約があるため、機能的に分割された各部分回路は、回
路全体の規模に関わらず、一定規模以下の回路となって
いる。

【００５３】また、上記回路分割処理では、与えられる
回路情報に機能毎に設計された部分回路の階層情報がす
でに含まれており、これを利用して回路分割が行なわれ
る。例えば、ＬＳＩの最上位階層であるチップ階層の直
下の階層における回路において、ある回路がテストパタ
ンを作成するには大きすぎる回路規模であった場合、該
回路をさらに下位階層の回路に分割して、テストパタン
作成に適切な回路規模の部分回路にすることが行なわれ
る。逆に、連続して接続された複数の回路の回路規模が
いずれも十分に小さく、これらの回路を併合してもテス
トパタン作成が可能な回路規模となる場合、これら複数
の回路を併合して一つの部分回路とすることが行なわれ
る。

【００５４】図２に示した回路情報は、以上の処理によ
って、テストパタン作成に適切な回路となる部分回路
Ａ、部分回路Ｂ、および部分回路Ｃに分割されているも
のとする。なお、これらの部分回路Ａ、部分回路Ｂ、お
よび部分回路Ｃは、チップ階層の直下の下位階層として
表されているものとする。

【００５５】図３のＳ３における部分回路分離処理で
は、回路分割処理で分割された個々の部分回路におい
て、該部分回路に対して作成されたテストパタンをチッ
プ階層の入力ピンより直接該部分回路に入力すると共
に、該部分回路の出力を直接チップ階層の出力ピンより
取り出せるように、テスト時に該部分回路を他の部分回
路から分離し、該部分回路の入出力をチップ階層の入出
力に接続するための回路が組み込まれる。

【００５６】上記部分回路分離処理の処理手順を主に図
４のフローチャートを用いてさらに詳細に説明する。

【００５７】先ず、Ｓ１１のテストモード制御回路挿入
処理により、図５に示すように、テストモード制御回路
１０がチップ階層中に挿入される。尚、上記テストモー
ド制御回路１０とは、分割された各部分回路のうち、他
の部分回路と独立してテストが行なわれる部分回路を選
択するテストモード信号を生成する回路である。

【００５８】次いで、Ｓ１２の部分回路入力処理によ
り、部分回路の入力について、それがチップ階層の外部
入力から直接与えられるものでない場合、入力選択器１
１を挿入することにより、テスト時にチップ階層の外部
入力から該部分回路に直接入力を与えることができるよ
うにする。

【００５９】さらに、Ｓ１３の部分回路出力処理によ
り、部分回路の出力について、それがチップ階層の外部
出力に直接接続されているものでない場合、出力選択器
１２を挿入することにより、テスト時に該部分回路の出
力がチップ階層の外部出力より直接出力されるようにす
る。

【００６０】即ち、部分回路分離処理では、テスト時に
どの部分回路を分離された状態にするかを決定するテス
トモード制御回路１０と、各部分回路の入出力を直接チ
ップ階層の外部入力および外部出力に接続し、テストモ
ードに応じてどの部分回路の入出力をチップ階層の入出
力に接続するかを決定する入力選択器１１および出力選
択器１２とが追加される。

【００６１】回路情報を部分回路Ａ、部分回路Ｂ、およ
び部分回路Ｃの３つの部分回路に分割して部分回路分離
処理を行なう場合の例を以下に説明する。

【００６２】先ず、上記テストモード制御回路１０の回
路例を図６に示す。上記テストモード制御回路１０への
入力Tsel１およびTsel２は、チップ階層に新たに追加さ
れたテストモード選択用の入力端子により行なわれる。
また、上記テストモード制御回路１０の出力testＡ、te
stＢ、およびtestＣは、入力Tsel１およびTsel２に対応
して出力され、その値が‘１’の時にそれぞれ部分回路
Ａ、部分回路Ｂ、および部分回路Ｃのテストモードであ
ることを示すテストモード信号である。これらのテスト
モード信号により、部分回路Ａのテストモード、部分回
路Ｂのテストモード、部分回路Ｃのテストモード、通常
モード（テストモードではなくＬＳＩが通常動作を行な
うモード）の４種類のモードが選択可能となる。また、
上記テストモード制御回路１０は、デコーダを用いた組
合せ回路によって実現されている。

【００６３】上記テストモード制御回路１０の真理値表
は図７に示すデコード回路の真理値表によって与えられ
る。例えば、上記テストモード制御回路１０に（Tsel２
＝１、Tsel１＝０）が与えられると、（testＡ＝０、te
stＢ＝１、testＣ＝０）となり、部分回路Ｂのテストモ
ードとなる。また、上記テストモード制御回路１０は、
個々の部分回路のテストモードに対応したテストモード
信号を出力するものであり、複数のテストモード信号が
同時に１になることはない。

【００６４】本実施の形態では、組合せ回路によって実
現されるテストモード制御回路１０を用いているが、テ
ストモードに対応する状態を保持する記憶素子を用いて
選択に必要な入力端子を少なくしたテストモード制御回
路など他の構成を用いたものも本発明に対して適用可能
である。

【００６５】図４のＳ１２の部分回路入力処理では、当
該部分回路の入力についてそれがチップ階層の外部入力
から直接与えられるものでない場合、テスト時にチップ
階層の外部入力から当該部分回路に直接入力を与えるこ
とができるように入力選択器１１が挿入される（図５参
照）。上記入力選択器１１の回路例を図８に示す。例え
ば、部分回路Ｂの入力側に配置された上記入力選択器１
１においては、図５からも分かるように、部分回路Ａか
らの出力ＯＡ１と外部入力Ｉ２とが該入力選択器１１に
入力され、テストモード制御回路１０からのテストモー
ド信号testＢに応じてこれらの入力のうちの一方を部分
回路Ｂの入力ＩＢ１に与えている。すなわち、testＢ＝
０の場合は、部分回路Ａからの出力ＯＡ１が部分回路Ｂ
の入力ＩＢ１に与えられ、testＢ＝１の場合は、外部入
力Ｉ２が部分回路Ｂの入力ＩＢ１に与えられる。

【００６６】また、部分回路入力処理は、以下の手順に
よって行なわれる。

【００６７】先ず、部分回路の全ての入力が、チップ階
層の外部入力端子から直接供給されているものと（外部
供給入力群）、他の部分回路の出力から供給されている
もの（内部供給人力群）の２つの集合に分けられる。

【００６８】チップ階層の外部入力端子のうち、上記外
部供給入力群に含まれる入力に値を供給していないもの
（未使用外部入力群）は、部分回路のテスト時に内部供
給入力群の入力への値供給に使用される。内部供給入力
群に含まれる入力の数が未使用外部入力群に含まれる入
力の数を上回る場合は、その数の差にあたる数のテスト
専用外部入力端子をチップ階層に追加し、追加した入力
端子を未使用外部入力群に含める。

【００６９】内部供給入力群の入力（Ｉ_i ）と、未使用
外部入力群の入力（ＰＩ_i ）とをそれぞれ一つ取り出
す。そして、Ｉ_i と、当該Ｉ_i に値を供給している部分
回路の出力（Ｏ_i ）との間に、入力選択器１１を挿入す
る。この入力選択器１１は、２つのデータ入力と１つの
選択入力と選択結果の出力を１つ持つ。入力選択器１１
のデータ入力には、Ｏ_i とＰＩ_i が接続され、選択入力
にはテストモード制御回路１０から入力されるテストモ
ード信号、入力選択器１１の出力にはＩ_i が接続され
る。ここでの入力選択器１１は、テストモード信号が
‘１’の時にはＰＩ_iを、‘０’の時にはＯ_i を選択し
てＩ_i に出力するよう構成される。こうして、内部供給
入力群の全ての入力Ｉ_i に対して、入力選択器１１を挿
入する。

【００７０】図４のＳ１３の部分回路出力処理では、当
該部分回路の出力について、それがチップ階層の外部出
力に直接接続されているものでない場合、それをテスト
時にチップ階層の外部出力に直接接続されるように回路
を構成する。上記部分回路出力処理は、以下の手順で行
なわれる。

【００７１】先ず、部分回路の全ての出力が、チップ階
層の外部出力端子へ直接接続されているものと（外部供
給出力群）、他の部分回路の入力へのみ接続されている
もの（内部供給出力群）の２つの集合に分けられる。

【００７２】チップ階層の外部出力端子のうち、上記外
部供給出力群に含まれる出力と接続されていないもの
（未使用外部出力群）は、部分回路のテスト時に内部供
給出力群の出力に使用される。内部供給出力群に含まれ
る出力の数が未使用外部出力群に含まれる出力の数を上
回る場合は、その数の差にあたる数のテスト専用外部出
力端子がチップ階層に追加され、追加された出力端子が
未使用外部出力群に含まれる。

【００７３】次いで、内部供給出力群の出力（Ｏ_o ）
と、未使用外部出力群の外部出力（ＰＯ_o ）がそれぞれ
一つ取り出され、取り出された外部出力ＰＯ_o にＯ_o が
割り当てられる。こうして、全ての内部供給出力群の出
力Ｏ_o が、未使用外部出力群の外部出力ＰＯ_o に割り当
てられる。

【００７４】また、チップ階層の全ての出力端子につい
ては以下の処理が行われる。

【００７５】すなわち、出力端子に割り当てられた内部
供給出力がある場合は、それらを選択して出力するため
の出力選択器１２が部分回路Ｃの出力側に挿入される
（図５参照）。上記出力選択器１２の回路例を図９に示
す。上記出力選択器１２には、図５からも分かるよう
に、部分回路Ａ、ＢおよびＣからの出力ＯＡ１、ＯＢ１
およびＯＣ３が入力され、該出力選択器１２は、例え
ば、テストモード制御回路１０からのテストモード信号
testＡおよびtestＢに応じてこれらの入力のうちの一つ
を部分回路を外部出力する。すなわち、testＡ＝１の場
合は部分回路Ａからの出力ＯＡ１を出力し、testＢ＝１
の場合は部分回路Ｂからの出力ＯＢ１を出力し、testＡ
＝０かつtestＢ＝０の場合は部分回路Ｃからの出力ＯＣ
１を出力する。尚、図９中で用いられている選択器は、
図８に示した入力選択器１１と同様の構成である。

【００７６】すなわち、上記出力選択器１２における選
択の対象は、チップ階層に最初から存在している外部出
力端子に対しては、割り当てられた内部供給出力（図５
を例にとると、ＯＡ１およびＯＢ１）と、既に接続され
ている部分回路の出力（図５を例にとると、ＯＣ１）と
である。また、新たに追加されたテスト専用外部出力端
子に対しては、最初から接続されている部分回路の通常
出力はないので、割り当てられた内部供給出力のみが上
記出力選択器１２における選択の対象となる。挿入され
る出力選択器１２においては、割り当てられた内部供給
出力端子は対応する部分回路のテストモード信号が
‘１’の時に選択され、通常出力は割り当てられた全て
の内部供給出力端子のテストモード信号が‘０’の時に
選択される。但し、上記の例では、通常モードの出力
と、テストモードＣの出力とは、どちらも部分回路Ｃか
らの出力となるため、出力選択器１２に対してテストモ
ード信号testＣが省略されており、通常モードおよびテ
ストモードＣはどちらもtestＡ＝０かつtestＢ＝０によ
ってモード設定される。なお、選択の対象がひとつしか
ない場合には、出力選択器１２は挿入されず一つの内部
供給出力がそのまま外部出力に接続される。

【００７７】以上のように、部分回路Ａ、部分回路Ｂ、
および部分回路Ｃを対象として部分回路分離処理を適用
した場合、テストモード制御回路１０は、分割された３
つの部分回路のそれぞれのテストモードであることを表
すテストモード信号、testＡ、testＢ、およびtestＣ信
号を出力する。例えば、testＡが‘１’の場合には、部
分回路Ａがテストモードとなり、部分回路Ａが分離され
てチップ階層外部端子に直接接続された状態となる。te
stＡ、testＢ、およびtestＣの３本のテストモード信号
は同時に２本以上が‘１’となることはない。

【００７８】上記の３つの部分回路に対して、外部入力
に直接接続されていない入力は部分回路ＢおよびＣの入
力ＩＢ１およびＩＣ１であり、これらの入力をそれぞれ
の部分回路のテストモードにおいて直接外部入力と接続
するために入力選択器１１が挿入されている。また、３
つの部分回路に対して、外部出力に直接接続されていな
い出力は部分回路ＡおよびＢの出力ＯＡ１とＯＢ１であ
り、これらの出力はそれぞれの部分回路のテストモード
において直接外部出力Ｏ３と接続されるために出力選択
器１２に接続されている。

【００７９】次に、図３のＳ５におけるテストパタン生
成処理の処理手順を図１０のフローチャートを用いてさ
らに詳細に説明する。上記テストパタン生成処理は、対
象部分回路故障設定処理と、テストモード設定処理と、
テストパタン生成処理との３つの処理によって構成され
ており、回路分割処理によって分割された個々の部分回
路に対して、それぞれの部分回路のテストモードに設定
された自動テストパタン生成を各部分回路に対して行な
う。

【００８０】先ず、Ｓ２１における対象部分回路故障設
定処理では、選択された対象部分回路にのみ自動テスト
パタン生成の対象となる故障が設定される。次に、Ｓ２
２におけるテストモード設定処理では、選択された対象
部分回路のテストモードに設定するためのパタンが与え
られる。また、Ｓ２３におけるテストパタン生成処理で
は、対象部分回路故障設定処理とテストモード設定処理
とが行なわれた回路に対して、ＡＴＰＧによる自動テス
トパタン生成が行なわれる。

【００８１】このテストパタン生成処理により、選択さ
れた部分回路の故障を検出するためのチップ階層からの
テストパタン生成が可能となる。この処理を全ての部分
回路に対して行なうことにより、部分回路の数と同数の
テストパタンが生成され、これらがチップ全体のテスト
パタンとなる。

【００８２】この処理により生成された各テストパタン
は、それぞれ特定の部分回路のテストを行なうためのテ
ストパタンであるため、実際のＬＳＩテスト時にフェイ
ルが起こった場合でも、その原因が対象部分回路の中に
限定される。このため、故障診断性の高いテストパタン
が得られる。また、部分回路のテストパタンの生成の際
に、ＬＳＩ全体を与えたテストパタン生成処理を行なっ
ているため、後からチップ階層からのテストパタンに変
換するという作業が必要ない。

【００８３】以上のように、本実施の形態に係る部分回
路分離処理では、分割された各部分回路の入力および出
力をテスト時に、各部分回路の入出力がＬＳＩの外部端
子に直接接続されるようにすることで、各部分回路の分
割テストが可能となっている。即ち、実際のＬＳＩテス
ト時には、部分回路分離部２によって回路変更されたＬ
ＳＩに対して、テストパタン生成部３で生成されたテス
トパタンが与えられる。

【００８４】これにより、従来のスキャンを用いた一括
テストを行なう場合のように、回路中の記憶素子を面積
の大きいスキャン用の記憶素子に置き換える必要がな
く、回路規模の増大を抑えることができる。また、バウ
ンダリスキャンを用いた部分回路の分離では、部分回路
の入力の外部からの設定や、出力結果の外部への取り出
しに複数のシフト動作が必要になるのに対し、本実施の
形態に係るテストパタン生成装置の部分回路分離処理で
は、各部分回路に外部から直接入力を与え、部分回路の
出力を直接外部端子へ出力できるよう回路変更を行なっ
ているため、入力の設定や出力の取り出しにシフト動作
の必要がなく、効率のよいテストパタンを生成すること
が可能となる。

【００８５】（実施の形態２）本発明の他の実施の一形
態について図１１および図１２に基づいて説明すれば、
以下の通りである。

【００８６】本実施の形態に係るテストパタン生成装置
は、既に機能設計されたＬＳＩの回路情報を入力とし
て、この回路情報に基づいて該ＬＳＩをテストするため
のテストパタンを作成する装置である。上記テストパタ
ン生成装置は、図１１に示すように、上記実施の形態１
に係るテストパタン生成装置（図１参照）に、部分回路
分離部２によって変更された回路に対し、テストパタン
生成対象の部分回路以外の部分回路を削除する非対象部
分回路削除部（部分回路削除手段）８を加えた構成とな
っている。また、実施の形態１に係るテストパタン生成
装置では、回路分割部１、部分回路分離部２およびテス
トパタン生成部３によりテストパタン生成処理部７が構
成されていたが、本実施の形態に係るテストパタン生成
装置では、回路分割部１、部分回路分離部２、非対象部
分回路削除部８およびテストパタン生成部３によってテ
ストパタン生成処理部９が構成されている。尚、上記テ
ストパタン生成処理部９として、上記回路分割部１、部
分回路分離部２、非対象部分回路削除部８およびテスト
パタン生成部３で行なわれる各処理をプログラムした記
録媒体を用いて、これらの各処理をコンピュータに実行
させることも可能である。

【００８７】上記構成のテストパタン生成装置における
テストパタン生成処理を図１２のフローチャートを用い
て以下に説明する。

【００８８】図１２のＳ３１ないしＳ３４における処理
は、図３のＳ１ないしＳ４の処理と同様の処理であり、
図１２のＳ３６ないしＳ３８における処理は、図３のＳ
５ないしＳ７の処理と同様の処理である。すなわち、本
実施の形態におけるテストパタン生成処理では、上記実
施の形態１のテストパタン生成処理にＳ３５の処理が加
わっているのみである。

【００８９】上記Ｓ３５における非対象部分回路削除処
理は、Ｓ３４で選択された対象部分回路以外の部分回路
（非対象部分回路）の削除を行なう。削除の対象となる
のは、回路分割処理で分割された部分回路のみであり、
部分回路分離処理で新たに挿入されたテストモード制御
回路１０、入力選択器１１および出力選択器１２は、削
除の対象とはならない。

【００９０】例えば、Ｓ３６において部分回路Ｂを対象
としたテストパタン生成処理が行なわれる場合、部分回
路Ａ及び部分回路Ｃは、部分回路Ｂが分離された状態で
のテストパタン生成に必要ない部分回路であるので削除
される。既に述べたように、部分回路分離処理が行なわ
れた回路では、分割された全ての部分回路がその部分回
路のテストモードにおいて、他の部分回路に依存せずに
テストできるように構成されているため、非対象部分回
路が削除された状態でも、対象部分回路のテストパタン
生成をチップ階層で行なうことが可能である。

【００９１】これにより、テストパタン生成処理におい
てテストパタン生成プログラムが保持しなければならな
い回路情報の量を削減することができ、チップ階層の回
路が大規模になった場合でもテストパタン生成が容易に
行なうことができ、ＬＳＩの回路規模に依存しない故障
検出率の高い高品質のテストパタン生成が可能となる。

【００９２】

【発明の効果】請求項１の発明のテストパタン生成装置
は、以上のように、ＬＳＩの回路情報に基づいて、ＬＳ
ＩをＡＴＰＧ（Automatic Test Pattern Generation)に
よるテストパタン生成が可能な回路規模の複数の部分回
路に分割する回路分割手段と、上記回路分割手段により
分割された各部分回路を他の部分回路と分離し、各部分
回路の入出力をＬＳＩの外部入出力と直接接続できるよ
うに上記ＬＳＩの回路情報を変更する部分回路分離手段
と、上記部分回路分離手段により分離された部分回路毎
に、ＡＴＰＧにより、各部分回路を対象としたテストパ
タンを生成するテストパタン生成手段とを備えている構
成である。

【００９３】それゆえ、従来技術のバウンダリスキャン
を用いた部分回路の分離では、部分回路の入力の外部か
らの設定や出力結果の外部への取り出しに複数のシフト
動作が必要であったのに対し、本発明では、部分回路入
出力をＬＳＩの外部入出力と直接接続できるように回路
が変更されているため、そのようなシフト動作が必要な
く、効率のよいテストパタンの生成ができるという効果
を奏する。

【００９４】また、上記の回路変更により、部分回路毎
に生成されるテストパタンを、他の部分回路を介さず
に、ＬＳＩのチップ階層の回路より直接与えることが可
能となっているため、上記の部分回路毎に生成されたテ
ストパタンをチップ階層から他の部分回路を介して入出
力するためのテストパタンに変換するという作業が必要
なく、パタン生成工数が削減できるという効果を併せて
奏する。

【００９５】請求項２の発明のテストパタン生成装置
は、以上のように、請求項１の構成に加えて、上記部分
回路分離手段は、上記回路分割手段により部分回路に分
割された回路情報に、上記回路分割手段により分割され
た複数の部分回路のうち、どの部分回路に対するテスト
を行なうかを指示するテストモード信号を生成するテス
トモード制御回路と、ＬＳＩの外部入力端子と直接接続
されていない部分回路の入力側に設けられ、該部分回路
の入力に値を与えていた他の部分回路の出力と、外部入
力端子からの入力とを受け、上記テストモード制御回路
からのテストモード信号により該部分回路のテストが指
示された場合に上記外部入力端子からの入力を直接該部
分回路に与え、其以外の場合には該部分回路の入力に値
を与えていた他の部分回路の出力を該部分回路に与える
入力選択器と、各部分回路の出力が直接接続され、上記
テストモード制御回路からのテストモード信号に基づい
て、テストが行なわれている部分回路の出力を選択して
出力する出力選択器とを付加する構成である。

【００９６】それゆえ、請求項１の構成による効果に加
えて、上記のように回路変更されたＬＳＩにおいてテス
トを行なう場合には、テストが行なわれる部分回路に対
して、上記入力選択器を介して、ＬＳＩの外部入力端子
から与えられるテストパタンが直接入力され、該部分回
路の出力は出力選択器を介して、直接ＬＳＩの出力とな
る。このため、テストの効率化を図ることができると同
時に、テストパタンを変換する必要が無くなりテストパ
タン生成の工程数を削減できるという効果を奏する。

【００９７】請求項３の発明のテストパタン生成装置
は、以上のように、請求項１または２の構成に加えて、
さらに、上記テストパタン生成手段によってある部分回
路を対象とするテストパタンを生成する前に、該部分回
路以外の部分回路を回路情報から削除する部分回路削除
手段を有する構成である。

【００９８】それゆえ、請求項１または２の構成による
効果に加えて、テストパタン生成プログラムが保持しな
ければならない回路情報の量が削減でき、大規模なＬＳ
Ｉの場合でもテストパタンの生成が容易となり、故障検
出率の高いテストパタンの生成を行なうことができると
いう効果を奏する。

【００９９】請求項４の発明のテストパタン生成プログ
ラムを記録した記録媒体は、以上のように、コンピュー
タに、上記ＬＳＩの回路情報に基づいて、ＬＳＩをＡＴ
ＰＧによるテストパタン生成が可能な回路規模の複数の
部分回路に分割させる回路分割処理機能と、上記回路分
割処理により分割された各部分回路を他の部分回路と分
離し、各部分回路の入出力をＬＳＩの外部入出力と直接
接続できるように上記ＬＳＩの回路情報を変更させる部
分回路分離処理機能と、上記部分回路分離処理により分
離された部分回路毎に、ＡＴＰＧにより、各部分回路を
対象としたテストパタンを生成するテストパタン生成処
理機能とを実現させる構成である。

【０１００】それゆえ、従来技術のバウンダリスキャン
を用いた部分回路の分離では、部分回路の入力の外部か
らの設定や出力結果の外部への取り出しに複数のシフト
動作が必要であったのに対し、本発明では、部分回路入
出力をＬＳＩの外部入出力と直接接続できるように回路
が変更されるため、そのようなシフト動作が必要なく、
効率のよいテストパタンの生成ができるという効果を奏
する。

【０１０１】また、上記の回路変更により、部分回路毎
に生成されるテストパタンを、他の部分回路を介さず
に、ＬＳＩのチップ階層の回路より直接与えることが可
能となっているため、上記の部分回路毎に生成されたテ
ストパタンをチップ階層から他の部分回路を介して入出
力するためのテストパタンに変換するという作業が必要
なく、パタン生成工数が削減できるという効果を併せて
奏する。

【０１０２】請求項５の発明のテストパタン生成プログ
ラムを記録した記録媒体は、以上のように、請求項４の
構成に加えて、上記部分回路分離処理では、上記回路分
割処理により部分回路に分割された回路情報に、上記回
路分割処理により分割された複数の部分回路のうち、ど
の部分回路に対するテストを行なうかを指示するテスト
モード信号を生成するテストモード制御回路と、ＬＳＩ
の外部入力端子と直接接続されていない部分回路の入力
側に設けられ、該部分回路の入力に値を与えていた他の
部分回路の出力と、外部入力端子からの入力とを受け、
上記テストモード制御回路からのテストモード信号によ
り該部分回路のテストが指示された場合に上記外部入力
端子からの入力を直接該部分回路に与え、其以外の場合
には該部分回路の入力に値を与えていた他の部分回路の
出力を該部分回路に与える入力選択器と、各部分回路の
出力が直接接続され、上記テストモード制御回路からの
テストモード信号に基づいて、テストが行なわれている
部分回路の出力を選択して出力する出力選択器とが付加
される構成である。

【０１０３】それゆえ、請求項４の構成による効果に加
えて、上記のように回路変更されたＬＳＩにおいてテス
トを行なう場合には、テストが行なわれる部分回路に対
して、上記入力選択器を介して、ＬＳＩの外部入力端子
から与えられるテストパタンが直接入力され、該部分回
路の出力は出力選択器を介して、直接ＬＳＩの出力とな
る。このため、テストの効率化を図ることができると同
時に、テストパタンを変換する必要が無くなりテストパ
タン生成の工程数を削減できるという効果を奏する。

【０１０４】請求項６の発明のテストパタン生成プログ
ラムを記録した記録媒体は、以上のように、請求項４ま
たは５の構成に加えて、さらに、上記コンピュータに、
上記テストパタン生成処理によってある部分回路を対象
とするテストパタンを生成する前に、該部分回路以外の
部分回路を回路情報から削除する部分回路削除処理機能
を実行させる構成である。

【０１０５】それゆえ、請求項４または５の構成による
効果に加えて、テストパタン生成プログラムが保持しな
ければならない回路情報の量が削減でき、大規模なＬＳ
Ｉの場合でもテストパタンの生成が容易となり、故障検
出率の高いテストパタンの生成を行なうことができると
いう効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、テスト
パタン生成装置の構成を示すブロック図である。

【図２】上記テストパタン生成装置に入力として与えら
れる回路情報の例を示す説明図である。

【図３】上記テストパタン生成装置の動作を示すフロー
チャートである。

【図４】上記テストパタン生成装置の部分回路分離処理
の動作を示すフローチャートである。

【図５】上記部分回路分離処理によって変更された回路
情報の例を示す説明図である。

【図６】上記の変更された回路情報において挿入される
テストモード制御回路の回路図である。

【図７】上記テストモード制御回路における入出力の関
係を示す説明図である。

【図８】図６に示す回路情報において挿入される入力選
択器の回路図である。

【図９】図６に示す回路情報において挿入される出力選
択器の回路図である。

【図１０】図１に示すテストパタン生成装置のテストパ
タン生成処理の動作を示すフローチャートである。

【図１１】本発明の他の実施形態を示すものであり、テ
ストパタン生成装置の構成を示すブロック図である。

【図１２】上記テストパタン生成装置の動作を示すフロ
ーチャートである。

【図１３】ゲートの故障例を示す説明図である。

【図１４】従来のテストパタン生成装置における部分回
路分離方法を示す説明図である。

【図１５】上記従来のテストパタン生成装置における動
作を示すフローチャートである。

【図１６】複数の部分回路に分割された回路情報を示す
説明図である。

【図１７】従来のテストパタン生成装置において行なわ
れるテストパタンの変換例を示す説明図である。

【符号の説明】

１ 回路分割部（回路分割手段） ２ 部分回路分離部（部分回路分離手段） ３ テストパタン生成部（テストパタン生成手段） ８ 非対象部分回路削除部（部分回路削除手段） １０ テストモード制御回路 １１ 入力選択器 １２ 出力選択器 Ａ〜Ｃ 部分回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】機能設計されたＬＳＩ(Large Scale Integ
   ration）の回路情報を入力として、該ＬＳＩのテストを
   行なう場合に用いられるテストパタンを生成するテスト
   パタン生成装置において、 上記ＬＳＩの回路情報に基づいて、ＬＳＩをＡＴＰＧ
   （Automatic Test Pattern Generation)によるテストパ
   タン生成が可能な回路規模の複数の部分回路に分割する
   回路分割手段と、 上記回路分割手段により分割された各部分回路を他の部
   分回路と分離し、各部分回路の入出力をＬＳＩの外部入
   出力と直接接続できるように上記ＬＳＩの回路情報を変
   更する部分回路分離手段と、 上記部分回路分離手段により分離された部分回路毎に、
   ＡＴＰＧにより、各部分回路を対象としたテストパタン
   を生成するテストパタン生成手段とを備えていることを
   特徴とするテストパタン生成装置。
2. 【請求項２】上記部分回路分離手段は、上記回路分割手
   段により部分回路に分割された回路情報に、 上記回路分割手段により分割された複数の部分回路のう
   ち、どの部分回路に対するテストを行なうかを指示する
   テストモード信号を生成するテストモード制御回路と、 ＬＳＩの外部入力端子と直接接続されていない部分回路
   の入力側に設けられ、該部分回路の入力に値を与えてい
   た他の部分回路の出力と、外部入力端子からの入力とを
   受け、上記テストモード制御回路からのテストモード信
   号により該部分回路のテストが指示された場合に上記外
   部入力端子からの入力を直接該部分回路に与え、其以外
   の場合には該部分回路の入力に値を与えていた他の部分
   回路の出力を該部分回路に与える入力選択器と、 各部分回路の出力が直接接続され、上記テストモード制
   御回路からのテストモード信号に基づいて、テストが行
   なわれている部分回路の出力を選択して出力する出力選
   択器とを付加することを特徴とする請求項１に記載のテ
   ストパタン生成装置。
3. 【請求項３】さらに、上記テストパタン生成手段によっ
   てある部分回路を対象とするテストパタンを生成する前
   に、該部分回路以外の部分回路を回路情報から削除する
   部分回路削除手段を有することを特徴とする請求項１ま
   たは２に記載のテストパタン生成装置。
4. 【請求項４】コンピュータに、機能設計されたＬＳＩの
   回路情報を入力として与え、該ＬＳＩのテストを行なう
   場合に用いられるテストパタンを生成させるためのテス
   トパタン生成プログラムを記録した記録媒体において、 上記コンピュータに、 上記ＬＳＩの回路情報に基づいて、ＬＳＩをＡＴＰＧに
   よるテストパタン生成が可能な回路規模の複数の部分回
   路に分割させる回路分割処理機能と、 上記回路分割処理により分割された各部分回路を他の部
   分回路と分離し、各部分回路の入出力をＬＳＩの外部入
   出力と直接接続できるように上記ＬＳＩの回路情報を変
   更させる部分回路分離処理機能と、 上記部分回路分離処理により分離された部分回路毎に、
   ＡＴＰＧにより、各部分回路を対象としたテストパタン
   を生成するテストパタン生成処理機能とを実現させるこ
   とを特徴とするテストパタン生成プログラムを記録した
   記録媒体。
5. 【請求項５】上記部分回路分離処理では、上記回路分割
   処理により部分回路に分割された回路情報に、 上記回路分割処理により分割された複数の部分回路のう
   ち、どの部分回路に対するテストを行なうかを指示する
   テストモード信号を生成するテストモード制御回路と、 ＬＳＩの外部入力端子と直接接続されていない部分回路
   の入力側に設けられ、該部分回路の入力に値を与えてい
   た他の部分回路の出力と、外部入力端子からの入力とを
   受け、上記テストモード制御回路からのテストモード信
   号により該部分回路のテストが指示された場合に上記外
   部入力端子からの入力を直接該部分回路に与え、其以外
   の場合には該部分回路の入力に値を与えていた他の部分
   回路の出力を該部分回路に与える入力選択器と、 各部分回路の出力が直接接続され、上記テストモード制
   御回路からのテストモード信号に基づいて、テストが行
   なわれている部分回路の出力を選択して出力する出力選
   択器とが付加されることを特徴とする請求項４に記載の
   テストパタン生成プログラムを記録した記録媒体。
6. 【請求項６】さらに、上記コンピュータに、上記テスト
   パタン生成処理によってある部分回路を対象とするテス
   トパタンを生成する前に、該部分回路以外の部分回路を
   回路情報から削除する部分回路削除処理機能を実現させ
   ることを特徴とする請求項４または５に記載のテストパ
   タン生成プログラムを記録した記録媒体。