JPH03231519A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03231519A JPH03231519A JP2761590A JP2761590A JPH03231519A JP H03231519 A JPH03231519 A JP H03231519A JP 2761590 A JP2761590 A JP 2761590A JP 2761590 A JP2761590 A JP 2761590A JP H03231519 A JPH03231519 A JP H03231519A
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- JP
- Japan
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- signal
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000012360 testing method Methods 0.000 claims abstract description 28
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＡ／Ｄ変換器を有
する半導体集積回路に関する。
する半導体集積回路に関する。
従来、この種の半導体集積回路（以下、ＩＣと称す）の
テスト方法は、ＩＣを専用試験装置に接続しＩＣの複数
の入力端子（テスト端子及びディジタル入力端子）にデ
ータを与え且つ前記入力端子に与えられたディジタルデ
ータの組合せによりＩＣ各部を動作させ、その結果をＩ
Ｃの出力端子より出力させて検査している。
テスト方法は、ＩＣを専用試験装置に接続しＩＣの複数
の入力端子（テスト端子及びディジタル入力端子）にデ
ータを与え且つ前記入力端子に与えられたディジタルデ
ータの組合せによりＩＣ各部を動作させ、その結果をＩ
Ｃの出力端子より出力させて検査している。
また、従来のＩＣは任意の機能ブロックを自由に組み合
わせて１個のＩＣに搭載するというようなことも行なわ
れているが、その場合のテスト方法としては、各機能ブ
ロック１個ずつを単独に測定出来るようなテストモード
を設定している。
わせて１個のＩＣに搭載するというようなことも行なわ
れているが、その場合のテスト方法としては、各機能ブ
ロック１個ずつを単独に測定出来るようなテストモード
を設定している。
現在、ＩＣの素子集積率の向上は著じるしく、多くの機
能を１個のＩＣに搭載することが可能になっている。そ
れに伴い多くの端子数が必要になっている。
能を１個のＩＣに搭載することが可能になっている。そ
れに伴い多くの端子数が必要になっている。
上述した従来の半導体集積回路においては、テ。
ストモードを設定するために、新たに入力端子を必要と
し、さらに検出するための出力端子が数多く必要である
。しかしながら、多くの端子数を有するＩＣに新たにテ
スト用の入力、出力端子を増加させることは大幅なコス
トアップにつながる。
し、さらに検出するための出力端子が数多く必要である
。しかしながら、多くの端子数を有するＩＣに新たにテ
スト用の入力、出力端子を増加させることは大幅なコス
トアップにつながる。
また、ＩＣ専用試験装置に接続してＩＣの検査を行う場
合、ＩＣの圧力端子の期待値のデータ量が膨大になり、
高価な専用試験装置を必要とするという欠点がある。
合、ＩＣの圧力端子の期待値のデータ量が膨大になり、
高価な専用試験装置を必要とするという欠点がある。
本発明の目的は、かかるビン数の増大なしに内部テスト
モードを発生させることができ、しかも〔課題を解決す
るための手段〕 本発明の半導体集積回路は、少くともテスト状態にする
ためのテスト信号入力端子とＡ／Ｄ変換器を内蔵した半
導体集積回路において、前記Ａ／Ｄ変換器の出力ディジ
タル信号を切換信号とし各機能回路の出力を入力とする
マルチプレクザ回路と、前記Ａ／Ｄ変換器の出力ディジ
タル信号および前記マルチプレクサの出力信号を入力と
する判定回路とを含んで構成される。
モードを発生させることができ、しかも〔課題を解決す
るための手段〕 本発明の半導体集積回路は、少くともテスト状態にする
ためのテスト信号入力端子とＡ／Ｄ変換器を内蔵した半
導体集積回路において、前記Ａ／Ｄ変換器の出力ディジ
タル信号を切換信号とし各機能回路の出力を入力とする
マルチプレクザ回路と、前記Ａ／Ｄ変換器の出力ディジ
タル信号および前記マルチプレクサの出力信号を入力と
する判定回路とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実旅例を示す半導体集積回路のブロ
ック図である。
ック図である。
第１図に示すように、本実施例は入力端子としてのテス
ト端子Ｔと、Ａ／Ｄ変換器と、デコーダ２と、データバ
ス７に接続された機能ブロック４〜６と、各機能ブロッ
ク４〜６の出力を入力とするマルチプレクサ１０と、Ａ
／Ｄ変換変換器比力とマルチプレクサ１０の出力との論
理をとる判定回路１４と、Ｎｃｈトランスファゲート５
０〜５８等から構成されている。本実施例では、Ａ／Ｄ
変換器１の出力信号の上位ｂｉｔ２本をデコーダ回路２
の入力とし、他の出力信号ＡＤ３〜ＡＤ５をＮ ｃ ｈ
）ランスファゲート５０〜５８に入力する。このＮｃ
ｈ）ランスファゲート５０〜５８はＡ／Ｄ変換器１の出
力信号をマルチプレクサ１０と判定回路１４およびデー
タバス７のいずれかに出力するための制御回路である。
ト端子Ｔと、Ａ／Ｄ変換器と、デコーダ２と、データバ
ス７に接続された機能ブロック４〜６と、各機能ブロッ
ク４〜６の出力を入力とするマルチプレクサ１０と、Ａ
／Ｄ変換変換器比力とマルチプレクサ１０の出力との論
理をとる判定回路１４と、Ｎｃｈトランスファゲート５
０〜５８等から構成されている。本実施例では、Ａ／Ｄ
変換器１の出力信号の上位ｂｉｔ２本をデコーダ回路２
の入力とし、他の出力信号ＡＤ３〜ＡＤ５をＮ ｃ ｈ
）ランスファゲート５０〜５８に入力する。このＮｃ
ｈ）ランスファゲート５０〜５８はＡ／Ｄ変換器１の出
力信号をマルチプレクサ１０と判定回路１４およびデー
タバス７のいずれかに出力するための制御回路である。
デコーダ回路２はＮｃｈトランスファゲート５０〜５８
の制御信号Ａ、Ｂ、Ｃを発生する。また、マルチプレク
サＩＯはラッチ回路１６とデコーダ回路３とＮｃｈトラ
ンスファゲート５９〜６７とで構成され、ＩＣ各部の機
能ブロック４〜６からの信号をデコーダ３の圧力ｄ〜ｆ
で制御する。判定回路１４はデータの入出力を行う各機
能ブロック４〜６の出力とＡ／Ｄ変換器１の出力結果が
同じであるか否かを判定するために、一致検出回路１１
〜１３とナントゲート９とで構成されている。また、Ｎ
ｃｈトランスファゲート６８．６９とインバータゲート
８は出力端子ＡＯに出力するデータを制御する回路であ
る。
の制御信号Ａ、Ｂ、Ｃを発生する。また、マルチプレク
サＩＯはラッチ回路１６とデコーダ回路３とＮｃｈトラ
ンスファゲート５９〜６７とで構成され、ＩＣ各部の機
能ブロック４〜６からの信号をデコーダ３の圧力ｄ〜ｆ
で制御する。判定回路１４はデータの入出力を行う各機
能ブロック４〜６の出力とＡ／Ｄ変換器１の出力結果が
同じであるか否かを判定するために、一致検出回路１１
〜１３とナントゲート９とで構成されている。また、Ｎ
ｃｈトランスファゲート６８．６９とインバータゲート
８は出力端子ＡＯに出力するデータを制御する回路であ
る。
また、第２図は第１図におけるテストモード時のタイミ
ング図である。
ング図である。
第２図に示すように、このタイミング図では、Ａ／Ｄ変
換変換器比力信号ＡＩＮと、その出力ＡＤ３〜ＡＤ５と
、デコーダ２の圧力Ａ〜Ｃとを機能ブμツクチエツク期
間との関係で示している。
換変換器比力信号ＡＩＮと、その出力ＡＤ３〜ＡＤ５と
、デコーダ２の圧力Ａ〜Ｃとを機能ブμツクチエツク期
間との関係で示している。
以下、上述した半導体集積回路の動作について説明する
。
。
まず、テスト端子Ｔの入力が低電位（以下、“Ｌ°′と
する）の時、即ち通常動作モードの時、デコーダ回路２
の出力ＡとＣが°“Ｌ″′且つＢが高電位（以下、′Ｈ
″′とする）となり、Ｎｃｈトランスファゲート５０〜
５５は非導通、Ｎ ｃ ｈ ）ランスファゲート５６〜
５８，７０．７１は導通となるため、アナログ信号入力
ＡＴＮ端子より入力されたアナログ信号の電圧値に対す
るＡ／Ｄ変換器１の出力ディジタル信号ＡＤＩ〜ＡＤ５
はデータバス７に出力され、マルチプレクサ１０および
判定回路１４には出力されない。また、Ｎｃｈ）ランス
ファゲート６８が導通するので、出力端子ＡＯには、内
部ロジックからの信号が出力される。
する）の時、即ち通常動作モードの時、デコーダ回路２
の出力ＡとＣが°“Ｌ″′且つＢが高電位（以下、′Ｈ
″′とする）となり、Ｎｃｈトランスファゲート５０〜
５５は非導通、Ｎ ｃ ｈ ）ランスファゲート５６〜
５８，７０．７１は導通となるため、アナログ信号入力
ＡＴＮ端子より入力されたアナログ信号の電圧値に対す
るＡ／Ｄ変換器１の出力ディジタル信号ＡＤＩ〜ＡＤ５
はデータバス７に出力され、マルチプレクサ１０および
判定回路１４には出力されない。また、Ｎｃｈ）ランス
ファゲート６８が導通するので、出力端子ＡＯには、内
部ロジックからの信号が出力される。
次に、テスト端子Ｔの入力が“Ｈ″のときは、テスト状
態となる。ここで、Ａｘｘ入力端子から入力されたアナ
ログ信号の電圧値に対するＡ／Ｄ変換変換器比力ディジ
タル信号の上位ｂｉｔＡＤ １ 。
態となる。ここで、Ａｘｘ入力端子から入力されたアナ
ログ信号の電圧値に対するＡ／Ｄ変換変換器比力ディジ
タル信号の上位ｂｉｔＡＤ １ 。
ＡＤ２とデコーダ回路２の出力Ａ〜Ｃとの関係は第１表
に示すような関係にあるとする。
に示すような関係にあるとする。
また、デコーダ回路２の出力信号Ａ、Ｂ、Ｃは、第２図
に示すように、Ａ４Ｎ端子からのアナログ電圧値を設定
される。
に示すように、Ａ４Ｎ端子からのアナログ電圧値を設定
される。
まず、デコーダ回路２のＡ出力信号が“Ｈ″のとき、す
なわち第２図および第２表に示す■期間のとき、Ａ／Ｄ
変換器１の出力信号ＡＤ３〜ＡＤ５はＮ ｃ ｈ ）ラ
ンスファゲート５３〜５５が導通状態となるので、マル
チプレクサ１０に入力されるが、判定回路１４およびデ
ータバス７には出力されない。マルチプレクサｌＯに入
力されたデータはラッチ回路１６に入力され、そしてデ
コーダ回路３に入力される。ラッチ回路１６はデコーダ
２のＡ出力信号の立上りで入力データをラッチする。こ
のデコーダ回路３は選択された出力が１１Ｈ“となり、
他が”Ｌ ＩＩとなる。例えば、デコーダ３の出力ｄを
選択したとすると、Ｎｃｈ）ランスファゲート５９〜６
１が導通となり、機能ブロック４が指定されたことにな
る。
なわち第２図および第２表に示す■期間のとき、Ａ／Ｄ
変換器１の出力信号ＡＤ３〜ＡＤ５はＮ ｃ ｈ ）ラ
ンスファゲート５３〜５５が導通状態となるので、マル
チプレクサ１０に入力されるが、判定回路１４およびデ
ータバス７には出力されない。マルチプレクサｌＯに入
力されたデータはラッチ回路１６に入力され、そしてデ
コーダ回路３に入力される。ラッチ回路１６はデコーダ
２のＡ出力信号の立上りで入力データをラッチする。こ
のデコーダ回路３は選択された出力が１１Ｈ“となり、
他が”Ｌ ＩＩとなる。例えば、デコーダ３の出力ｄを
選択したとすると、Ｎｃｈ）ランスファゲート５９〜６
１が導通となり、機能ブロック４が指定されたことにな
る。
第２表
次に、第２図および第２表に示す■期間になるように、
すなわちＡ／Ｄ変換器１の出力信号ＡＤＩ“Ｌ“’ 、
ＡＤ ２ ＝ ”Ｌ”になるように、ＡＩＮ端子のア
ナログ電圧値を入力する。すると、デコーダ回路２の出
力信号ＢがＨ°′となってＮ ｃ ｈ ）ランスファゲ
ート５６〜５８が導通となる。従って、Ａ／Ｄ変換器１
の出力信号ＡＤ３〜ＡＤ５がデータバス７に入力される
。このデータバス７に入力された信号は各機能ブロック
４〜６の入力データとなる。
すなわちＡ／Ｄ変換器１の出力信号ＡＤＩ“Ｌ“’ 、
ＡＤ ２ ＝ ”Ｌ”になるように、ＡＩＮ端子のア
ナログ電圧値を入力する。すると、デコーダ回路２の出
力信号ＢがＨ°′となってＮ ｃ ｈ ）ランスファゲ
ート５６〜５８が導通となる。従って、Ａ／Ｄ変換器１
の出力信号ＡＤ３〜ＡＤ５がデータバス７に入力される
。このデータバス７に入力された信号は各機能ブロック
４〜６の入力データとなる。
次に、第２図および第２表に示す■期間になるように、
すなわちＡ／Ｄ変換器１の出力信号ＡＤＩ＝°゛Ｌ”’
、ＡＤ２＝“ｌ Ｈｌ″になるように、ＡＩＮ端子のア
ナログ電圧値を入力する。これにより、デコーダ回路２
の出力信号Ｃが“Ｈ°′となってＮｃｈトランスファゲ
ート５０〜５２が導通となる。従って、Ａ／Ｄ変換器１
の出力信号ＡＤ３〜ＡＤ５が判定回路１４に入力される
。この入力データと機能ブロック４〜６の出力データは
一致検出回路１１〜１３に入力される。この一致検出回
路１１〜１３は一致すればＩＩ Ｈｌ＋を出力し、不一
致の場合は“Ｌ”を出力する。一致検圧回路１１〜１３
の各出力をナントゲート９に入力する。このナントゲー
ト９の出力はＮｃｈ）ランスファゲート６９を通して出
力端子ＡＯに出力される。出力結果は一致した場合が°
“Ｌ″、不一致の場合が“Ｈ°′となる。
すなわちＡ／Ｄ変換器１の出力信号ＡＤＩ＝°゛Ｌ”’
、ＡＤ２＝“ｌ Ｈｌ″になるように、ＡＩＮ端子のア
ナログ電圧値を入力する。これにより、デコーダ回路２
の出力信号Ｃが“Ｈ°′となってＮｃｈトランスファゲ
ート５０〜５２が導通となる。従って、Ａ／Ｄ変換器１
の出力信号ＡＤ３〜ＡＤ５が判定回路１４に入力される
。この入力データと機能ブロック４〜６の出力データは
一致検出回路１１〜１３に入力される。この一致検出回
路１１〜１３は一致すればＩＩ Ｈｌ＋を出力し、不一
致の場合は“Ｌ”を出力する。一致検圧回路１１〜１３
の各出力をナントゲート９に入力する。このナントゲー
ト９の出力はＮｃｈ）ランスファゲート６９を通して出
力端子ＡＯに出力される。出力結果は一致した場合が°
“Ｌ″、不一致の場合が“Ｈ°′となる。
以上のように、第２図の■、■、■期間中、Ａ／Ｄ変換
変換器比力信号であるＡＤ３〜ＡＤ５に第２表に示すデ
ィジタルデータを得られるようなアナログ電圧値をＡｎ
ｙから入力させてやれば、各機能ブロック４〜６のチエ
ツクを行うことができる。
変換器比力信号であるＡＤ３〜ＡＤ５に第２表に示すデ
ィジタルデータを得られるようなアナログ電圧値をＡｎ
ｙから入力させてやれば、各機能ブロック４〜６のチエ
ツクを行うことができる。
以上説明したように、本発明の半導体集積回路は、テス
ト端子とＡ／Ｄ変換器の出力ディジタル信号をモード切
換信号及び入力データ、出力期待値に分けて利用するこ
とにより、ＩＣのピン数を増大することなしにＩＣ内部
にテストモードを簡単に発生させることが出来るという
効果がある。
ト端子とＡ／Ｄ変換器の出力ディジタル信号をモード切
換信号及び入力データ、出力期待値に分けて利用するこ
とにより、ＩＣのピン数を増大することなしにＩＣ内部
にテストモードを簡単に発生させることが出来るという
効果がある。
また、本発明は工Ｃ内部に出力データ判定回路を付加す
ることにより各機能ブロックからの出力データを直接専
用試験装置でチエツクするのではなく、出力データを少
ないデータ量に変換してチエツク出来るので、簡易な専
用試験装置でテストが行なえるという効果がある。
ることにより各機能ブロックからの出力データを直接専
用試験装置でチエツクするのではなく、出力データを少
ないデータ量に変換してチエツク出来るので、簡易な専
用試験装置でテストが行なえるという効果がある。
４、
第１図は本発明の一実施例を示す半導体集積回路のブロ
ック図、第２図は第１図におけるテストモード時のタイ
ミング図である。 １・・・・・・Ａ／Ｄ変換器、２，３・・・・・デコー
ダ回路、４〜６・・・・・・テストを行う各機能ブシッ
ク、７・・・・・データバス、８．１５・・・・・・イ
ンバータゲート、９・・・・・・ナントゲート、１０・
・・・・マルチプレクサ、１１〜１３・・・・・一致検
出回路、１４・・・・・判定回路、１６・・・・・・ラ
ッチ回路、Ｔ・・・・・・テスト端子、ＡＩＮ・・アナ
ログ信号入力端子、ＡＯ・・・・・・出力端子。
ック図、第２図は第１図におけるテストモード時のタイ
ミング図である。 １・・・・・・Ａ／Ｄ変換器、２，３・・・・・デコー
ダ回路、４〜６・・・・・・テストを行う各機能ブシッ
ク、７・・・・・データバス、８．１５・・・・・・イ
ンバータゲート、９・・・・・・ナントゲート、１０・
・・・・マルチプレクサ、１１〜１３・・・・・一致検
出回路、１４・・・・・判定回路、１６・・・・・・ラ
ッチ回路、Ｔ・・・・・・テスト端子、ＡＩＮ・・アナ
ログ信号入力端子、ＡＯ・・・・・・出力端子。
Claims (1)
- 少くともテスト状態にするためのテスト信号入力端子と
Ａ／Ｄ変換器を内蔵した半導体集積回路において、前記
Ａ／Ｄ変換器の出力ディジタル信号を切換信号とし各機
能回路の出力を入力とするマルチプレクサ回路と、前記
Ａ／Ｄ変換器の出力ディジタル信号および前記マルチプ
レクサの出力信号を入力とする判定回路とを含むことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761590A JPH03231519A (ja) | 1990-02-06 | 1990-02-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2761590A JPH03231519A (ja) | 1990-02-06 | 1990-02-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03231519A true JPH03231519A (ja) | 1991-10-15 |
Family
ID=12225844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2761590A Pending JPH03231519A (ja) | 1990-02-06 | 1990-02-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03231519A (ja) |
-
1990
- 1990-02-06 JP JP2761590A patent/JPH03231519A/ja active Pending
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