JP2003179144A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
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- JP2003179144A JP2003179144A JP2001378237A JP2001378237A JP2003179144A JP 2003179144 A JP2003179144 A JP 2003179144A JP 2001378237 A JP2001378237 A JP 2001378237A JP 2001378237 A JP2001378237 A JP 2001378237A JP 2003179144 A JP2003179144 A JP 2003179144A
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Abstract
(57)【要約】
【課題】検出率が低下したり、テストパターンが長くな
ることなく遅延性故障を検出することができるようにす
る。 【解決手段】複数のスキャンセルの中から、第１のスキ
ャンセルと論理的に関連性のないスキャンセル群を検出
し、このスキャンセル群の中から第２のスキャンセルを
選択して、第１のスキャンセルのテスト出力を第２のス
キャンセルのテスト入力に接続する、もしくは第２のス
キャンセルのテスト出力を第１のスキャンセルのテスト
入力に接続することを繰り返し行い、前段のスキャンセ
ルのテスト出力を次段のスキャンセルのテスト入力に順
次接続してスキャンチェーンを構成する。
ることなく遅延性故障を検出することができるようにす
る。 【解決手段】複数のスキャンセルの中から、第１のスキ
ャンセルと論理的に関連性のないスキャンセル群を検出
し、このスキャンセル群の中から第２のスキャンセルを
選択して、第１のスキャンセルのテスト出力を第２のス
キャンセルのテスト入力に接続する、もしくは第２のス
キャンセルのテスト出力を第１のスキャンセルのテスト
入力に接続することを繰り返し行い、前段のスキャンセ
ルのテスト出力を次段のスキャンセルのテスト入力に順
次接続してスキャンチェーンを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部回路をテスト
するためのスキャンチェーンを備える半導体集積回路の
設計方法に関するものである。
するためのスキャンチェーンを備える半導体集積回路の
設計方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の遅延性故障（遷移故
障）を検出する方法として、代表的に、トランジション
フォールト（Transition Fault）とパスディレイフォー
ルト（Path Delay Fault）の２つの方法が知られてい
る。
障）を検出する方法として、代表的に、トランジション
フォールト（Transition Fault）とパスディレイフォー
ルト（Path Delay Fault）の２つの方法が知られてい
る。
【０００３】まず、トランジションフォールトは、内部
回路中の全てのノードに対して遷移故障を想定し、全て
のノードを遷移させることを目的としてテストパターン
を自動生成するものである。この方法は、必ずしもクリ
ティカルパスを活性化するものではないが、遷移に要す
る時間が大きいノードを検出して、そのノードで遅延性
故障が発生していることを検出可能な方法である。
回路中の全てのノードに対して遷移故障を想定し、全て
のノードを遷移させることを目的としてテストパターン
を自動生成するものである。この方法は、必ずしもクリ
ティカルパスを活性化するものではないが、遷移に要す
る時間が大きいノードを検出して、そのノードで遅延性
故障が発生していることを検出可能な方法である。
【０００４】一方、パスディレイフォールトは、プロセ
ス変動に伴う、チップ性能の検証等を目的として、指定
したパスだけを活性化するテストパターンを自動生成す
るものである。この方法では、通常、設計者がクリティ
カルパスを指定し、指定されたパスに対してのみテスト
が行われる。
ス変動に伴う、チップ性能の検証等を目的として、指定
したパスだけを活性化するテストパターンを自動生成す
るものである。この方法では、通常、設計者がクリティ
カルパスを指定し、指定されたパスに対してのみテスト
が行われる。
【０００５】これら２つの遅延性故障の検出方法は共に
スキャンテスト方式をベースとするものであり、例えば
ＡＴＰＧ（自動テストパターン生成）ツールにより実現
されている。
スキャンテスト方式をベースとするものであり、例えば
ＡＴＰＧ（自動テストパターン生成）ツールにより実現
されている。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
遅延性故障の検出方法のうち、例えばトランジションフ
ォールトは、縮退故障（良品であれば、０にも１にもな
るはずのノードが０又は１に固定されてしまう故障）に
比べると、１０％程度故障検出率が悪く、自動生成され
るテストパターンの長さも、０から１および１から０へ
の遷移状態を検出する必要があるため３〜５倍程度にな
ると言われている。
遅延性故障の検出方法のうち、例えばトランジションフ
ォールトは、縮退故障（良品であれば、０にも１にもな
るはずのノードが０又は１に固定されてしまう故障）に
比べると、１０％程度故障検出率が悪く、自動生成され
るテストパターンの長さも、０から１および１から０へ
の遷移状態を検出する必要があるため３〜５倍程度にな
ると言われている。
【０００７】以下、具体例を挙げて、従来の遅延性故障
の検出方法の問題点について説明する。
の検出方法の問題点について説明する。
【０００８】図２は、従来法を適用して設計されたスキ
ャンチェーンを備える半導体集積回路の一例の構成概略
図である。同図には、スキャンチェーンを構成する９個
のスキャンセルＦＡ１〜９と、ロジック（ｌｏｇｉｃ）
Ａ，Ｂと、ＡＮＤゲートＡ１とが示されている。なお、
各々のスキャンセルＦＡ１〜９は、通常入力、通常出
力、テスト入力、テスト出力、クロック端子を備えてお
り、図中テスト入力とテスト出力との接続は太線で示さ
れている。図２では、通常出力とテスト出力とは分かれ
ているが、共通とされ、スキャンセル内部で分岐する場
合もある。この場合には、両出力は同一状態が検出され
る。なお、図示省略しているが、各スキャンセルは、テ
ストと通常動作を切り替えるセレクト端子も備えてい
る。
ャンチェーンを備える半導体集積回路の一例の構成概略
図である。同図には、スキャンチェーンを構成する９個
のスキャンセルＦＡ１〜９と、ロジック（ｌｏｇｉｃ）
Ａ，Ｂと、ＡＮＤゲートＡ１とが示されている。なお、
各々のスキャンセルＦＡ１〜９は、通常入力、通常出
力、テスト入力、テスト出力、クロック端子を備えてお
り、図中テスト入力とテスト出力との接続は太線で示さ
れている。図２では、通常出力とテスト出力とは分かれ
ているが、共通とされ、スキャンセル内部で分岐する場
合もある。この場合には、両出力は同一状態が検出され
る。なお、図示省略しているが、各スキャンセルは、テ
ストと通常動作を切り替えるセレクト端子も備えてい
る。
【０００９】ここで、スキャンセルＦＡ１〜３の通常出
力は全てロジックＡに接続され、ロジックＡの３つの出
力はそれぞれスキャンセルＦＡ４〜６の通常入力に接続
されている。また、スキャンセルＦＡ４の通常出力はロ
ジックＢに接続され、ロジックＢの２つの出力はそれぞ
れスキャンセルＦＡ７，８の通常入力に接続されてい
る。スキャンセルＦＡ５，６の通常出力はＡＮＤゲート
の入力端子Ａ，Ｂに接続され、ＡＮＤゲートの出力Ｙは
スキャンセルＦＡ９の通常入力に接続されている。
力は全てロジックＡに接続され、ロジックＡの３つの出
力はそれぞれスキャンセルＦＡ４〜６の通常入力に接続
されている。また、スキャンセルＦＡ４の通常出力はロ
ジックＢに接続され、ロジックＢの２つの出力はそれぞ
れスキャンセルＦＡ７，８の通常入力に接続されてい
る。スキャンセルＦＡ５，６の通常出力はＡＮＤゲート
の入力端子Ａ，Ｂに接続され、ＡＮＤゲートの出力Ｙは
スキャンセルＦＡ９の通常入力に接続されている。
【００１０】また、９個のスキャンセルＦＡ１〜９は直
列に接続され、１本のスキャンチェーンが構成されてい
る。このスキャンチェーンでは、図中太線で示すよう
に、外部から初段のスキャンセルＦＡ１のテスト入力に
スキャンイン（ScanIn）が入力され、以後、スキャンセ
ルＦＡ１〜８のテスト出力がそれぞれ次段のスキャンセ
ルＦＡ２〜９のテスト入力に接続され、最終段のスキャ
ンセルＦＡ９のテスト出力がスキャンアウト（ScanOut
）として外部へ出力されている。
列に接続され、１本のスキャンチェーンが構成されてい
る。このスキャンチェーンでは、図中太線で示すよう
に、外部から初段のスキャンセルＦＡ１のテスト入力に
スキャンイン（ScanIn）が入力され、以後、スキャンセ
ルＦＡ１〜８のテスト出力がそれぞれ次段のスキャンセ
ルＦＡ２〜９のテスト入力に接続され、最終段のスキャ
ンセルＦＡ９のテスト出力がスキャンアウト（ScanOut
）として外部へ出力されている。
【００１１】ところで、遷移故障を想定した場合、半導
体集積回路の外部から、内部回路中の各々のノードにつ
いて、０から１および１から０への遷移が観測可能であ
る必要がある。また、あるノードを遷移させる場合に、
他のノードの状態を固定して遷移しない状況を作ること
によってより厳密なテストが可能となる。
体集積回路の外部から、内部回路中の各々のノードにつ
いて、０から１および１から０への遷移が観測可能であ
る必要がある。また、あるノードを遷移させる場合に、
他のノードの状態を固定して遷移しない状況を作ること
によってより厳密なテストが可能となる。
【００１２】例えば、図２のＡＮＤゲートＡ１において
は、その入力端子Ａ，Ｂの両方で信号の遷移を確認する
必要がある。スキャンチェーンを利用してデータをシフ
トし、ＡＮＤゲートＡ１の入力端子Ａ，Ｂに信号を印加
する場合、例えばスキャンセルＦＡ６，ＦＡ５の出力が
１，１の状態から、０を１段シフトして０，１の状態に
することにより、ＡＮＤゲートＡ１の入力端子Ａを１に
固定した状態で、入力端子Ｂを１から０へ遷移させるテ
ストを行うことができる。
は、その入力端子Ａ，Ｂの両方で信号の遷移を確認する
必要がある。スキャンチェーンを利用してデータをシフ
トし、ＡＮＤゲートＡ１の入力端子Ａ，Ｂに信号を印加
する場合、例えばスキャンセルＦＡ６，ＦＡ５の出力が
１，１の状態から、０を１段シフトして０，１の状態に
することにより、ＡＮＤゲートＡ１の入力端子Ａを１に
固定した状態で、入力端子Ｂを１から０へ遷移させるテ
ストを行うことができる。
【００１３】しかし、例えば入力端子Ｂを１に固定した
状態で、入力端子Ａを１から０へ遷移させるテストを行
うことは、スキャンチェーンを利用したシフト動作の過
程では実現不可能である。これは、スキャンセルＦＡ
６，５が論理的に関連性があり、スキャンチェーンを利
用したシフト動作では、スキャンセルＦＡ６のテスト出
力の状態に依存して、スキャンセルＦＡ５の出力が遷移
するからである。
状態で、入力端子Ａを１から０へ遷移させるテストを行
うことは、スキャンチェーンを利用したシフト動作の過
程では実現不可能である。これは、スキャンセルＦＡ
６，５が論理的に関連性があり、スキャンチェーンを利
用したシフト動作では、スキャンセルＦＡ６のテスト出
力の状態に依存して、スキャンセルＦＡ５の出力が遷移
するからである。
【００１４】この問題を解決するために、従来の遅延性
故障の検出方法を適用するＡＴＰＧツールでは、スキャ
ンチェーンのシフト動作だけで遷移の前状態、後状態を
実現するのではなく、まず、シフト動作で遷移の前状態
を作り、１回目のキャプチャーでロジックＡを用いてＦ
Ａ６、ＦＡ５の遷移を興し、２回目のキャプチャーでＡ
ＮＤゲートＡ１の遷移故障をＦＡ９で観測して遷移テス
トを実現している。
故障の検出方法を適用するＡＴＰＧツールでは、スキャ
ンチェーンのシフト動作だけで遷移の前状態、後状態を
実現するのではなく、まず、シフト動作で遷移の前状態
を作り、１回目のキャプチャーでロジックＡを用いてＦ
Ａ６、ＦＡ５の遷移を興し、２回目のキャプチャーでＡ
ＮＤゲートＡ１の遷移故障をＦＡ９で観測して遷移テス
トを実現している。
【００１５】しかし、この方法では、テストパターンの
生成が非常に困難であり、ロジックＡの回路構成に依存
して前述の遷移テストを行うテストパターンを自動生成
することができず、すなわち遅延性故障を検出すること
ができず、その分、故障検出率が低下するという問題が
あった。また、検出することができるとしても、自動生
成されるテストパターンが非常に長くなり、テスト時間
すなわちテストコストが増大するという問題があった。
生成が非常に困難であり、ロジックＡの回路構成に依存
して前述の遷移テストを行うテストパターンを自動生成
することができず、すなわち遅延性故障を検出すること
ができず、その分、故障検出率が低下するという問題が
あった。また、検出することができるとしても、自動生
成されるテストパターンが非常に長くなり、テスト時間
すなわちテストコストが増大するという問題があった。
【００１６】本発明の目的は、前記従来技術に基づく問
題点を解消し、検出率が低下したり、テストパターンが
長くなることなく遅延性故障を検出することができる半
導体集積回路の設計方法を提供することにある。
題点を解消し、検出率が低下したり、テストパターンが
長くなることなく遅延性故障を検出することができる半
導体集積回路の設計方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のスキャンセルを接続して構成され
たスキャンチェーンを備える半導体集積回路の設計方法
であって、前記複数のスキャンセルの中から、第１のス
キャンセルと論理的に関連性のないスキャンセル群を検
出し、このスキャンセル群の中から第２のスキャンセル
を選択して、前記第１のスキャンセルのテスト出力を前
記第２のスキャンセルのテスト入力に接続する、もしく
は前記第２のスキャンセルのテスト出力を前記第１のス
キャンセルのテスト入力に接続することを繰り返し行
い、前段のスキャンセルのテスト出力を次段のスキャン
セルのテスト入力に順次接続して前記スキャンチェーン
を構成することを特徴とする半導体集積回路の設計方法
を提供するものである。
に、本発明は、複数のスキャンセルを接続して構成され
たスキャンチェーンを備える半導体集積回路の設計方法
であって、前記複数のスキャンセルの中から、第１のス
キャンセルと論理的に関連性のないスキャンセル群を検
出し、このスキャンセル群の中から第２のスキャンセル
を選択して、前記第１のスキャンセルのテスト出力を前
記第２のスキャンセルのテスト入力に接続する、もしく
は前記第２のスキャンセルのテスト出力を前記第１のス
キャンセルのテスト入力に接続することを繰り返し行
い、前段のスキャンセルのテスト出力を次段のスキャン
セルのテスト入力に順次接続して前記スキャンチェーン
を構成することを特徴とする半導体集積回路の設計方法
を提供するものである。
【００１８】ここで、前記複数のスキャンセルの中か
ら、前記第１のスキャンセルの通常入力に影響を与える
ロジックと前記第１のスキャンセルの通常出力が影響を
与えるロジックとの入力に影響を与えるスキャンセル
群、および、該ロジック群の出力が影響を与えるスキャ
ンセル群を含む第１のスキャンセル群を検出した後、前
記複数のスキャンセルの中から、前記第１のスキャンセ
ルおよび前記第１のスキャンセル群以外のスキャンセル
群を検出することにより、前記第１のスキャンセルと論
理的に関連性のないスキャンセル群を検出するのが好ま
しい。
ら、前記第１のスキャンセルの通常入力に影響を与える
ロジックと前記第１のスキャンセルの通常出力が影響を
与えるロジックとの入力に影響を与えるスキャンセル
群、および、該ロジック群の出力が影響を与えるスキャ
ンセル群を含む第１のスキャンセル群を検出した後、前
記複数のスキャンセルの中から、前記第１のスキャンセ
ルおよび前記第１のスキャンセル群以外のスキャンセル
群を検出することにより、前記第１のスキャンセルと論
理的に関連性のないスキャンセル群を検出するのが好ま
しい。
【００１９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体集積回路の設計方法を
詳細に説明する。
施例に基づいて、本発明の半導体集積回路の設計方法を
詳細に説明する。
【００２０】本発明の半導体集積回路の設計方法に従っ
て、内部回路をテストするためのスキャンチェーンを構
成するに際しては、まず、スキャンチェーンを構成しよ
うとする複数のスキャンセルの中から、第１のスキャン
セルと論理的に関連性のないスキャンセル群を検出す
る。ここで、第１のスキャンセルは、スキャンチェーン
を構成しようとする複数のスキャンセルの中から選択さ
れた任意の１つのスキャンセルである。
て、内部回路をテストするためのスキャンチェーンを構
成するに際しては、まず、スキャンチェーンを構成しよ
うとする複数のスキャンセルの中から、第１のスキャン
セルと論理的に関連性のないスキャンセル群を検出す
る。ここで、第１のスキャンセルは、スキャンチェーン
を構成しようとする複数のスキャンセルの中から選択さ
れた任意の１つのスキャンセルである。
【００２１】なお、第１のスキャンセルと論理的に関連
性のないスキャンセル群を検出する方法は何ら限定され
ないが、例えば複数のスキャンセルの中から、第１のス
キャンセルの通常入力に影響を与えるロジックと第１の
スキャンセルの通常出力が影響を与えるロジックとの入
力に影響を与えるスキャンセル群、および、これらのロ
ジック群の出力が影響を与えるスキャンセル群を含む第
１のスキャンセル群を検出した後、複数のスキャンセル
の中から、第１のスキャンセルおよび第１のスキャンセ
ル群以外のスキャンセル群を検出することにより容易に
検出可能である。
性のないスキャンセル群を検出する方法は何ら限定され
ないが、例えば複数のスキャンセルの中から、第１のス
キャンセルの通常入力に影響を与えるロジックと第１の
スキャンセルの通常出力が影響を与えるロジックとの入
力に影響を与えるスキャンセル群、および、これらのロ
ジック群の出力が影響を与えるスキャンセル群を含む第
１のスキャンセル群を検出した後、複数のスキャンセル
の中から、第１のスキャンセルおよび第１のスキャンセ
ル群以外のスキャンセル群を検出することにより容易に
検出可能である。
【００２２】続いて、検出されたスキャンセル群の中か
ら第２のスキャンセルを選択して、第１のスキャンセル
のテスト出力を第２のスキャンセルのテスト入力に接続
する、もしくは第２のスキャンセルのテスト出力を第１
のスキャンセルのテスト入力に接続する。ここで、第２
のスキャンセルは、検出されたスキャンセル群の中から
選択された任意の１つのスキャンセルである。
ら第２のスキャンセルを選択して、第１のスキャンセル
のテスト出力を第２のスキャンセルのテスト入力に接続
する、もしくは第２のスキャンセルのテスト出力を第１
のスキャンセルのテスト入力に接続する。ここで、第２
のスキャンセルは、検出されたスキャンセル群の中から
選択された任意の１つのスキャンセルである。
【００２３】そして、以後前述の動作を繰り返し行い、
前段のスキャンセルの出力を次段のスキャンセルのテス
ト入力に順次接続してスキャンチェーンを構成する。
前段のスキャンセルの出力を次段のスキャンセルのテス
ト入力に順次接続してスキャンチェーンを構成する。
【００２４】以下、具体例を挙げて、本発明の半導体集
積回路の設計方法を説明する。
積回路の設計方法を説明する。
【００２５】図１は、本発明を適用して設計されたスキ
ャンチェーンを備える半導体集積回路の一実施例の構成
概略図である。同図には、スキャンチェーンを構成する
１８個のスキャンセルＦＡ１〜９，ＦＢ１〜９と、ロジ
ック（ｌｏｇｉｃ）Ａ，Ｂ，Ｃ，Ｄと、ＡＮＤゲートＡ
１とが示されている。図２の場合と同様に、各々のスキ
ャンセルＦＡ１〜９，ＦＢ１〜９は、通常入力、通常出
力、テスト入力、テスト出力、クロック端子を備えてお
り、図中テスト入力とテスト出力の接続は太線で示され
ている。
ャンチェーンを備える半導体集積回路の一実施例の構成
概略図である。同図には、スキャンチェーンを構成する
１８個のスキャンセルＦＡ１〜９，ＦＢ１〜９と、ロジ
ック（ｌｏｇｉｃ）Ａ，Ｂ，Ｃ，Ｄと、ＡＮＤゲートＡ
１とが示されている。図２の場合と同様に、各々のスキ
ャンセルＦＡ１〜９，ＦＢ１〜９は、通常入力、通常出
力、テスト入力、テスト出力、クロック端子を備えてお
り、図中テスト入力とテスト出力の接続は太線で示され
ている。
【００２６】なお、図１の上半分の回路、すなわちスキ
ャンセルＦＡ１〜９、ロジックＡおよびＢ、ＡＮＤゲー
トＡ１は、スキャンチェーンにおけるテスト入力の接続
状態を除いて図２に示す回路と同じである。言い換える
と、図１の回路では、図２の回路に対して、さらに、下
半分の回路、すなわちスキャンセルＦＢ１〜９、ロジッ
クＣおよびＤが追加され、スキャンセルＦＡ１〜９，Ｆ
Ｂ１〜９のテスト出力とテスト入力とを交互に接続して
１本のスキャンチェーンが構成されている。
ャンセルＦＡ１〜９、ロジックＡおよびＢ、ＡＮＤゲー
トＡ１は、スキャンチェーンにおけるテスト入力の接続
状態を除いて図２に示す回路と同じである。言い換える
と、図１の回路では、図２の回路に対して、さらに、下
半分の回路、すなわちスキャンセルＦＢ１〜９、ロジッ
クＣおよびＤが追加され、スキャンセルＦＡ１〜９，Ｆ
Ｂ１〜９のテスト出力とテスト入力とを交互に接続して
１本のスキャンチェーンが構成されている。
【００２７】すなわち、スキャンセルＦＡ１〜３の通常
出力はロジックＡに接続され、ロジックＡの３つの出力
はそれぞれスキャンセルＦＡ４〜６の通常入力に接続さ
れている。スキャンセルＦＡ４の通常出力はロジックＢ
に接続され、ロジックＢの２つの出力はそれぞれスキャ
ンセルＦＡ７，８の通常入力に接続されている。スキャ
ンセルＦＡ５，６の通常出力はＡＮＤゲートＡ１の入力
端子Ａ，Ｂに接続され、ＡＮＤゲートＡ１の出力Ｙはス
キャンセルＦＡ９の通常入力に接続されている。また、
スキャンセルＦＢ１〜３の通常出力はロジックＣに接続
され、ロジックＣの３つの出力はそれぞれスキャンセル
ＦＢ４〜６の通常入力に接続されている。スキャンセル
ＦＢ４〜６の通常出力は全てロジックＤに接続され、ロ
ジックＤの３つの出力はそれぞれスキャンセルＦＢ７〜
９の通常入力に接続されている。
出力はロジックＡに接続され、ロジックＡの３つの出力
はそれぞれスキャンセルＦＡ４〜６の通常入力に接続さ
れている。スキャンセルＦＡ４の通常出力はロジックＢ
に接続され、ロジックＢの２つの出力はそれぞれスキャ
ンセルＦＡ７，８の通常入力に接続されている。スキャ
ンセルＦＡ５，６の通常出力はＡＮＤゲートＡ１の入力
端子Ａ，Ｂに接続され、ＡＮＤゲートＡ１の出力Ｙはス
キャンセルＦＡ９の通常入力に接続されている。また、
スキャンセルＦＢ１〜３の通常出力はロジックＣに接続
され、ロジックＣの３つの出力はそれぞれスキャンセル
ＦＢ４〜６の通常入力に接続されている。スキャンセル
ＦＢ４〜６の通常出力は全てロジックＤに接続され、ロ
ジックＤの３つの出力はそれぞれスキャンセルＦＢ７〜
９の通常入力に接続されている。
【００２８】また、１８個のスキャンセルＦＡ１〜９，
ＦＢ１〜９は交互に接続され、１本のスキャンチェーン
が構成されている。このスキャンチェーンでは、図中太
線で示すように、外部から初段のスキャンセルＦＡ１の
テスト入力にスキャンイン（ScanIn）が入力され、以
後、スキャンセルＦＡ１，ＦＢ１，ＦＡ２，ＦＢ２，Ｆ
Ａ３，ＦＢ３，ＦＡ４，ＦＢ４，ＦＡ５，ＦＢ５，ＦＡ
６，ＦＢ６，ＦＡ７，ＦＢ７，ＦＡ８，ＦＢ８，ＦＡ９
のテスト出力がそれぞれ次段のスキャンセルＦＢ１，Ｆ
Ａ２，ＦＢ２，ＦＡ３，ＦＢ３，ＦＡ４，ＦＢ４，ＦＡ
５，ＦＢ５，ＦＡ６，ＦＢ６，ＦＡ７，ＦＢ７，ＦＡ
８，ＦＢ８，ＦＡ９，ＦＢ９のテスト入力に接続され、
最終段のスキャンセルＦＢ９のテスト出力がスキャンア
ウト（ScanOut ）として外部へ出力されている。
ＦＢ１〜９は交互に接続され、１本のスキャンチェーン
が構成されている。このスキャンチェーンでは、図中太
線で示すように、外部から初段のスキャンセルＦＡ１の
テスト入力にスキャンイン（ScanIn）が入力され、以
後、スキャンセルＦＡ１，ＦＢ１，ＦＡ２，ＦＢ２，Ｆ
Ａ３，ＦＢ３，ＦＡ４，ＦＢ４，ＦＡ５，ＦＢ５，ＦＡ
６，ＦＢ６，ＦＡ７，ＦＢ７，ＦＡ８，ＦＢ８，ＦＡ９
のテスト出力がそれぞれ次段のスキャンセルＦＢ１，Ｆ
Ａ２，ＦＢ２，ＦＡ３，ＦＢ３，ＦＡ４，ＦＢ４，ＦＡ
５，ＦＢ５，ＦＡ６，ＦＢ６，ＦＡ７，ＦＢ７，ＦＡ
８，ＦＢ８，ＦＡ９，ＦＢ９のテスト入力に接続され、
最終段のスキャンセルＦＢ９のテスト出力がスキャンア
ウト（ScanOut ）として外部へ出力されている。
【００２９】図１に示す回路において、スキャンセルＦ
Ｂ１〜９は、本発明に従って、スキャンチェーンを構成
しようとする複数のスキャンセルの中から選択された、
スキャンセルＦＡ１〜９と論理的に関連性のないスキャ
ンセル群である。すなわち、スキャンセルＦＡ１〜９の
通常出力はスキャンセルＦＢ１〜９の通常入力に影響を
与えないし、同様に、スキャンセルＦＢ１〜９の通常出
力もスキャンセルＦＡ１〜９の通常入力に影響を与えな
い。
Ｂ１〜９は、本発明に従って、スキャンチェーンを構成
しようとする複数のスキャンセルの中から選択された、
スキャンセルＦＡ１〜９と論理的に関連性のないスキャ
ンセル群である。すなわち、スキャンセルＦＡ１〜９の
通常出力はスキャンセルＦＢ１〜９の通常入力に影響を
与えないし、同様に、スキャンセルＦＢ１〜９の通常出
力もスキャンセルＦＡ１〜９の通常入力に影響を与えな
い。
【００３０】そして、例えばスキャンセルＦＡ１のテス
ト出力は、このスキャンセルＦＡ１と論理的に関連性の
ないスキャンセル群ＦＢ１〜９の中から選択されたスキ
ャンセルＦＢ１のテスト入力に接続されている。同様
に、スキャンセルＦＢ１の出力は、論理的に関連性のな
いスキャンセル群ＦＡ１〜９の中から選択されたスキャ
ンセルＦＡ２のテスト入力に接続されている。また、ス
キャンセルＦＡ２〜９，ＦＢ２〜９についても同様であ
る。
ト出力は、このスキャンセルＦＡ１と論理的に関連性の
ないスキャンセル群ＦＢ１〜９の中から選択されたスキ
ャンセルＦＢ１のテスト入力に接続されている。同様
に、スキャンセルＦＢ１の出力は、論理的に関連性のな
いスキャンセル群ＦＡ１〜９の中から選択されたスキャ
ンセルＦＡ２のテスト入力に接続されている。また、ス
キャンセルＦＡ２〜９，ＦＢ２〜９についても同様であ
る。
【００３１】なお、スキャンチェーンにおけるスキャン
セルの接続順序は図示例のものに限定されず、前後のス
キャンセル同士が互いに論理的に関連性がないのであれ
ばどのような順序で接続してもよい。また、図示例で
は、スキャンセルＦＡ１〜９とスキャンセルＦＢ１〜９
に分けているが、これも限定されず、例えばスキャンセ
ルＦＡ１〜９の中でも、スキャンセルＦＡ４とＦＡ９の
ように、論理的に関連性のないものであれば前後に接続
してもよい。
セルの接続順序は図示例のものに限定されず、前後のス
キャンセル同士が互いに論理的に関連性がないのであれ
ばどのような順序で接続してもよい。また、図示例で
は、スキャンセルＦＡ１〜９とスキャンセルＦＢ１〜９
に分けているが、これも限定されず、例えばスキャンセ
ルＦＡ１〜９の中でも、スキャンセルＦＡ４とＦＡ９の
ように、論理的に関連性のないものであれば前後に接続
してもよい。
【００３２】ここで、図１に示す回路では、図中上半分
の回路のテストを行う場合、下半分の回路のテストは行
わないものとする。逆に、下半分の回路のテストを行う
場合には上半分の回路のテストは行わないものとする。
の回路のテストを行う場合、下半分の回路のテストは行
わないものとする。逆に、下半分の回路のテストを行う
場合には上半分の回路のテストは行わないものとする。
【００３３】これにより、上半分の回路をテストする場
合には、スキャンセルＦＢ１〜９を利用してスキャンセ
ルＦＡ１〜９に任意のデータを設定することができる。
また逆に、下半分の回路のテストを行う場合には、スキ
ャンセルＦＡ１〜９を利用してスキャンセルＦＢ１〜９
に任意のデータを設定可能になる。また、これにより、
スキャンチェーンによるシフト動作を利用するだけで遅
延性故障を検出することができる。
合には、スキャンセルＦＢ１〜９を利用してスキャンセ
ルＦＡ１〜９に任意のデータを設定することができる。
また逆に、下半分の回路のテストを行う場合には、スキ
ャンセルＦＡ１〜９を利用してスキャンセルＦＢ１〜９
に任意のデータを設定可能になる。また、これにより、
スキャンチェーンによるシフト動作を利用するだけで遅
延性故障を検出することができる。
【００３４】例えば、ＡＮＤゲートＡ１の遅延性故障の
テストを行う場合、まず、スキャンセルＦＡ５，ＦＢ
５，ＦＡ６のテスト出力が１，１，１の状態から、０を
シフトして０，１，１の状態に遷移させることにより、
入力端子Ｂを１に固定した状態で入力端子Ａを１から０
へ遷移させるテストを行うことができる。また、続いて
１をシフトして１，０，１の状態に遷移させることによ
り、入力端子Ｂを１に固定した状態で入力端子Ａを０か
ら１へ遷移させるテストを行うことができる。
テストを行う場合、まず、スキャンセルＦＡ５，ＦＢ
５，ＦＡ６のテスト出力が１，１，１の状態から、０を
シフトして０，１，１の状態に遷移させることにより、
入力端子Ｂを１に固定した状態で入力端子Ａを１から０
へ遷移させるテストを行うことができる。また、続いて
１をシフトして１，０，１の状態に遷移させることによ
り、入力端子Ｂを１に固定した状態で入力端子Ａを０か
ら１へ遷移させるテストを行うことができる。
【００３５】また、スキャンセルＦＡ５，ＦＢ５，ＦＡ
６の通常出力が１，０，１の状態から、１をシフトして
１，１，０の状態に遷移させることにより、入力端子Ａ
を１に固定した状態で入力端子Ｂを１から０へ遷移させ
るテストを行うことができる。また、続いて１をシフト
して１，１，１の状態に遷移させることにより、入力端
子Ａを１に固定した状態で入力端子Ｂを０から１へ遷移
させるテストを行うことができる。
６の通常出力が１，０，１の状態から、１をシフトして
１，１，０の状態に遷移させることにより、入力端子Ａ
を１に固定した状態で入力端子Ｂを１から０へ遷移させ
るテストを行うことができる。また、続いて１をシフト
して１，１，１の状態に遷移させることにより、入力端
子Ａを１に固定した状態で入力端子Ｂを０から１へ遷移
させるテストを行うことができる。
【００３６】また、スキャンセルＦＡ７の通常入力に接
続されているロジックＢの出力の遅延性故障をテストす
る場合、スキャンセルＦＢ６からスキャンセルＦＡ７に
０がシフトされる状態で、スキャンセルＦＢ３からＦＡ
４に対してロジックＢの出力が０から１に遷移するよう
なデータをシフトし、これをスキャンセルＦＡ７にキャ
プチャーすることにより、ロジックＢの出力の０から１
への遷移状態を確認することができる。
続されているロジックＢの出力の遅延性故障をテストす
る場合、スキャンセルＦＢ６からスキャンセルＦＡ７に
０がシフトされる状態で、スキャンセルＦＢ３からＦＡ
４に対してロジックＢの出力が０から１に遷移するよう
なデータをシフトし、これをスキャンセルＦＡ７にキャ
プチャーすることにより、ロジックＢの出力の０から１
への遷移状態を確認することができる。
【００３７】また、スキャンセルＦＢ６からスキャンセ
ルＦＡ７に１がシフトされる状態で、スキャンセルＦＢ
３からＦＡ４に対してロジックＢの出力が１から０に遷
移するようなデータをシフトし、これをスキャンセルＦ
Ａ７にキャプチャーすることにより、ロジックＢの出力
の１から０への遷移状態を確認することができる。
ルＦＡ７に１がシフトされる状態で、スキャンセルＦＢ
３からＦＡ４に対してロジックＢの出力が１から０に遷
移するようなデータをシフトし、これをスキャンセルＦ
Ａ７にキャプチャーすることにより、ロジックＢの出力
の１から０への遷移状態を確認することができる。
【００３８】このように、本発明法を適用して構成され
たスキャンチェーンを備える半導体集積回路では、スキ
ャンチェーンのシフト動作を利用してスキャンセルにデ
ータを設定するだけで容易に遅延性故障を検出するため
のテストパターンを自動生成することができるし、ロジ
ックの回路構成に依存して、遅延性故障を検出するため
のテストパターンを生成できないということがないの
で、縮退故障と同程度の遅延性故障の検出率を実現する
ことができる。
たスキャンチェーンを備える半導体集積回路では、スキ
ャンチェーンのシフト動作を利用してスキャンセルにデ
ータを設定するだけで容易に遅延性故障を検出するため
のテストパターンを自動生成することができるし、ロジ
ックの回路構成に依存して、遅延性故障を検出するため
のテストパターンを生成できないということがないの
で、縮退故障と同程度の遅延性故障の検出率を実現する
ことができる。
【００３９】また、従来のＡＴＰＧツールのように、ロ
ジックの出力を操作した後、これを再度キャプチャーす
るようなテストパターンを生成する必要はなく、例えば
本実施例のように、ロジックＡ，Ｂのテストが行われる
場合にはロジックＣ，Ｄのテストが行われず、その逆
に、ロジックＣ，Ｄのテストが行われる場合にはロジッ
クＡ，Ｂのテストが行われない場合には、縮退故障と比
べて２倍程度のテストパターンの長さで同程度の故障検
出率を実現可能である。
ジックの出力を操作した後、これを再度キャプチャーす
るようなテストパターンを生成する必要はなく、例えば
本実施例のように、ロジックＡ，Ｂのテストが行われる
場合にはロジックＣ，Ｄのテストが行われず、その逆
に、ロジックＣ，Ｄのテストが行われる場合にはロジッ
クＡ，Ｂのテストが行われない場合には、縮退故障と比
べて２倍程度のテストパターンの長さで同程度の故障検
出率を実現可能である。
【００４０】本発明の半導体集積回路の設計方法は、基
本的に以上のようなものである。以上、本発明の半導体
集積回路の設計方法について詳細に説明したが、本発明
は上記実施例に限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。
本的に以上のようなものである。以上、本発明の半導体
集積回路の設計方法について詳細に説明したが、本発明
は上記実施例に限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。
【００４１】
【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路の設計方法は、複数のスキャンセルの中か
ら、第１のスキャンセルと論理的に関連性のないスキャ
ンセル群を検出し、このスキャンセル群の中から第２の
スキャンセルを選択して、第１のスキャンセルのテスト
出力を第２のスキャンセルのテスト入力に接続する、も
しくは第２のスキャンセルのテスト出力を第１のスキャ
ンセルのテスト入力に接続することを繰り返し行い、前
段のスキャンセルのテスト出力を次段のスキャンセルの
テスト入力に順次接続してスキャンチェーンを構成する
ようにしたものである。これにより、本発明の半導体集
積回路の設計方法によれば、遅延性故障のテストにおい
て、従来よりもはるかに少ない縮退故障の２倍程度のテ
ストパターンで、縮退故障と同程度の検出率を得ること
ができる。
体集積回路の設計方法は、複数のスキャンセルの中か
ら、第１のスキャンセルと論理的に関連性のないスキャ
ンセル群を検出し、このスキャンセル群の中から第２の
スキャンセルを選択して、第１のスキャンセルのテスト
出力を第２のスキャンセルのテスト入力に接続する、も
しくは第２のスキャンセルのテスト出力を第１のスキャ
ンセルのテスト入力に接続することを繰り返し行い、前
段のスキャンセルのテスト出力を次段のスキャンセルの
テスト入力に順次接続してスキャンチェーンを構成する
ようにしたものである。これにより、本発明の半導体集
積回路の設計方法によれば、遅延性故障のテストにおい
て、従来よりもはるかに少ない縮退故障の２倍程度のテ
ストパターンで、縮退故障と同程度の検出率を得ること
ができる。
【図１】 本発明法を適用して設計されたスキャンチェ
ーンを備える半導体集積回路の一実施例の構成概略図で
ある。
ーンを備える半導体集積回路の一実施例の構成概略図で
ある。
【図２】 従来法を適用して設計されたスキャンチェー
ンを備える半導体集積回路の一例の構成概略図である。
ンを備える半導体集積回路の一例の構成概略図である。
ＦＡ１〜９，ＦＢ１〜９ スキャンセル
Ａ，Ｂ，Ｃ，Ｄ ロジック
Ａ１ ＡＮＤゲート
Claims (2)
- 【請求項１】複数のスキャンセルを接続して構成された
スキャンチェーンを備える半導体集積回路の設計方法で
あって、 前記複数のスキャンセルの中から、第１のスキャンセル
と論理的に関連性のないスキャンセル群を検出し、この
スキャンセル群の中から第２のスキャンセルを選択し
て、前記第１のスキャンセルのテスト出力を前記第２の
スキャンセルのテスト入力に接続する、もしくは前記第
２のスキャンセルのテスト出力を前記第１のスキャンセ
ルのテスト入力に接続することを繰り返し行い、前段の
スキャンセルのテスト出力を次段のスキャンセルのテス
ト入力に順次接続して前記スキャンチェーンを構成する
ことを特徴とする半導体集積回路の設計方法。 - 【請求項２】前記複数のスキャンセルの中から、前記第
１のスキャンセルの通常入力に影響を与えるロジックと
前記第１のスキャンセルの通常出力が影響を与えるロジ
ックとの入力に影響を与えるスキャンセル群、および、
該ロジック群の出力が影響を与えるスキャンセル群を含
む第１のスキャンセル群を検出した後、前記複数のスキ
ャンセルの中から、前記第１のスキャンセルおよび前記
第１のスキャンセル群以外のスキャンセル群を検出する
ことにより、前記第１のスキャンセルと論理的に関連性
のないスキャンセル群を検出することを特徴とする請求
項１に記載の半導体集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001378237A JP3804927B2 (ja) | 2001-12-12 | 2001-12-12 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001378237A JP3804927B2 (ja) | 2001-12-12 | 2001-12-12 | 半導体集積回路の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003179144A true JP2003179144A (ja) | 2003-06-27 |
| JP3804927B2 JP3804927B2 (ja) | 2006-08-02 |
Family
ID=19186016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001378237A Expired - Fee Related JP3804927B2 (ja) | 2001-12-12 | 2001-12-12 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3804927B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI416147B (zh) * | 2011-03-09 | 2013-11-21 | Global Unichip Corp | 於積體電路設計中進行測試時脈域設計的方法及相關的電腦可讀媒體 |
| CN111103531A (zh) * | 2018-10-26 | 2020-05-05 | 瑞昱半导体股份有限公司 | 芯片 |
-
2001
- 2001-12-12 JP JP2001378237A patent/JP3804927B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI416147B (zh) * | 2011-03-09 | 2013-11-21 | Global Unichip Corp | 於積體電路設計中進行測試時脈域設計的方法及相關的電腦可讀媒體 |
| CN111103531A (zh) * | 2018-10-26 | 2020-05-05 | 瑞昱半导体股份有限公司 | 芯片 |
| CN111103531B (zh) * | 2018-10-26 | 2022-11-01 | 瑞昱半导体股份有限公司 | 芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3804927B2 (ja) | 2006-08-02 |
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