JP2001296331A - スキャンテスト回路 - Google Patents
スキャンテスト回路Info
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- JP2001296331A JP2001296331A JP2000112495A JP2000112495A JP2001296331A JP 2001296331 A JP2001296331 A JP 2001296331A JP 2000112495 A JP2000112495 A JP 2000112495A JP 2000112495 A JP2000112495 A JP 2000112495A JP 2001296331 A JP2001296331 A JP 2001296331A
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Abstract
(57)【要約】
【課題】 スキャンテスト時に、フリップフロップ回路
に接続されるゲートに対してテストパターンを作成する
ことができ、高い故障検出率を実現するスキャンテスト
回路を提供する。 【解決手段】 本発明のスキャンテスト回路は、スキャ
ンフリップフロップ回路１１ａ〜１１ｃと、組み合わせ
回路１２ａ、１２ｂと、ＤＦＦ（D-type Flip Flop）回
路１３と、ＢＰＦＦ回路１４ａ、１４ｂとを備えること
を特徴とする。ＢＰＦＦ回路１４ａ、１４ｂは、データ
入力端子Ｄと、テストイネーブル信号入力端子ＴＥと、
クロック信号入力端子Ｃと、データ出力端子Ｑと、ＤＦ
Ｆ回路と、ＤＦＦ回路から出力された信号とテストイネ
ーブル信号の反転信号を論理積して出力するＡＮＤゲー
トと、テストイネーブル信号とデータ信号を論理積して
出力するＡＮＤゲートと、ＡＮＤゲートから出力される
信号を論理和してデータ出力端子Ｑに出力するＯＲゲー
トとを備えている。
に接続されるゲートに対してテストパターンを作成する
ことができ、高い故障検出率を実現するスキャンテスト
回路を提供する。 【解決手段】 本発明のスキャンテスト回路は、スキャ
ンフリップフロップ回路１１ａ〜１１ｃと、組み合わせ
回路１２ａ、１２ｂと、ＤＦＦ（D-type Flip Flop）回
路１３と、ＢＰＦＦ回路１４ａ、１４ｂとを備えること
を特徴とする。ＢＰＦＦ回路１４ａ、１４ｂは、データ
入力端子Ｄと、テストイネーブル信号入力端子ＴＥと、
クロック信号入力端子Ｃと、データ出力端子Ｑと、ＤＦ
Ｆ回路と、ＤＦＦ回路から出力された信号とテストイネ
ーブル信号の反転信号を論理積して出力するＡＮＤゲー
トと、テストイネーブル信号とデータ信号を論理積して
出力するＡＮＤゲートと、ＡＮＤゲートから出力される
信号を論理和してデータ出力端子Ｑに出力するＯＲゲー
トとを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
評価するスキャンテスト回路に関し、特に、マルチプレ
クススキャン式フリップフロップを用いたスキャンテス
ト回路に関する。
評価するスキャンテスト回路に関し、特に、マルチプレ
クススキャン式フリップフロップを用いたスキャンテス
ト回路に関する。
【０００２】
【従来の技術】半導体集積回路の設計、製造において
は、設計、製造された半導体集積回路が必要な仕様を満
たすか否かを検証するために、テストを行うことが必要
である。近年、半導体技術の急速な進歩に伴って半導体
集積回路は大規模化、複雑化しており、それらを効率的
にテストするものとしてスキャンテスト回路が提案され
ている。
は、設計、製造された半導体集積回路が必要な仕様を満
たすか否かを検証するために、テストを行うことが必要
である。近年、半導体技術の急速な進歩に伴って半導体
集積回路は大規模化、複雑化しており、それらを効率的
にテストするものとしてスキャンテスト回路が提案され
ている。
【０００３】図３は、従来のスキャンテスト回路の構成
を示す回路図である。図３において、従来のスキャンテ
スト回路は、スキャンフリップフロップ回路３１ａ〜３
１ｃと、組み合わせ回路３２ａ、３２ｂと、ＤＦＦ（D-
type Flip Flop）回路３３ａ〜３３ｃと、を備えてい
る。また、ＤＦＦ回路３３ａ〜３３ｃは、データ信号を
受け取るデータ入力端子Ｄと、クロック信号を受け取る
クロック信号入力端子Ｃと、データ信号を出力するデー
タ出力端子Ｑと、を備えている。
を示す回路図である。図３において、従来のスキャンテ
スト回路は、スキャンフリップフロップ回路３１ａ〜３
１ｃと、組み合わせ回路３２ａ、３２ｂと、ＤＦＦ（D-
type Flip Flop）回路３３ａ〜３３ｃと、を備えてい
る。また、ＤＦＦ回路３３ａ〜３３ｃは、データ信号を
受け取るデータ入力端子Ｄと、クロック信号を受け取る
クロック信号入力端子Ｃと、データ信号を出力するデー
タ出力端子Ｑと、を備えている。
【０００４】ここで、スキャンフリップフロップ回路３
１ａ〜３１ｃは、外部からのクロック信号（ＣＬＫＡ）
によって動作が制御される。
１ａ〜３１ｃは、外部からのクロック信号（ＣＬＫＡ）
によって動作が制御される。
【０００５】また、ＤＦＦ回路３３ａは、外部からのク
ロック信号（ＣＬＫＢ）によって動作が制御され、ＤＦ
Ｆ回路３３ｂ、３３ｃは、ＤＦＦ回路３３ａのデータ出
力端子Ｑから出力される信号をクロック信号として受け
取り、それによって動作が制御される。
ロック信号（ＣＬＫＢ）によって動作が制御され、ＤＦ
Ｆ回路３３ｂ、３３ｃは、ＤＦＦ回路３３ａのデータ出
力端子Ｑから出力される信号をクロック信号として受け
取り、それによって動作が制御される。
【０００６】次に、スキャンフリップフロップ回路３１
ａ〜３１ｃの構成について詳細に説明する。
ａ〜３１ｃの構成について詳細に説明する。
【０００７】図４は、図３に示したスキャンフリップフ
ロップ回路３１ａ〜３１ｃの構成を示す回路図である。
図４に示すとおり、このスキャンフリップフロップ回路
３１ａ〜３１ｃは、データ信号を受け取るデータ入力端
子Ｄと、スキャンデータ信号を受け取るスキャン入力端
子ＳＩと、スキャンデータ信号を受け取るためのトリガ
となるスキャンイネーブル信号（ＳＣＡＮＥＮ）を受け
取るスキャンイネーブル信号入力端子ＳＥと、クロック
信号（ＣＬＫＡ）を受け取るクロック信号入力端子Ｃ
と、データ信号及びスキャンデータ信号となる出力デー
タ信号を出力するデータ出力端子Ｑと、データ入力端子
Ｄに入力されたデータ信号とスキャンイネーブル信号入
力端子ＳＥに入力されたスキャンイネーブル信号（ＳＣ
ＡＮＥＮ）の反転信号を論理積して出力するＡＮＤゲー
ト４１と、スキャンイネーブル信号入力端子ＳＥに入力
されたスキャンイネーブル信号（ＳＣＡＮＥＮ）とスキ
ャン入力端子ＳＩに入力されたスキャンデータ信号を論
理積して出力するＡＮＤゲート４２と、ＡＮＤゲート４
１及びＡＮＤゲート４２から出力される信号を論理和し
て出力するＯＲゲート４３と、ＯＲゲート４３から出力
された信号を受け取り、クロック信号入力端子Ｃで受け
取ったクロック信号（ＣＬＫＡ）に基づいて出力データ
信号としてデータ出力端子Ｑから出力するＤＦＦ回路４
４と、を備えている。
ロップ回路３１ａ〜３１ｃの構成を示す回路図である。
図４に示すとおり、このスキャンフリップフロップ回路
３１ａ〜３１ｃは、データ信号を受け取るデータ入力端
子Ｄと、スキャンデータ信号を受け取るスキャン入力端
子ＳＩと、スキャンデータ信号を受け取るためのトリガ
となるスキャンイネーブル信号（ＳＣＡＮＥＮ）を受け
取るスキャンイネーブル信号入力端子ＳＥと、クロック
信号（ＣＬＫＡ）を受け取るクロック信号入力端子Ｃ
と、データ信号及びスキャンデータ信号となる出力デー
タ信号を出力するデータ出力端子Ｑと、データ入力端子
Ｄに入力されたデータ信号とスキャンイネーブル信号入
力端子ＳＥに入力されたスキャンイネーブル信号（ＳＣ
ＡＮＥＮ）の反転信号を論理積して出力するＡＮＤゲー
ト４１と、スキャンイネーブル信号入力端子ＳＥに入力
されたスキャンイネーブル信号（ＳＣＡＮＥＮ）とスキ
ャン入力端子ＳＩに入力されたスキャンデータ信号を論
理積して出力するＡＮＤゲート４２と、ＡＮＤゲート４
１及びＡＮＤゲート４２から出力される信号を論理和し
て出力するＯＲゲート４３と、ＯＲゲート４３から出力
された信号を受け取り、クロック信号入力端子Ｃで受け
取ったクロック信号（ＣＬＫＡ）に基づいて出力データ
信号としてデータ出力端子Ｑから出力するＤＦＦ回路４
４と、を備えている。
【０００８】図４に示されるとおり、スキャンフリップ
フロップ回路３１ａ〜３１ｃは、スキャンイネーブル信
号入力端子ＳＥにスキャンイネーブル信号（ＳＣＡＮＥ
Ｎ）としてロー信号が入力されている時には、データ入
力端子Ｄに入力されたデータ信号をデータ出力端子Ｑか
ら出力する通常動作モードとなる。一方、スキャンイネ
ーブル信号入力端子ＳＥにスキャンイネーブル信号（Ｓ
ＣＡＮＥＮ）としてハイ信号が入力されている時には、
スキャン入力端子ＳＩに入力されたスキャンデータ信号
をデータ出力端子Ｑから出力するスキャンテストモード
となる。
フロップ回路３１ａ〜３１ｃは、スキャンイネーブル信
号入力端子ＳＥにスキャンイネーブル信号（ＳＣＡＮＥ
Ｎ）としてロー信号が入力されている時には、データ入
力端子Ｄに入力されたデータ信号をデータ出力端子Ｑか
ら出力する通常動作モードとなる。一方、スキャンイネ
ーブル信号入力端子ＳＥにスキャンイネーブル信号（Ｓ
ＣＡＮＥＮ）としてハイ信号が入力されている時には、
スキャン入力端子ＳＩに入力されたスキャンデータ信号
をデータ出力端子Ｑから出力するスキャンテストモード
となる。
【０００９】次に、従来のスキャンテスト回路の動作に
ついて、図３及び図４に基づいて詳細に説明する。スキ
ャンイネーブル信号（ＳＣＡＮＥＮ）としてハイ信号が
入力されると、スキャンフリップフロップ回路３１ａ〜
３１ｃは、スキャンテストモードとなり、一連のシフト
レジスタとして機能する。まず、スキャンフリップフロ
ップ回路３１ａは、クロック信号入力端子Ｃで受け取っ
たクロック信号（ＣＬＫＡ）に基づいて、入力スキャン
データ信号（ＳＣＡＮＩＮ）をスキャン入力端子ＳＩで
受け取り、出力データ信号としてデータ出力端子Ｑから
出力する。この出力データ信号は、データ信号として組
み合わせ回路３２ａに入力されると共に、スキャンデー
タ信号としてスキャンフリップフロップ回路３１ｂのス
キャン入力端子ＳＩに入力される。次に、スキャンフリ
ップフロップ回路３１ｂは、クロック信号入力端子Ｃで
受け取ったクロック信号（ＣＬＫＡ）に基づいて、スキ
ャンフリップフロップ回路３１ａのデータ出力端子Ｑか
ら出力されたスキャンデータ信号をスキャン入力端子Ｓ
Ｉで受け取り、出力データ信号としてデータ出力端子Ｑ
から出力する。この出力データ信号は、データ信号とし
て組み合わせ回路３２ａに入力されると共に、スキャン
データ信号としてスキャンフリップフロップ回路３１ｃ
のスキャン入力端子ＳＩに入力される。組み合わせ回路
３２ａでは、スキャンフリップフロップ回路３１ａ及び
スキャンフリップフロップ回路３１ｂのデータ出力端子
Ｑから出力されるデータ信号を論理処理して、ＤＦＦ回
路３３ｂ及びＤＦＦ回路３３ｃにデータ信号として出力
する。
ついて、図３及び図４に基づいて詳細に説明する。スキ
ャンイネーブル信号（ＳＣＡＮＥＮ）としてハイ信号が
入力されると、スキャンフリップフロップ回路３１ａ〜
３１ｃは、スキャンテストモードとなり、一連のシフト
レジスタとして機能する。まず、スキャンフリップフロ
ップ回路３１ａは、クロック信号入力端子Ｃで受け取っ
たクロック信号（ＣＬＫＡ）に基づいて、入力スキャン
データ信号（ＳＣＡＮＩＮ）をスキャン入力端子ＳＩで
受け取り、出力データ信号としてデータ出力端子Ｑから
出力する。この出力データ信号は、データ信号として組
み合わせ回路３２ａに入力されると共に、スキャンデー
タ信号としてスキャンフリップフロップ回路３１ｂのス
キャン入力端子ＳＩに入力される。次に、スキャンフリ
ップフロップ回路３１ｂは、クロック信号入力端子Ｃで
受け取ったクロック信号（ＣＬＫＡ）に基づいて、スキ
ャンフリップフロップ回路３１ａのデータ出力端子Ｑか
ら出力されたスキャンデータ信号をスキャン入力端子Ｓ
Ｉで受け取り、出力データ信号としてデータ出力端子Ｑ
から出力する。この出力データ信号は、データ信号とし
て組み合わせ回路３２ａに入力されると共に、スキャン
データ信号としてスキャンフリップフロップ回路３１ｃ
のスキャン入力端子ＳＩに入力される。組み合わせ回路
３２ａでは、スキャンフリップフロップ回路３１ａ及び
スキャンフリップフロップ回路３１ｂのデータ出力端子
Ｑから出力されるデータ信号を論理処理して、ＤＦＦ回
路３３ｂ及びＤＦＦ回路３３ｃにデータ信号として出力
する。
【００１０】一方、ＤＦＦ回路３３ａは、データ信号を
データ入力端子Ｄで受け取り、クロック信号入力端子Ｃ
で受け取ったクロック信号（ＣＬＫＢ）に基づいて、出
力データ信号をデータ出力端子ＱからＤＦＦ回路３３ｂ
及びＤＦＦ回路３３ｃに出力する。この出力データ信号
は、クロック信号としてＤＦＦ回路３３ｂ及びＤＦＦ回
路３３ｃのクロック信号入力端子Ｃに入力される。次
に、ＤＦＦ回路３３ｂ及びＤＦＦ回路３３ｃは、組み合
わせ回路３２ａからのデータ信号をデータ入力端子Ｄで
受け取り、クロック信号入力端子Ｃで受け取ったクロッ
ク信号に基づいて、データ信号をデータ出力端子Ｑから
組み合わせ回路３２ｂに出力する。組み合わせ回路３２
ｂでは、ＤＦＦ回路３３ｂ及びＤＦＦ回路３３ｃからの
データ信号を論理処理して、スキャンフリップフロップ
回路３１ｃにデータ信号として出力する。
データ入力端子Ｄで受け取り、クロック信号入力端子Ｃ
で受け取ったクロック信号（ＣＬＫＢ）に基づいて、出
力データ信号をデータ出力端子ＱからＤＦＦ回路３３ｂ
及びＤＦＦ回路３３ｃに出力する。この出力データ信号
は、クロック信号としてＤＦＦ回路３３ｂ及びＤＦＦ回
路３３ｃのクロック信号入力端子Ｃに入力される。次
に、ＤＦＦ回路３３ｂ及びＤＦＦ回路３３ｃは、組み合
わせ回路３２ａからのデータ信号をデータ入力端子Ｄで
受け取り、クロック信号入力端子Ｃで受け取ったクロッ
ク信号に基づいて、データ信号をデータ出力端子Ｑから
組み合わせ回路３２ｂに出力する。組み合わせ回路３２
ｂでは、ＤＦＦ回路３３ｂ及びＤＦＦ回路３３ｃからの
データ信号を論理処理して、スキャンフリップフロップ
回路３１ｃにデータ信号として出力する。
【００１１】次に、スキャンフリップフロップ回路３１
ｃは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、スキャンフリップフロップ
３１ｂのデータ出力端子Ｑから出力されたスキャンデー
タ信号をスキャン入力端子ＳＩで受け取り、データ信号
及び出力スキャンデータ信号（ＳＣＡＮＯＵＴ）を出力
データ信号としてデータ出力端子Ｑから出力する。な
お、この出力スキャンデータ信号（ＳＣＡＮＯＵＴ）
は、次段のスキャンテスト回路に対する入力スキャンデ
ータ信号（ＳＣＡＮＩＮ）とすることができる。
ｃは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、スキャンフリップフロップ
３１ｂのデータ出力端子Ｑから出力されたスキャンデー
タ信号をスキャン入力端子ＳＩで受け取り、データ信号
及び出力スキャンデータ信号（ＳＣＡＮＯＵＴ）を出力
データ信号としてデータ出力端子Ｑから出力する。な
お、この出力スキャンデータ信号（ＳＣＡＮＯＵＴ）
は、次段のスキャンテスト回路に対する入力スキャンデ
ータ信号（ＳＣＡＮＩＮ）とすることができる。
【００１２】この様に、スキャンフリップフロップ回路
３１ａ〜３１ｃをシフトレジスタとして機能させ、入力
スキャンデータ信号（ＳＣＡＮＩＮ）を入力して出力ス
キャンデータ信号（ＳＣＡＮＯＵＴ）を取り出し、それ
を予め設定した期待値と比較することによって、スキャ
ンテストの対象となる論理回路における故障の有無を判
別することができる。
３１ａ〜３１ｃをシフトレジスタとして機能させ、入力
スキャンデータ信号（ＳＣＡＮＩＮ）を入力して出力ス
キャンデータ信号（ＳＣＡＮＯＵＴ）を取り出し、それ
を予め設定した期待値と比較することによって、スキャ
ンテストの対象となる論理回路における故障の有無を判
別することができる。
【００１３】
【発明が解決しようとする課題】しかしながら、図３及
び図４に示したような上述の従来のスキャンテスト回路
においては、ＤＦＦ回路３３ａ〜３３ｃとスキャンフリ
ップフロップ回路３１ｂ、３１ｃに供給されるクロック
信号が異なるため、組み合わせ回路３２ａ、３２ｂに対
して、スキャンフリップフロップ回路３１ａ〜３１ｃを
使用して、故障を検出するためのテストパターンが作成
できないという問題があった。
び図４に示したような上述の従来のスキャンテスト回路
においては、ＤＦＦ回路３３ａ〜３３ｃとスキャンフリ
ップフロップ回路３１ｂ、３１ｃに供給されるクロック
信号が異なるため、組み合わせ回路３２ａ、３２ｂに対
して、スキャンフリップフロップ回路３１ａ〜３１ｃを
使用して、故障を検出するためのテストパターンが作成
できないという問題があった。
【００１４】このことにより、スキャンテストの対象と
なる回路の故障検出率が低くなってしまうという問題が
あった。
なる回路の故障検出率が低くなってしまうという問題が
あった。
【００１５】そこで、上記の点に鑑み、本発明の目的
は、スキャンテスト時に、フリップフロップ回路に接続
されるゲートに対してテストパターンを作成することが
でき、スキャンテストの対象となる回路に対して高い故
障検出率を実現することができるスキャンテスト回路を
提供することである。
は、スキャンテスト時に、フリップフロップ回路に接続
されるゲートに対してテストパターンを作成することが
でき、スキャンテストの対象となる回路に対して高い故
障検出率を実現することができるスキャンテスト回路を
提供することである。
【００１６】
【課題を解決するための手段】以上の課題を解決するた
め、本発明のスキャンテスト回路は、複数の論理回路
と、論理回路間に設けられたＦＦ（Flip Flop）回路と
を有する半導体集積回路をスキャンテストするスキャン
テスト回路であって、半導体集積回路のデータ入力側に
設けられた入力側スキャンＦＦ回路と、半導体集積回路
のデータ出力側に設けられた出力側スキャンＦＦ回路と
を備え、ＦＦ回路は、スキャンテストの際に入力側スキ
ャンＦＦ回路とそれに接続する回路及び出力側スキャン
ＦＦ回路とを同期させることを特徴とする。
め、本発明のスキャンテスト回路は、複数の論理回路
と、論理回路間に設けられたＦＦ（Flip Flop）回路と
を有する半導体集積回路をスキャンテストするスキャン
テスト回路であって、半導体集積回路のデータ入力側に
設けられた入力側スキャンＦＦ回路と、半導体集積回路
のデータ出力側に設けられた出力側スキャンＦＦ回路と
を備え、ＦＦ回路は、スキャンテストの際に入力側スキ
ャンＦＦ回路とそれに接続する回路及び出力側スキャン
ＦＦ回路とを同期させることを特徴とする。
【００１７】スキャンテストの際に、ＦＦ回路が入力側
スキャンＦＦ及び出力側スキャンＦＦと同期するため、
ＦＦ回路に接続されるゲートに対してテストパターンを
作成することができる。
スキャンＦＦ及び出力側スキャンＦＦと同期するため、
ＦＦ回路に接続されるゲートに対してテストパターンを
作成することができる。
【００１８】
【発明の実施の形態】以下、図面に基づいて、本発明の
スキャンテスト回路について説明する。
スキャンテスト回路について説明する。
【００１９】図１は、本発明のスキャンテスト回路の構
成を示す回路図である。図１において、このスキャンテ
スト回路は、スキャンフリップフロップ回路１１ａ〜１
１ｃと、組み合わせ回路１２ａ、１２ｂと、ＤＦＦ（D-
type Flip Flop）回路１３と、データバイパス回路付き
フリップフロップ（以下、単にＢＰＦＦ回路という）１
４ａ、１４ｂと、を備えている。
成を示す回路図である。図１において、このスキャンテ
スト回路は、スキャンフリップフロップ回路１１ａ〜１
１ｃと、組み合わせ回路１２ａ、１２ｂと、ＤＦＦ（D-
type Flip Flop）回路１３と、データバイパス回路付き
フリップフロップ（以下、単にＢＰＦＦ回路という）１
４ａ、１４ｂと、を備えている。
【００２０】スキャンフリップフロップ回路１１ａ〜１
１ｃは、データ信号を受け取るデータ入力端子Ｄと、ス
キャンデータ信号を受け取るスキャン入力端子ＳＩと、
スキャンデータ信号を受け取るためのトリガとなるスキ
ャンイネーブル信号（ＳＣＡＮＥＮ）を受け取るスキャ
ンイネーブル信号入力端子ＳＥと、クロック信号（ＣＬ
ＫＡ）を受け取るクロック信号入力端子Ｃと、データ信
号及びスキャンデータ信号を出力データ信号として出力
するデータ出力端子Ｑと、を備えている。
１ｃは、データ信号を受け取るデータ入力端子Ｄと、ス
キャンデータ信号を受け取るスキャン入力端子ＳＩと、
スキャンデータ信号を受け取るためのトリガとなるスキ
ャンイネーブル信号（ＳＣＡＮＥＮ）を受け取るスキャ
ンイネーブル信号入力端子ＳＥと、クロック信号（ＣＬ
ＫＡ）を受け取るクロック信号入力端子Ｃと、データ信
号及びスキャンデータ信号を出力データ信号として出力
するデータ出力端子Ｑと、を備えている。
【００２１】また、ＤＦＦ回路１３は、データ信号を受
け取るデータ入力端子Ｄと、クロック信号を受け取るク
ロック信号入力端子Ｃと、データ信号を出力するデータ
出力端子Ｑと、を備えている。
け取るデータ入力端子Ｄと、クロック信号を受け取るク
ロック信号入力端子Ｃと、データ信号を出力するデータ
出力端子Ｑと、を備えている。
【００２２】ここで、スキャンフリップフロップ回路１
１ａ〜１１ｃは、外部からのクロック信号（ＣＬＫＡ）
によって動作が制御される。
１ａ〜１１ｃは、外部からのクロック信号（ＣＬＫＡ）
によって動作が制御される。
【００２３】また、ＤＦＦ回路１３は、外部からのクロ
ック信号（ＣＬＫＢ）によって動作が制御され、ＢＰＦ
Ｆ回路１４ａ、１４ｂは、ＤＦＦ回路１３のデータ出力
端子Ｑから出力される信号をクロック信号として受け取
り、それによって動作が制御される。
ック信号（ＣＬＫＢ）によって動作が制御され、ＢＰＦ
Ｆ回路１４ａ、１４ｂは、ＤＦＦ回路１３のデータ出力
端子Ｑから出力される信号をクロック信号として受け取
り、それによって動作が制御される。
【００２４】次に、ＢＰＦＦ回路１４ａ、１４ｂの構成
について詳細に説明する。
について詳細に説明する。
【００２５】図２は、図１に示したＢＰＦＦ回路１４
ａ、１４ｂの構成の一例を示す回路図である。図２に示
すとおり、このＢＰＦＦ回路１４ａ、１４ｂは、データ
信号を受け取るデータ入力端子Ｄと、スキャンイネーブ
ル信号（ＳＣＡＮＥＮ）をテストイネーブル信号として
受け取るテストイネーブル信号入力端子ＴＥと、クロッ
ク信号を受け取るクロック信号入力端子Ｃと、データ信
号を出力するデータ出力端子Ｑと、データ信号をデータ
入力端子Ｄで受け取りクロック信号入力端子Ｃで受け取
ったクロック信号に基づいてデータ信号をデータ出力端
子Ｑから出力するＤＦＦ回路２１と、ＤＦＦ回路２１の
データ出力端子Ｑから出力されたデータ信号とテストイ
ネーブル信号入力端子ＴＥに入力されたテストイネーブ
ル信号の反転信号を論理積して出力するＡＮＤゲート２
２と、テストイネーブル信号入力端子ＴＥに入力された
テストイネーブル信号とデータ入力端子Ｄに入力された
データ信号を論理積して出力するＡＮＤゲート２３と、
ＡＮＤゲート２２及びＡＮＤゲート２３から出力される
信号を論理和してデータ出力端子Ｑに出力するＯＲゲー
ト２４と、を備えている。
ａ、１４ｂの構成の一例を示す回路図である。図２に示
すとおり、このＢＰＦＦ回路１４ａ、１４ｂは、データ
信号を受け取るデータ入力端子Ｄと、スキャンイネーブ
ル信号（ＳＣＡＮＥＮ）をテストイネーブル信号として
受け取るテストイネーブル信号入力端子ＴＥと、クロッ
ク信号を受け取るクロック信号入力端子Ｃと、データ信
号を出力するデータ出力端子Ｑと、データ信号をデータ
入力端子Ｄで受け取りクロック信号入力端子Ｃで受け取
ったクロック信号に基づいてデータ信号をデータ出力端
子Ｑから出力するＤＦＦ回路２１と、ＤＦＦ回路２１の
データ出力端子Ｑから出力されたデータ信号とテストイ
ネーブル信号入力端子ＴＥに入力されたテストイネーブ
ル信号の反転信号を論理積して出力するＡＮＤゲート２
２と、テストイネーブル信号入力端子ＴＥに入力された
テストイネーブル信号とデータ入力端子Ｄに入力された
データ信号を論理積して出力するＡＮＤゲート２３と、
ＡＮＤゲート２２及びＡＮＤゲート２３から出力される
信号を論理和してデータ出力端子Ｑに出力するＯＲゲー
ト２４と、を備えている。
【００２６】図２に示されるとおり、ＢＰＦＦ回路１４
ａ、１４ｂは、テストイネーブル信号入力端子ＴＥにテ
ストイネーブル信号としてロー信号が入力されている時
には、データ入力端子Ｄに入力された信号をデータ出力
端子Ｑから出力する通常動作モードとなる。また、テス
トイネーブル信号入力端子ＴＥにテストイネーブル信号
としてハイ信号が入力されている時には、クロック信号
入力端子Ｃに入力されるクロック信号に関わらず、デー
タ入力端子Ｄに入力されたデータ信号をデータ出力端子
Ｑから出力するスキャンテストモードとなる。
ａ、１４ｂは、テストイネーブル信号入力端子ＴＥにテ
ストイネーブル信号としてロー信号が入力されている時
には、データ入力端子Ｄに入力された信号をデータ出力
端子Ｑから出力する通常動作モードとなる。また、テス
トイネーブル信号入力端子ＴＥにテストイネーブル信号
としてハイ信号が入力されている時には、クロック信号
入力端子Ｃに入力されるクロック信号に関わらず、デー
タ入力端子Ｄに入力されたデータ信号をデータ出力端子
Ｑから出力するスキャンテストモードとなる。
【００２７】次に、本発明のスキャンテスト回路の動作
について、図１及び図２に基づいて詳細に説明する。ス
キャンイネーブル信号（ＳＣＡＮＥＮ）としてハイ信号
が入力されると、スキャンフリップフロップ回路１１ａ
〜１１ｃは、スキャンテストモードとなり、一連のシフ
トレジスタとして機能する。また、ＢＰＦＦ回路１４
ａ、１４ｂは、スキャンテスト時、テストイネーブル信
号（ＴＥＳＴＥＮ）のハイ信号をテストイネーブル信号
として受け取る。
について、図１及び図２に基づいて詳細に説明する。ス
キャンイネーブル信号（ＳＣＡＮＥＮ）としてハイ信号
が入力されると、スキャンフリップフロップ回路１１ａ
〜１１ｃは、スキャンテストモードとなり、一連のシフ
トレジスタとして機能する。また、ＢＰＦＦ回路１４
ａ、１４ｂは、スキャンテスト時、テストイネーブル信
号（ＴＥＳＴＥＮ）のハイ信号をテストイネーブル信号
として受け取る。
【００２８】まず、スキャンフリップフロップ回路１１
ａは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、入力スキャンデータ信号
（ＳＣＡＮＩＮ）をスキャン入力端子ＳＩで受け取り、
出力データ信号としてデータ出力端子Ｑから出力する。
この出力データ信号は、データ信号として組み合わせ回
路１２ａに入力されると共に、スキャンデータ信号とし
てスキャンフリップフロップ回路１１ｂのスキャン入力
端子ＳＩに入力される。
ａは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、入力スキャンデータ信号
（ＳＣＡＮＩＮ）をスキャン入力端子ＳＩで受け取り、
出力データ信号としてデータ出力端子Ｑから出力する。
この出力データ信号は、データ信号として組み合わせ回
路１２ａに入力されると共に、スキャンデータ信号とし
てスキャンフリップフロップ回路１１ｂのスキャン入力
端子ＳＩに入力される。
【００２９】次に、スキャンフリップフロップ回路１１
ｂは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、スキャンフリップフロップ
１１ａのデータ出力端子Ｑから出力されたスキャンデー
タ信号をスキャン入力端子ＳＩで受け取り、出力データ
信号としてデータ出力端子Ｑから出力する。この出力デ
ータ信号は、データ信号として組み合わせ回路１２ａに
入力されると共に、スキャンデータ信号としてスキャン
フリップフロップ回路１１ｃのスキャン入力端子ＳＩに
入力される。組み合わせ回路１２ａでは、スキャンフリ
ップフロップ回路１１ａ及びスキャンフリップフロップ
回路１１ｂのデータ出力端子Ｑから出力されるデータ信
号を論理処理して、ＢＰＦＦ回路１４ａ及びＢＰＦＦ回
路１４ｂにデータ信号として出力する。
ｂは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、スキャンフリップフロップ
１１ａのデータ出力端子Ｑから出力されたスキャンデー
タ信号をスキャン入力端子ＳＩで受け取り、出力データ
信号としてデータ出力端子Ｑから出力する。この出力デ
ータ信号は、データ信号として組み合わせ回路１２ａに
入力されると共に、スキャンデータ信号としてスキャン
フリップフロップ回路１１ｃのスキャン入力端子ＳＩに
入力される。組み合わせ回路１２ａでは、スキャンフリ
ップフロップ回路１１ａ及びスキャンフリップフロップ
回路１１ｂのデータ出力端子Ｑから出力されるデータ信
号を論理処理して、ＢＰＦＦ回路１４ａ及びＢＰＦＦ回
路１４ｂにデータ信号として出力する。
【００３０】一方、ＤＦＦ回路１３は、データ信号をデ
ータ入力端子Ｄで受け取り、クロック信号入力端子Ｃで
受け取ったクロック信号（ＣＬＫＢ）に基づいて、出力
データ信号をデータ出力端子ＱからＢＰＦＦ回路１４ａ
及びＢＰＦＦ回路１４ｂに出力する。この出力データ信
号は、クロック信号としてＢＰＦＦ回路１４ａ及びＢＰ
ＦＦ回路１４ｂのクロック信号入力端子Ｃに入力され
る。このとき、ＢＰＦＦ回路１４ａ及びＢＰＦＦ回路１
４ｂは、スキャンテストモードであるため、組み合わせ
回路１２ａからのデータ信号をデータ入力端子Ｄで受け
取り、ＡＮＤゲート２３及びＯＲゲート２４を介してデ
ータ出力端子Ｑから組み合わせ回路１２ｂに出力する。
組み合わせ回路１２ｂでは、ＢＰＦＦ回路１４ａ及びＢ
ＰＦＦ回路１４ｂからのデータ信号を論理処理して、ス
キャンフリップフロップ回路１１ｃにデータ信号として
出力する。
ータ入力端子Ｄで受け取り、クロック信号入力端子Ｃで
受け取ったクロック信号（ＣＬＫＢ）に基づいて、出力
データ信号をデータ出力端子ＱからＢＰＦＦ回路１４ａ
及びＢＰＦＦ回路１４ｂに出力する。この出力データ信
号は、クロック信号としてＢＰＦＦ回路１４ａ及びＢＰ
ＦＦ回路１４ｂのクロック信号入力端子Ｃに入力され
る。このとき、ＢＰＦＦ回路１４ａ及びＢＰＦＦ回路１
４ｂは、スキャンテストモードであるため、組み合わせ
回路１２ａからのデータ信号をデータ入力端子Ｄで受け
取り、ＡＮＤゲート２３及びＯＲゲート２４を介してデ
ータ出力端子Ｑから組み合わせ回路１２ｂに出力する。
組み合わせ回路１２ｂでは、ＢＰＦＦ回路１４ａ及びＢ
ＰＦＦ回路１４ｂからのデータ信号を論理処理して、ス
キャンフリップフロップ回路１１ｃにデータ信号として
出力する。
【００３１】次に、スキャンフリップフロップ回路１１
ｃは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、スキャンフリップフロップ
１１ｂのデータ出力端子Ｑから出力されたスキャンデー
タ信号をスキャン入力端子ＳＩで受け取り、データ信号
及び出力スキャンデータ信号（ＳＣＡＮＯＵＴ）を出力
データ信号としてデータ出力端子Ｑから出力する。な
お、この出力スキャンデータ信号（ＳＣＡＮＯＵＴ）
は、次段のスキャンテスト回路に対する入力スキャンデ
ータ信号（ＳＣＡＮＩＮ）とすることができる。
ｃは、クロック信号入力端子Ｃで受け取ったクロック信
号（ＣＬＫＡ）に基づいて、スキャンフリップフロップ
１１ｂのデータ出力端子Ｑから出力されたスキャンデー
タ信号をスキャン入力端子ＳＩで受け取り、データ信号
及び出力スキャンデータ信号（ＳＣＡＮＯＵＴ）を出力
データ信号としてデータ出力端子Ｑから出力する。な
お、この出力スキャンデータ信号（ＳＣＡＮＯＵＴ）
は、次段のスキャンテスト回路に対する入力スキャンデ
ータ信号（ＳＣＡＮＩＮ）とすることができる。
【００３２】この様に、スキャンフリップフロップ回路
１１ａ〜１１ｃをシフトレジスタとして機能させ、入力
スキャンデータ信号（ＳＣＡＮＩＮ）を入力して出力ス
キャンデータ信号（ＳＣＡＮＯＵＴ）を取り出し、それ
を予め設定した期待値と比較することによって、スキャ
ンテストの対象となる論理回路における故障の有無を判
別することができる。
１１ａ〜１１ｃをシフトレジスタとして機能させ、入力
スキャンデータ信号（ＳＣＡＮＩＮ）を入力して出力ス
キャンデータ信号（ＳＣＡＮＯＵＴ）を取り出し、それ
を予め設定した期待値と比較することによって、スキャ
ンテストの対象となる論理回路における故障の有無を判
別することができる。
【００３３】さらに、ＢＰＦＦ回路１４ａ、１４ｂは、
通常動作モードとバイパスモードの切替ができるため、
組み合わせ回路１２ａ及び１２ｂに対して、故障を検出
するためのテストパターンを適宜作成することができ
る。
通常動作モードとバイパスモードの切替ができるため、
組み合わせ回路１２ａ及び１２ｂに対して、故障を検出
するためのテストパターンを適宜作成することができ
る。
【００３４】また、このテストパターンの作成は、ＡＴ
ＰＧ（Auto Test Pattern Generator）によって、自動
的に行うことができる。
ＰＧ（Auto Test Pattern Generator）によって、自動
的に行うことができる。
【００３５】
【発明の効果】以上のように、本発明のスキャンテスト
回路によれば、スキャンフリップフロップ回路１１ａ〜
１１ｃにより、ＢＰＦＦ回路１４ａ、１４ｂをバイパス
モードに切替えることができるので、スキャンテスト時
に、フリップフロップ回路に接続されるゲートに対して
テストパターンを作成することができ、高い故障検出率
を実現することができるスキャンテスト回路を提供する
ことができるようになった。
回路によれば、スキャンフリップフロップ回路１１ａ〜
１１ｃにより、ＢＰＦＦ回路１４ａ、１４ｂをバイパス
モードに切替えることができるので、スキャンテスト時
に、フリップフロップ回路に接続されるゲートに対して
テストパターンを作成することができ、高い故障検出率
を実現することができるスキャンテスト回路を提供する
ことができるようになった。
【図１】本発明のスキャンテスト回路の構成を示す回路
図である。
図である。
【図２】ＢＰＦＦ回路の構成を示す回路図である。
【図３】従来のスキャンテスト回路の構成を示す回路図
である。
である。
【図４】スキャンフリップフロップ回路の構成を示す回
路図である。
路図である。
１１ａ〜１１ｃ、３１ａ〜３１ｃ スキャンフリップフ
ロップ回路 １２ａ、１２ｂ、３２ａ、３２ｂ 組み合わせ回路 １３、２１、３３ａ〜３３ｃ、４４ ＤＦＦ回路 １４ａ、１４ｂ ＢＰＦＦ回路 ２２、２３、４１、４２ ＡＮＤゲート ２４、４３ ＯＲゲート
ロップ回路 １２ａ、１２ｂ、３２ａ、３２ｂ 組み合わせ回路 １３、２１、３３ａ〜３３ｃ、４４ ＤＦＦ回路 １４ａ、１４ｂ ＢＰＦＦ回路 ２２、２３、４１、４２ ＡＮＤゲート ２４、４３ ＯＲゲート
Claims (1)
- 【請求項１】 複数の論理回路と、前記論理回路間に設
けられたＦＦ（FlipFlop）回路と、を有する半導体集積
回路をスキャンテストするスキャンテスト回路におい
て、 前記半導体集積回路のデータ入力側に設けられた入力側
スキャンＦＦ回路と、 前記半導体集積回路のデータ出力側に設けられた出力側
スキャンＦＦ回路と、を備え、 前記ＦＦ回路は、所定の信号によって、スキャンテスト
の際に、当該入力側スキャンＦＦ回路とそれに接続する
回路及び出力側スキャンＦＦ回路とを同期させることを
特徴とするスキャンテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112495A JP2001296331A (ja) | 2000-04-13 | 2000-04-13 | スキャンテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112495A JP2001296331A (ja) | 2000-04-13 | 2000-04-13 | スキャンテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001296331A true JP2001296331A (ja) | 2001-10-26 |
Family
ID=18624651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000112495A Withdrawn JP2001296331A (ja) | 2000-04-13 | 2000-04-13 | スキャンテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001296331A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085282A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法 |
| US7188285B2 (en) | 2002-12-05 | 2007-03-06 | Oki Electric Industry Co., Ltd. | Scan test circuit with reset control circuit |
| US9322878B2 (en) | 2013-03-28 | 2016-04-26 | Seiko Epson Corporation | Semiconductor device, physical quantity sensor, electronic apparatus, and moving object |
| US20240103066A1 (en) * | 2022-09-27 | 2024-03-28 | Infineon Technologies Ag | Circuit and method for testing a circuit |
-
2000
- 2000-04-13 JP JP2000112495A patent/JP2001296331A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7188285B2 (en) | 2002-12-05 | 2007-03-06 | Oki Electric Industry Co., Ltd. | Scan test circuit with reset control circuit |
| JP2005085282A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ディスクインターフェース装置、それを備えたディスクインターフェースシステム及びその方法 |
| US9322878B2 (en) | 2013-03-28 | 2016-04-26 | Seiko Epson Corporation | Semiconductor device, physical quantity sensor, electronic apparatus, and moving object |
| US9880221B2 (en) | 2013-03-28 | 2018-01-30 | Seiko Epson Corporation | Semiconductor device, physical quantity sensor, electronic apparatus, and moving object |
| US20240103066A1 (en) * | 2022-09-27 | 2024-03-28 | Infineon Technologies Ag | Circuit and method for testing a circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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