JPH04254775A - Ｉｃテスタ - Google Patents
ＩｃテスタInfo
- Publication number
- JPH04254775A JPH04254775A JP3016210A JP1621091A JPH04254775A JP H04254775 A JPH04254775 A JP H04254775A JP 3016210 A JP3016210 A JP 3016210A JP 1621091 A JP1621091 A JP 1621091A JP H04254775 A JPH04254775 A JP H04254775A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- dut
- timing
- section
- tester
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 239000000523 sample Substances 0.000 abstract description 4
- 230000000630 rising effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＩＣテスタに関し、特に
タイミング補正に関する。
タイミング補正に関する。
【０００２】
【従来の技術】従来のＩＣテスタは、被試験ＩＣ（以下
ＤＵＴという）に電源電圧や信号を印可し、ＤＵＴから
の出力信号を期待値と比較すつことにより、ＤＵＴの電
気的特性を試験するものである。図３は、これ等信号の
発生系の概略を示した図である。この図は、ＩＣテスタ
のテスタピン毎にタイミング発生部を有したＩＣテスタ
で、ｎピン構成のＩＣテスタの例である。図中の１０は
制御部、３０（１）〜３０（ｎ）はタイミング発生部、
４０（１）〜４０（ｎ）及び５０（１）〜５０（ｎ）は
デスキュー部、６０（１）〜６０（ｎ）はドライバ、７
０（１）〜７０（ｎ）はコンパレータである。添字の数
字はテスタピンの番号を意味し、以下説明では添字は省
略する。
ＤＵＴという）に電源電圧や信号を印可し、ＤＵＴから
の出力信号を期待値と比較すつことにより、ＤＵＴの電
気的特性を試験するものである。図３は、これ等信号の
発生系の概略を示した図である。この図は、ＩＣテスタ
のテスタピン毎にタイミング発生部を有したＩＣテスタ
で、ｎピン構成のＩＣテスタの例である。図中の１０は
制御部、３０（１）〜３０（ｎ）はタイミング発生部、
４０（１）〜４０（ｎ）及び５０（１）〜５０（ｎ）は
デスキュー部、６０（１）〜６０（ｎ）はドライバ、７
０（１）〜７０（ｎ）はコンパレータである。添字の数
字はテスタピンの番号を意味し、以下説明では添字は省
略する。
【０００３】タイミング発生部３０，デスキュー部４０
及び５０，ドライバ６０，コンパレータ７０で１つのテ
スタピンの構成でもある制御部１０は、各タイミング発
生部３０を制御し、タイミング発生部３０は、デスキュ
ー部４０を介してドライバ６０よりＤＵＴ（図に示さな
い。）に印可する信号の発生に関するタイミング信号Ａ
ｉを発生し、送出する。また、タイミング発生部３０は
、デスキュー部５０を介してコンパレータ６０にＤＵＴ
からの信号と期待値とを比較するタイミング信号Ｂｉを
発生に送出する。これ等タイミング発生部３０，デスキ
ュー部４０及び５０，ドライバ６０，コンパレータ７０
の構成は、テスタピン分あるわけであるが、各ピン毎に
回路特性が同等であるとは限らず、またドライバ６０及
びィンパレータ７０とＤＵＴ迄の信号の伝搬時間も異な
る。
及び５０，ドライバ６０，コンパレータ７０で１つのテ
スタピンの構成でもある制御部１０は、各タイミング発
生部３０を制御し、タイミング発生部３０は、デスキュ
ー部４０を介してドライバ６０よりＤＵＴ（図に示さな
い。）に印可する信号の発生に関するタイミング信号Ａ
ｉを発生し、送出する。また、タイミング発生部３０は
、デスキュー部５０を介してコンパレータ６０にＤＵＴ
からの信号と期待値とを比較するタイミング信号Ｂｉを
発生に送出する。これ等タイミング発生部３０，デスキ
ュー部４０及び５０，ドライバ６０，コンパレータ７０
の構成は、テスタピン分あるわけであるが、各ピン毎に
回路特性が同等であるとは限らず、またドライバ６０及
びィンパレータ７０とＤＵＴ迄の信号の伝搬時間も異な
る。
【０００４】その為、各デスキュー部４０及び５０は、
各部内の回路定数を変化させることにより、ＤＵＴの各
端子端で、ドライバ６０からの出力信号のタイミング及
びコンパレータ７０での判定するタイミングを各テスタ
ピン毎に同一に合わせ込むのに用いられる。このように
、タイミング発生部３０からドライバ６０及びコンパレ
ータ７０へ発生し、送出する信号に対して、遅延させる
ことにより各テスタピンのタイミングを合わせることを
タイミング補正という。
各部内の回路定数を変化させることにより、ＤＵＴの各
端子端で、ドライバ６０からの出力信号のタイミング及
びコンパレータ７０での判定するタイミングを各テスタ
ピン毎に同一に合わせ込むのに用いられる。このように
、タイミング発生部３０からドライバ６０及びコンパレ
ータ７０へ発生し、送出する信号に対して、遅延させる
ことにより各テスタピンのタイミングを合わせることを
タイミング補正という。
【０００５】図４は、ドライバ６０の出力波形をタイミ
ング補正する概要を示した図であり、図（ａ）はタイミ
ング補正する前の図であり、テスタピンｍはテスタピン
ｎに対し時間ｄ遅延した図である。これに対しタイミン
グ補正することにより、テスタピンｍとテスタピンｎと
のずれをなくしたのが図（ｂ）である。
ング補正する概要を示した図であり、図（ａ）はタイミ
ング補正する前の図であり、テスタピンｍはテスタピン
ｎに対し時間ｄ遅延した図である。これに対しタイミン
グ補正することにより、テスタピンｍとテスタピンｎと
のずれをなくしたのが図（ｂ）である。
【０００６】
【発明が解決しようとする課題】上述した従来のＩＣテ
スタのタイミング補正は、通常ＤＵＴが無い状態で、Ｄ
ＵＴの接するソケットの端子、プローブカードの針先ま
たはハンドラのコンタクタ迄のタイミングを合わせ込む
ことにより行われる。ＤＵＴの各端子の入出力容量は異
なる為、実際にＤＵＴを装着し信号を印加してテストし
た場合、これ等容量の大きさにより信号波形の立上がり
及び立下がりが異なってくる。
スタのタイミング補正は、通常ＤＵＴが無い状態で、Ｄ
ＵＴの接するソケットの端子、プローブカードの針先ま
たはハンドラのコンタクタ迄のタイミングを合わせ込む
ことにより行われる。ＤＵＴの各端子の入出力容量は異
なる為、実際にＤＵＴを装着し信号を印加してテストし
た場合、これ等容量の大きさにより信号波形の立上がり
及び立下がりが異なってくる。
【０００７】図５はそのようすを示した図であり、ＩＣ
テスタのドライバより方形波の信号を、ＤＵＴの比較容
量の小さい端子と大きい端子に印加した場合のＤＵＴ端
子端での波形を示し、比較的容量の小さい端子の波形Ｃ
Ｓは実線で、容量の大きい端子の波形ＣＬは破線で示す
。波形の立上がり時間は、伝送系のインピーダンスと容
量の積により決まり、図のように２つの波形の立上がり
時間の差がｔであるとすると、通常タイミング補正の点
である電圧波高ＶＯ ５０％の点では、（１／２）ｔの
差が生じる。
テスタのドライバより方形波の信号を、ＤＵＴの比較容
量の小さい端子と大きい端子に印加した場合のＤＵＴ端
子端での波形を示し、比較的容量の小さい端子の波形Ｃ
Ｓは実線で、容量の大きい端子の波形ＣＬは破線で示す
。波形の立上がり時間は、伝送系のインピーダンスと容
量の積により決まり、図のように２つの波形の立上がり
時間の差がｔであるとすると、通常タイミング補正の点
である電圧波高ＶＯ ５０％の点では、（１／２）ｔの
差が生じる。
【０００８】例えば、ＤＵＴの２つの端子の入出力容量
を５ｐＦ，１５ｐＦとし、テスタの伝送系のインピーダ
ンスを標準的な５０Ωの場合を考えると、５ｐＦの立上
がりは２５０ｐｓ（＝５０×５）であり、１５ｐＦの立
上がりは７５０ｐｓ（＝５０×１５）であり、その時間
差（図のｔに相当する。）は５００ｐｓであり、波高Ｖ
Ｏ の５０％の点（１／２）ＶＯ では２５０ｐｓのず
れを生じることになる。従って、タイミング補正により
ＤＵＴの接するソケットの端子、プローブカードの針先
またはハンドラのコンタクタ迄のタイミングの合わせ込
みを行っても、実際にＤＵＴを装着しテストを行う際は
、ＤＵＴの各端子の入出力容量により波形のタイミング
のずれを生じ、正確なテストができないという欠点があ
った。
を５ｐＦ，１５ｐＦとし、テスタの伝送系のインピーダ
ンスを標準的な５０Ωの場合を考えると、５ｐＦの立上
がりは２５０ｐｓ（＝５０×５）であり、１５ｐＦの立
上がりは７５０ｐｓ（＝５０×１５）であり、その時間
差（図のｔに相当する。）は５００ｐｓであり、波高Ｖ
Ｏ の５０％の点（１／２）ＶＯ では２５０ｐｓのず
れを生じることになる。従って、タイミング補正により
ＤＵＴの接するソケットの端子、プローブカードの針先
またはハンドラのコンタクタ迄のタイミングの合わせ込
みを行っても、実際にＤＵＴを装着しテストを行う際は
、ＤＵＴの各端子の入出力容量により波形のタイミング
のずれを生じ、正確なテストができないという欠点があ
った。
【０００９】本発明の目的は半導体ＤＵＴの入出力容量
に適した正確なタイミングでテストできるＩＣテスタを
提供することにある。
に適した正確なタイミングでテストできるＩＣテスタを
提供することにある。
【００１０】
【課題を解決するための手段】本発明のＩＣテスタは、
被試験半導体集積回路を試験装置のソケットの複数の端
子に着装して該複数の端子まで印加されるタイミング信
号のタイミング補正をする制御部を有するＩＣテスタに
おいて、前記制御部がテストプログラム等に記述され前
記被試験半導体集積回路の前記端子入出力容量の値に対
応した各テスタピンのタイミング補正データを各デスキ
ュー部に送出し、該デスキュー部の回路定数を可変させ
る補正部を制御して構成されている。
被試験半導体集積回路を試験装置のソケットの複数の端
子に着装して該複数の端子まで印加されるタイミング信
号のタイミング補正をする制御部を有するＩＣテスタに
おいて、前記制御部がテストプログラム等に記述され前
記被試験半導体集積回路の前記端子入出力容量の値に対
応した各テスタピンのタイミング補正データを各デスキ
ュー部に送出し、該デスキュー部の回路定数を可変させ
る補正部を制御して構成されている。
【００１１】
【実施例】次に、本説明について図面を参照して説明す
る。図１は本発明による一実施例を示すブッロック図で
あり、図中の１制御部、２は補正部、３（１）〜３（ｎ
）はタイミング発生部、４（１）〜４（ｎ）及び５（１
）〜５（ｎ）はデスキュー部、６（１）〜６（ｎ）はド
ライバ、７（１）〜７（ｎ）はコンパレータである。こ
の例も各テタピン毎にタイミング発生部を有し、ｎピン
のＩＣテスタの例である。
る。図１は本発明による一実施例を示すブッロック図で
あり、図中の１制御部、２は補正部、３（１）〜３（ｎ
）はタイミング発生部、４（１）〜４（ｎ）及び５（１
）〜５（ｎ）はデスキュー部、６（１）〜６（ｎ）はド
ライバ、７（１）〜７（ｎ）はコンパレータである。こ
の例も各テタピン毎にタイミング発生部を有し、ｎピン
のＩＣテスタの例である。
【００１２】先ず、従来の例で説明した図４（ａ），（
ｂ）のように通常のタイミング補正を行う。これにより
ＤＵＴ無しの状態でＤＵＴの接するソケットの端子、プ
ローブカードの針先またはハンドラのコンタクタ迄のタ
イミングを補正する。次に、制御部１はＤＵＴ各端子の
波形の立上がり時間を、テストプログラム中に予め記述
されたＤＵＴの各端子の入出力容量の値とテスタの伝送
インピーダンスにより求める。また、制御部１はＤＵＴ
端子の中で、最も速いあるいは遅い立上がりの端子また
は平均的な端子を選択することにより、基準の端子を決
定する。制御部１は、この基準に対し各ＤＵＴの端子の
差を算出し、これ等データを補正部２に送出する。補正
部２はこれ等データにより各ＤＵＴの端子に対応したテ
スタピンのデスキュー部４及び５の回路定数を可変させ
、ＤＵＴの入出力容量特性に適したタイミング補正を行
う。
ｂ）のように通常のタイミング補正を行う。これにより
ＤＵＴ無しの状態でＤＵＴの接するソケットの端子、プ
ローブカードの針先またはハンドラのコンタクタ迄のタ
イミングを補正する。次に、制御部１はＤＵＴ各端子の
波形の立上がり時間を、テストプログラム中に予め記述
されたＤＵＴの各端子の入出力容量の値とテスタの伝送
インピーダンスにより求める。また、制御部１はＤＵＴ
端子の中で、最も速いあるいは遅い立上がりの端子また
は平均的な端子を選択することにより、基準の端子を決
定する。制御部１は、この基準に対し各ＤＵＴの端子の
差を算出し、これ等データを補正部２に送出する。補正
部２はこれ等データにより各ＤＵＴの端子に対応したテ
スタピンのデスキュー部４及び５の回路定数を可変させ
、ＤＵＴの入出力容量特性に適したタイミング補正を行
う。
【００１３】図２は、前述のＤＵＴの入出力容量の異な
る２つの端子を本発明によるタイミング補正後の波形を
示す。図より、タイミング補正の点を波高の５０％とす
ると、補正部２は、容量の大きい端子のテスタピンを、
容量の小さい端子のテスタピンよりもドライバ６より時
間ｔだけ速く信号を出力するように、またコンパレータ
７での比較は、時間ｔだけ遅延するようにデスキュー４
及び５の回路定数を可変させることにより、タイミング
補正を行う。
る２つの端子を本発明によるタイミング補正後の波形を
示す。図より、タイミング補正の点を波高の５０％とす
ると、補正部２は、容量の大きい端子のテスタピンを、
容量の小さい端子のテスタピンよりもドライバ６より時
間ｔだけ速く信号を出力するように、またコンパレータ
７での比較は、時間ｔだけ遅延するようにデスキュー４
及び５の回路定数を可変させることにより、タイミング
補正を行う。
【００１４】他の実施例として、図１のデスキュー部４
及び５にそれぞれ直列にＤＵＴの入出容量に対応するタ
イミング補正だけを行うデスキュー部を設けることによ
り、本発明のタイミング補正を実現できる。
及び５にそれぞれ直列にＤＵＴの入出容量に対応するタ
イミング補正だけを行うデスキュー部を設けることによ
り、本発明のタイミング補正を実現できる。
【００１５】
【発明の効果】本発明のＩＣテスタは、テストプログラ
ム等に記述したＤＵＴの入出力容量の値により、制御部
の制御のもとで、それ等に対応した各テスタピンのタイ
ミング補正データを各デスキュー部に送出し、デスキュ
ー部の回路定数を可変させる補正部を有することにより
、従来のＩＣテスタのタイミング補正に対し、更にＤＵ
Ｔの入出力容量に適したタイミング補正を行い、より正
確なタイミングでテストできるという効果がある。
ム等に記述したＤＵＴの入出力容量の値により、制御部
の制御のもとで、それ等に対応した各テスタピンのタイ
ミング補正データを各デスキュー部に送出し、デスキュ
ー部の回路定数を可変させる補正部を有することにより
、従来のＩＣテスタのタイミング補正に対し、更にＤＵ
Ｔの入出力容量に適したタイミング補正を行い、より正
確なタイミングでテストできるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を説するための波形の出
力タイミング補正の概要を示す波形図である。
力タイミング補正の概要を示す波形図である。
【図３】従来のＩＣテスタの一例のタイミング発生系の
ブロック図である。
ブロック図である。
【図４】図３のブロックの動作を説明するためのタイミ
ング補正による信号波形図である。
ング補正による信号波形図である。
【図５】図３のブロックの欠点を説明するためのタイミ
ング補正後、実際にＤＵＴに信号を印加した場合の被試
験ＩＣの端子の入出力容量による波形の立上がりのずれ
を示した特性図である。
ング補正後、実際にＤＵＴに信号を印加した場合の被試
験ＩＣの端子の入出力容量による波形の立上がりのずれ
を示した特性図である。
１，１０ 制御部
２ 補正部
３（１）〜３（ｎ） タイミング発生部３０（１
）〜３０（ｎ） タイミング発生部４（１）〜４
（ｎ） デスキュー部４０（１）〜４０（ｎ）
デスキュー部５（１）〜５（ｎ） デスキ
ュー部５０（１）〜５０（ｎ） デスキュー部６
（１）〜６（ｎ） ドライバ
）〜３０（ｎ） タイミング発生部４（１）〜４
（ｎ） デスキュー部４０（１）〜４０（ｎ）
デスキュー部５（１）〜５（ｎ） デスキ
ュー部５０（１）〜５０（ｎ） デスキュー部６
（１）〜６（ｎ） ドライバ
Claims (1)
- 【請求項１】 被試験半導体集積回路を試験装置のソ
ケットの複数の端子に着装して該複数の端子まで印加さ
れるタイミング信号のタイミング補正をする制御部を有
するＩＣテスタにおいて、前記制御部がテストプログラ
ム等に記述され前記被試験半導体集積回路の前記端子入
出力容量の値に対応した各テスタピンのタイミング補正
データを各デスキュー部に送出し、該デスキュー部の回
路定数を可変させる補正部を制御することを特徴とする
ＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016210A JPH04254775A (ja) | 1991-02-07 | 1991-02-07 | Ｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016210A JPH04254775A (ja) | 1991-02-07 | 1991-02-07 | Ｉｃテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254775A true JPH04254775A (ja) | 1992-09-10 |
Family
ID=11910163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016210A Pending JPH04254775A (ja) | 1991-02-07 | 1991-02-07 | Ｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254775A (ja) |
-
1991
- 1991-02-07 JP JP3016210A patent/JPH04254775A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990706 |