JP2001166010A - 半導体試験装置のタイミング補正方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 ドライバ専用のテスタピンを複数有するよう
な半導体試験装置であっても、判定系デスキュー及び印
加系デスキューによってそのタイミング補正を行えるよ
うにする。 【構成】 複数のドライブ専用ピンに対してスイッチ
（１３，１４，１５）を介してコンパレータ（３０）を
接続し、スイッチの切り換え操作によって複数のドライ
ブ専用ピンでコンパレータを共用するようにした。この
スイッチを順次切り換えてコンパレータと接続状態にあ
るドライブ専用ピンに対して判定系デスキューを実行す
る。その後、同様にスイッチを順次切り換えて判定デス
キューの結果を利用して印加系デスキューを行う。ドラ
イバ専用のテスタピンを複数有するような半導体試験装
置であっても、判定系デスキュー及び印加系デスキュー
によってそのタイミング補正を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置の
各種試験信号のタイミングを補正するタイミング補正方
法及び装置に関する。

【０００２】

【従来の技術】従来、半導体試験装置において、テスタ
ピンのドライバやコンパレータに供給される信号のタイ
ミングを補正するものとして、特開平４−１２７０７３
号公報に記載された方法が知られている。図２は、この
従来技術の概要を示す。

【０００３】この従来技術では、ＩＣメモリなどの被測
定デバイスに代えて、各信号ピンがショート接続された
専用ＩＣ（ショート治具）２を半導体試験装置（ＩＣテ
スタ）３に接続する。制御回路２０は、タイミング発生
器１１を動作させる。タイミング発生器１１は、補正対
象ピン以外のテスタピンのドライバ２１〜２ｎの全出力
をショート治具２に印加させる。例えば、補正対象ピン
がドライバ２１を含むピンの場合には、これ以外のテス
タピンのドライバ２２〜２ｎからショート治具２に対し
て信号が印加される。これらの信号は、ショート治具２
のショート端で合成された単一の合成波形となる。制御
回路２０は、この合成波形に基づいて、コンパレータ用
可変遅延回路６１の遅延量を増加減少させて、テスタピ
ンのコンパレータ３１，４１に供給されるストローブ信
号のタイミング補正を行う。以上のタイミング補正処理
を補正対象ピンを順次切り換えながら、全テスタピンの
コンパレータ３１〜３ｎ，４１〜４ｎに対して行う。

【０００４】このタイミング補正が終了したら、テスタ
ピンの出力端が開放された状態あるいはショート治具２
を装着した状態で、制御回路２０は、各テスタピンのコ
ンパレータ３１〜３ｎ，４１〜４ｎのタイミングを基準
にドライバ用可変遅延回路５１〜５ｎの遅延量を増加減
少させて、ドライバ２１〜２ｎに印加される信号のタイ
ミング補正を行う。

【０００５】上述のコンパレータ３１〜３ｎ，４１〜４
ｎに対するタイミング補正を判定系デスキューと言い、
ドライバ２１〜２ｎに対するタイミング補正を印加系デ
スキューと言う。従来は、この判定系デスキューを行っ
た後に印加系デスキューを行っていた。

【０００６】

【発明が解決しようとする課題】上述の従来技術による
タイミング補正方法は、各テスタピンがＩ／Ｏスイッチ
７１〜７ｎを介して接続されたドライバ２１〜２ｎ及び
コンパレータ３１〜３ｎ，４１〜４ｎによって構成され
たロジックテスタや完全パーピン型テスタでなければ、
上述のような判定系デスキュー及び印加系デスキューの
タイミング補正を行うことができなかった。従って、ド
ライバ専用のテスタピンだけを含んで構成されたメモリ
テスタについては上述のようなタイミング補正を行うこ
とができなかった。

【０００７】この発明は、上述のような問題に鑑みてな
されたものであり、ドライバ専用のテスタピンを複数有
するような半導体試験装置であっても、判定系デスキュ
ー及び印加系デスキューによってそのタイミング補正を
行うことができる半導体試験装置のタイミング補正方法
及び装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】請求項１に記載された本
発明の半導体試験装置のタイミング補正方法は、複数の
ドライブ専用ピンを有する半導体試験装置のタイミング
補正方法において、少なくとも１つのコンパレータ手段
と、前記複数のドライブ専用ピンの中の判定系デスキュ
ー取得対象となるドライバ手段の出力端とをスイッチ手
段を介して順次切り換えて接続しながら前記コンパレー
タ手段に接続された前記ドライバ手段を含むドライブ専
用ピンに対する判定系デスキューを実行する第１のステ
ップと、前記コンパレータ手段と、前記複数のドライブ
専用ピンの中の印加系デスキュー取得対象となるドライ
バ手段の出力端とを前記スイッチ手段を介して順次切り
換えて接続しながら前記判定系デスキューの結果に応じ
て前記コンパレータ手段に接続された前記ドライバ手段
を含むドライブ専用ピンに対する印加系デスキューを実
行する第２のステップとを含むように構成したものであ
る。

【０００９】この発明では、複数のドライブ専用ピンに
対してスイッチ手段を介してコンパレータ手段を接続
し、スイッチ手段の切り換え操作によって複数のドライ
ブ専用ピンでコンパレータ手段を共用するようにした。
このスイッチ手段を順次切り換えてコンパレータ手段と
接続状態にあるドライブ専用ピンに対して判定系デスキ
ューを実行する。その後、同様にスイッチ手段を順次切
り換えて、判定系デスキューの結果を利用して印加系デ
スキューを行う。これによって、ドライブ専用ピンにつ
いても、判定系デスキューと印加系デスキューによるタ
イミング補正を行うことができるようにした。

【００１０】請求項２に記載された本発明の半導体試験
装置のタイミング補正方法は、請求項１において、前記
複数のドライブ専用ピンがｎ個存在する場合に、前記第
１のステップが、前記判定系デスキュー取得対象となる
第１のドライブ専用ピンのドライバ手段の出力端と前記
コンパレータ手段とを接続するステップと、前記第１の
ドライブ専用ピンのドライバ手段以外の全てのドライバ
手段から信号波形をショート治具に出力するステップ
と、前記ショート治具のショート端で合成された単一の
合成波形を基準にして、コンパレータ用可変遅延手段の
遅延量を増加減少させて前記コンパレータ手段に供給さ
れるストローブ信号のタイミング補正を行うステップ
と、前記タイミング補正された結果の前記遅延量を前記
第１のドライブ専用ピンのタイミング補正値としてメモ
リ手段に記憶するステップと、次に前記判定系デスキュ
ー取得対象となる第２のドライブ専用ピンのドライバ手
段の出力端と前記コンパレータ手段とを接続するステッ
プと、前記第２のドライブ専用ピンのドライバ手段以外
の全てのドライバ手段から信号波形をショート治具に出
力するステップと、前記ショート治具のショート端で合
成された単一の合成波形を基準にして、コンパレータ用
可変遅延手段の遅延量を増加減少させて前記コンパレー
タ手段に供給されるストローブ信号のタイミング補正を
行うステップと、前記タイミング補正された結果の遅延
量を第２のドライブ専用ピンのタイミング補正値として
メモリ手段に記憶するステップと、以下同様にして、第
３から第ｎのドライブ専用ピンに対しても同様の処理を
繰り返し実行するステップとを含むものである。これ
は、請求項１における判定系デスキューを実行する第１
のステップがどのように実現されるのかをより具体的に
限定したものである。

【００１１】請求項３に記載された本発明の半導体試験
装置のタイミング補正方法は、請求項２において、前記
第２のステップが、前記ショート治具を外して前記ドラ
イブ手段をオープン状態とするステップと、前記印加系
デスキュー取得対象となる第１のドライブ専用ピンのド
ライバ手段の出力端と前記コンパレータ手段とを接続す
るステップと、前記第１のドライブ専用ピンのドライバ
手段から信号波形を出力するステップと、前記第１のド
ライブ専用ピンのタイミング補正値によってタイミング
補正されたストローブ信号を基準にして、第１のドライ
バ用可変遅延手段の遅延量を増加減少させて前記コンパ
レータ手段に供給される前記信号波形のタイミング補正
を行うステップと、前記タイミング補正された結果の前
記遅延量を前記第１のドライバ用可変遅延手段のタイミ
ング補正値とするステップと、次に前記印加系デスキュ
ー取得対象となる第２のドライブ専用ピンのドライバ手
段の出力端と前記コンパレータ手段とを接続するステッ
プと、前記第２のドライブ専用ピンのドライバ手段から
信号波形を出力するステップと、前記第２のドライブ専
用ピンのタイミング補正値によってタイミング補正され
たストローブ信号を基準にして、第２のドライバ用可変
遅延手段の遅延量を増加減少させて前記コンパレータ手
段に供給される前記信号波形のタイミング補正を行うス
テップと、前記タイミング補正された結果の前記遅延量
を前記第２のドライバ用可変遅延手段のタイミング補正
値とするステップと、以下同様にして、第３から第ｎの
ドライブ専用ピンに対しても同様の処理を繰り返し実行
するステップとを含むものである。これは、請求項２に
おける判定系デスキューの結果を踏まえて、印加系デス
キューを実行する第２のステップがどのように実現され
るのかをより具体的に限定したものである。

【００１２】請求項４に記載された本発明の半導体試験
装置のタイミング補正方法は、請求項３において、前記
第２のステップが、さらに、前記ドライバ手段から前記
ショート治具端までの経路長に応じた値を前記コンパレ
ータ用可変遅延手段及びドライバ用可変遅延手段のタイ
ミングエッジに予め加算するステップを含むものであ
る。上述の印加系デスキューは、ドライバ手段の出力を
コンパレータ手段に直接返して行っているので、ドライ
バ手段からショート治具端までの経路長を含んでいな
い。そこで、その経路長に応じた値をコンパレータ用可
変遅延手段及びドライバ用可変遅延手段のタイミングエ
ッジに予め加算して実行するようにしたものである。

【００１３】請求項５に記載された本発明の半導体試験
装置のタイミング補正方法は、請求項１から４までのい
ずれか一つにおいて、さらに、前記印加系デスキューが
終了した後に、前記判定系デスキューを実行する第３の
ステップを含むようにしたものである。上述の判定系デ
スキュー及び印加系デスキューを行ったことによって、
ショート治具のショート端で合成された合成波形の立ち
上がりが急峻になるので、この急峻な合成波形に基づい
て再度同様の判定系デスキューを実行することによっ
て、デスキューの精度を向上させることができる。

【００１４】請求項６に記載された本発明の半導体試験
装置のタイミング補正装置は、複数のドライブ専用ピン
を有する半導体試験装置のタイミング補正装置におい
て、前記半導体試験装置のドライブ手段に各信号ピンが
接続され、前記各信号ピンがショート接続されているシ
ョート治具と、前記複数のドライブ専用ピンの各ドライ
バ手段の出力端に接続されたスイッチ手段と、前記スイ
ッチ手段を介して前記ドライバ手段の複数に対して共通
に接続された少なくとも１つのコンパレータ手段と、前
記スイッチ手段を順次切り換えて前記コンパレータ手段
と接続状態にある前記ドライブ専用ピンに対する判定系
デスキューを実行し、前記判定デスキューの結果に応じ
て前記スイッチ手段を順次切り換えて前記コンパレータ
手段と接続状態にある前記ドライブ専用ピンに対する印
加系デスキューを実行する制御手段とを含んで構成され
たものである。これは、請求項１の半導体試験装置のタ
イミング補正方法を実現するための装置に関する発明で
あり、その作用などは請求項１と同じである。

【００１５】請求項７に記載された本発明の半導体試験
装置のタイミング補正装置は、請求項６において、前記
複数のドライブ専用ピンがｎ個存在する場合に、前記制
御手段が、前記判定系デスキュー取得対象となる第１の
ドライブ専用ピンのドライバ手段の出力端と前記コンパ
レータ手段とを接続し、前記第１のドライブ専用ピンの
ドライバ手段以外の全てのドライバ手段から信号波形を
前記ショート治具に出力し、前記ショート治具のショー
ト端で合成された単一の合成波形を基準にして、コンパ
レータ用可変遅延手段の遅延量を増加減少させて前記コ
ンパレータ手段に供給されるストローブ信号のタイミン
グ補正を行い、前記タイミング補正された結果の前記遅
延量を前記第１のドライブ専用ピンのタイミング補正値
としてメモリ手段に記憶し、次に前記判定系デスキュー
取得対象となる第２のドライブ専用ピンのドライバ手段
の出力端と前記コンパレータ手段とを接続し、前記第２
のドライブ専用ピンのドライバ手段以外の全てのドライ
バ手段から信号波形をショート治具に出力し、前記ショ
ート治具のショート端で合成された単一の合成波形を基
準にして、コンパレータ用可変遅延手段の遅延量を増加
減少させて前記コンパレータ手段に供給されるストロー
ブ信号のタイミング補正を行い、前記タイミング補正さ
れた結果の遅延量を第２のドライブ専用ピンのタイミン
グ補正値としてメモリ手段に記憶し、以下同様にして、
第３から第ｎのドライブ専用ピンに対しても同様の処理
を繰り返し実行するものである。これは、請求項２に対
応したものである。

【００１６】請求項８に記載された本発明の半導体試験
装置のタイミング補正装置は、請求項７において、前記
制御手段が、さらに前記ショート治具を外して前記ドラ
イブ手段をオープン状態とし、前記印加系デスキュー取
得対象となる第１のドライブ専用ピンのドライバ手段の
出力端と前記コンパレータ手段とを接続し、前記第１の
ドライブ専用ピンのドライバ手段から信号波形を出力
し、前記第１のドライブ専用ピンのタイミング補正値に
よってタイミング補正されたストローブ信号を基準にし
て、第１のドライバ用可変遅延手段の遅延量を増加減少
させて前記コンパレータ手段に供給される前記信号波形
のタイミング補正を行い、前記タイミング補正された結
果の前記遅延量を前記第１のドライバ用可変遅延手段の
タイミング補正値とし、次に前記印加系デスキュー取得
対象となる第２のドライブ専用ピンのドライバ手段の出
力端と前記コンパレータ手段とを接続し、前記第２のド
ライブ専用ピンのドライバ手段から信号波形を出力し、
前記第２のドライブ専用ピンのタイミング補正値によっ
てタイミング補正されたストローブ信号を基準にして、
第２のドライバ用可変遅延手段の遅延量を増加減少させ
て前記コンパレータ手段に供給される前記信号波形のタ
イミング補正を行い、前記タイミング補正された結果の
前記遅延量を前記第２のドライバ用可変遅延手段のタイ
ミング補正値とし、以下同様にして、第３から第ｎのド
ライブ専用ピンに対しても同様の処理を繰り返し実行す
るものである。これは、請求項３に対応したものであ
る。

【００１７】請求項９に記載された本発明の半導体試験
装置のタイミング補正装置は、請求項８において、前記
制御手段が、前記印加系デスキューを行う際に、前記ド
ライバ手段から前記ショート治具端までの経路長に応じ
た値を前記コンパレータ用可変遅延手段及びドライバ用
可変遅延手段のタイミングエッジに予め加算するもので
ある。これは、請求項４に対応したものである。

【００１８】請求項１０に記載された本発明の半導体試
験装置のタイミング補正装置は、請求項６から９までの
いずれか一つにおいて、前記制御手段が、前記印加系デ
スキューが終了した後に、さらに前記判定系デスキュー
を実行するものである。これは、請求項５に対応したも
のである。

【００１９】

【発明の実施の形態】以下、添付図面に示された一例を
用いて詳細を説明する。図１は、本発明の半導体試験装
置のタイミング補正装置の一例を示す。図１において、
図２と同じ構成部品には同一の符号が付してある。

【００２０】この実施の形態に係る半導体試験装置１
は、制御回路１０、タイミング発生器１１、可変遅延回
路５１〜５ｎ，６１〜６ｎ，９１，９２，５０、ドライ
バ２１〜２ｎ，９３，９４、コンパレータ３１〜３ｎ，
４１〜４ｎ，３０、Ｉ／Ｏスイッチ７１〜７ｎ、ピンリ
レー８１〜８ｎ，９５，９６、スイッチ１３，１４、マ
ルチプレクサ１５から構成される。なお、実際の半導体
試験装置は、図示していないパターン発生器、ピン制御
回路及びフェイルビットメモリなどの他の構成部品を有
するが、本明細書中では本発明の特徴を理解するのに必
要な部分のみが示されている。

【００２１】制御回路１０は、半導体試験装置１の全体
制御、運用及び管理等を行うものであり、マイクロプロ
セッサ構成になっている。従って、図示していないが、
制御回路１０はシステムプログラムを格納するＲＯＭや
各種データ等を格納するＲＡＭ等を含んで構成される。
制御回路１０は、各種の制御信号やデータをそれぞれの
構成部品に出力する。

【００２２】タイミング発生器１１は、その内部メモリ
に記憶したタイミングデータに基づいて、図示していな
いパターン発生器、ピン制御回路及びフェイルビットメ
モリなどに高速の動作クロックを出力し、被測定デバイ
スに対するデータの書込タイミングや読出タイミングな
どの制御を行うものである。

【００２３】この実施の形態に係るタイミング補正装置
は、タイミング発生器１１から出力された信号が各ドラ
イバ２１〜２ｎ及びコンパレータ３１〜３ｎ，４１〜４
ｎに入力するタイミングを調整するものである。ショー
ト治具２は、ＩＣメモリなどの被測定デバイスに代え
て、各信号ピンがショート接続された専用のＩＣで構成
されている。ショート治具２は半導体試験装置１０の各
テスタピンに接続される。

【００２４】図１において、第１のテスタピンは、ドラ
イバ２１、ハイレベル用コンパレータ３１、ローレベル
用コンパレータ４１、ドライバ用可変遅延回路５１、コ
ンパレータ用可変遅延回路６１、Ｉ／Ｏスイッチ７１及
びピンリレー８１によって構成される。第２〜第ｎのテ
スタピンも同じように、ドライバ２２〜２ｎ、ハイレベ
ル用コンパレータ３２〜３ｎ、ローレベル用コンパレー
タ４２〜４ｎ、ドライバ用可変遅延回路５２〜５ｎ、コ
ンパレータ用可変遅延回路６２〜６ｎ、Ｉ／Ｏスイッチ
７２〜７ｎ及びピンリレー８２〜８ｎによって構成され
る。なお、図１においては第３から第ｎまでのテスタピ
ンについては図示を省略してある。

【００２５】一方、この半導体試験装置１には、コンパ
レータを有さないドライブ専用ピンが存在する。図１で
は、このドライブ専用ピンが２個存在するが、実際はこ
れよりも多くのドライブ専用ピンが存在する。第１のド
ライブ専用ピンは、可変遅延回路９１、ドライバ９３及
びピンリレー９５によって構成される。第２のドライブ
専用ピンは、可変遅延回路９２、ドライバ９４及びピン
リレー９６によって構成される。

【００２６】この実施の形態に係るタイミング補正装置
では、これらの２つのドライブ専用ピンに対して、コン
パレータ３０及び可変遅延回路５０が設けられている。
このコンパレータ３０と各ドライブ専用ピンのドライバ
９３，９４の出力端との間はスイッチ１３，１４及びマ
ルチプレクサ１５によって選択的に切り換えられて接続
されるようになっている。すなわち、コンパレータ３０
及び可変遅延回路５０が２つのドライブ専用ピンで共用
されているので、各ドライブ専用ピンに対してコンパレ
ータ３０及び可変遅延回路５０を用いて順番に判定系デ
スキューを行い。その判定系デスキューの結果に基づい
て、ドライブ専用ピンのドライバ９３，９４の印加系デ
スキューを行うようになっている。

【００２７】まず、判定系デスキューの動作について説
明する。タイミング発生器１１は、印加系のタイミング
補正がされていない状態で、判定系デスキュー取得対象
以外の全てのドライバから信号を出力させる。判定系デ
スキュー取得対象がドライバ２１の場合、制御回路１０
は、スイッチ１３，１４をオフ状態とし、ドライバ２１
以外のドライバ２２〜２ｎ，９３，９４から信号波形が
出力するように制御する。これらの信号波形は、ショー
ト治具２のショート端で合成された単一の合成波形とな
る。この合成波形を基準クロックとして、制御回路１０
は、コンパレータ用可変遅延回路６１の遅延量を増加減
少させて、テスタピンのコンパレータ３１，４１に供給
されるストローブ信号のタイミング補正を行い、判定系
デスキューを行う。

【００２８】次に、判定系デスキュー取得対象がドライ
バ２２の場合には、制御回路１０は、スイッチ１３，１
４をオフ状態のまま、ドライバ２２以外のドライバ２
１，２３〜２ｎ，９３，９４から信号波形が出力するよ
うに制御する。これらの信号波形の合成波形を基準クロ
ックとして、制御回路１０は、コンパレータ用可変遅延
回路６２の遅延量を増加減少させて、テスタピンのコン
パレータ３２，４２に供給されるストローブ信号のタイ
ミング補正を行い、判定系デスキューを行う。以下、同
様にして、制御回路１０は、ドライバ２３〜２ｎについ
ても補正対象ピンを順次切り換えながら、判定系デスキ
ューを実行する。

【００２９】判定系デスキュー取得対象がドライバ９３
の場合には、制御回路１０は、スイッチ１３をオフ状
態、スイッチ１４をオン状態とし、他のドライバ２１〜
２ｎ，９４から信号波形が出力するように制御する。こ
れらの信号波形の合成波形を基準クロックとして、制御
回路１０は、可変遅延回路５０の遅延量を増加減少させ
て、テスタピンのコンパレータ３０に供給されるストロ
ーブ信号のタイミング補正を行い、判定系デスキューを
行う。制御回路１０は、このドライバ９３の判定系デス
キューの結果をタイミング補正値ｔ９３として、図示し
ていないメモリに記憶する。

【００３０】次に、判定系デスキュー取得対象がドライ
バ９４の場合には、制御回路１０は、スイッチ１３をオ
ン状態、スイッチ１４をオフ状態とし、他のドライバ２
１〜２ｎ，９３から信号波形が出力するように制御す
る。これらの信号波形の合成波形を基準クロックとし
て、制御回路１０は、可変遅延回路５０の遅延量を増加
減少させて、テスタピンのコンパレータ３０に供給され
るストローブ信号のタイミング補正を行い、判定系デス
キューを行う。制御回路１０は、このドライバ９４の判
定系デスキューの結果を、タイミング補正値ｔ９４とし
て、図示していないメモリに記憶する。

【００３１】次に印加系デスキューの動作について説明
する。制御回路１０は、前述の判定系デスキューが終了
したら、その判定系デスキューで補正されたタイミング
ストローブを基準クロックとして、印加系デスキューを
行う。制御回路１０は、全てのピンリレー８１〜８ｎを
オープン状態とし、各ドライバ２１〜２ｎからの出力を
コンパレータ３１〜３ｎ，４１〜４ｎに取り込み、それ
に基づいて、それぞれの可変遅延回路５１〜５ｎの遅延
量を増加減少させて、印加系デスキューを実行する。

【００３２】なお、ドライバ９３，９４については、い
ずれか一方の印加系デスキューが行われた後に、他方の
印加系デスキューが行われる。すなわち、印加系デスキ
ュー取得対象がドライバ９３の場合には、制御回路１０
は、スイッチ１３をオフ状態とし、スイッチ１４をオン
状態とする。制回路１０は、ドライバ９３からの信号を
コンパレータ３０で判定し、その判定結果に基づいて可
変遅延回路９１の遅延量を調整する。このとき、前述の
タイミング補正値ｔ９３に応じて可変遅延回路５０の遅
延量は予め設定される。

【００３３】制御回路１０は、ドライバ９３の印加系デ
スキューが終了したら、スイッチ１３をオン状態とし、
スイッチ１４をオフ状態とする。制御回路１０は、ドラ
イバ９４からの信号をコンパレータ３０で判定し、その
判定結果に基づいて可変遅延回路９２の遅延量を調整す
る。このとき、前述のタイミング補正値ｔ９４に応じて
可変遅延回路５０の遅延量は予め設定される。

【００３４】なお、印加系デスキューは、ドライバ出力
をコンパレータに直接返して行うため、ドライバからデ
バイス端までの経路長を含んでいないので、この経路長
に応じた値を可変遅延回路５１〜５ｎ，９１，９２又は
可変遅延回路６１〜６ｎ，５０のタイミングエッジに予
め加算して実行する必要がある。

【００３５】制御回路１０は、前述の印加系デスキュー
が終了したら、同様にして再度判定系デスキューを行
う。これは、前述の判定系デスキュー及び印加系デスキ
ューを行ったことによって、ショート治具２のショート
端で合成された合成波形の立ち上がりが急峻になる。こ
の急峻な合成波形に基づいて再度同様の判定系デスキュ
ーを実行することによって、デスキューの精度を向上さ
せることができるからである。

【００３６】

【発明の効果】この発明のタイミング補正方法及び装置
によれば、ドライバ専用のテスタピンを複数有するよう
な半導体試験装置であっても、判定系デスキュー及び印
加系デスキューを順番に行って、そのタイミング補正を
行うことができる。

【図面の簡単な説明】

【図１】 本発明による半導体試験装置のタイミング補
正装置の一例を示す図

【図２】 従来技術の概要を示す図

【符号の説明】 １…ＩＣテスタ ２…ショート治具 １０…制御回路 １１…タイミング発生器 １３，１４…スイッチ １５…マルチプレクサ ２１〜２ｎ，９３，９５…ドライバ ３１〜３ｎ，４１〜４ｎ，３０…コンパレータ ５１〜５ｎ，６１〜６ｎ，９１，９２，５０…可変遅延
回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のドライブ専用ピンを有する半導体
   試験装置のタイミング補正方法において、 少なくとも１つのコンパレータ手段と、前記複数のドラ
   イブ専用ピンの中の判定系デスキュー取得対象となるド
   ライバ手段の出力端とをスイッチ手段を介して順次切り
   換えて接続しながら前記コンパレータ手段に接続された
   前記ドライバ手段を含むドライブ専用ピンに対する判定
   系デスキューを実行する第１のステップと、 前記コンパレータ手段と、前記複数のドライブ専用ピン
   の中の印加系デスキュー取得対象となるドライバ手段の
   出力端とを前記スイッチ手段を介して順次切り換えて接
   続しながら前記判定系デスキューの結果に応じて前記コ
   ンパレータ手段に接続された前記ドライバ手段を含むド
   ライブ専用ピンに対する印加系デスキューを実行する第
   ２のステップとを含んで構成したことを特徴とする半導
   体試験装置のタイミング補正方法。
2. 【請求項２】 請求項１において、 前記複数のドライブ専用ピンがｎ個存在する場合に、 前記第１のステップは、 前記判定系デスキュー取得対象となる第１のドライブ専
   用ピンのドライバ手段の出力端と前記コンパレータ手段
   とを接続するステップと、 前記第１のドライブ専用ピンのドライバ手段以外の全て
   のドライバ手段から信号波形をショート治具に出力する
   ステップと、 前記ショート治具のショート端で合成された単一の合成
   波形を基準にして、コンパレータ用可変遅延手段の遅延
   量を増加減少させて前記コンパレータ手段に供給される
   ストローブ信号のタイミング補正を行うステップと、 前記タイミング補正された結果の前記遅延量を前記第１
   のドライブ専用ピンのタイミング補正値としてメモリ手
   段に記憶するステップと、 次に前記判定系デスキュー取得対象となる第２のドライ
   ブ専用ピンのドライバ手段の出力端と前記コンパレータ
   手段とを接続するステップと、 前記第２のドライブ専用ピンのドライバ手段以外の全て
   のドライバ手段から信号波形をショート治具に出力する
   ステップと、 前記ショート治具のショート端で合成された単一の合成
   波形を基準にして、コンパレータ用可変遅延手段の遅延
   量を増加減少させて前記コンパレータ手段に供給される
   ストローブ信号のタイミング補正を行うステップと、 前記タイミング補正された結果の遅延量を第２のドライ
   ブ専用ピンのタイミング補正値としてメモリ手段に記憶
   するステップと、 以下同様にして、第３から第ｎのドライブ専用ピンに対
   しても同様の処理を繰り返し実行するステップとを含む
   ことを特徴とする半導体試験装置のタイミング補正方
   法。
3. 【請求項３】 請求項２において、 前記第２のステップは 前記ショート治具を外して前記ドライブ手段をオープン
   状態とするステップと、 前記印加系デスキュー取得対象となる第１のドライブ専
   用ピンのドライバ手段の出力端と前記コンパレータ手段
   とを接続するステップと、 前記第１のドライブ専用ピンのドライバ手段から信号波
   形を出力するステップと、 前記第１のドライブ専用ピンのタイミング補正値によっ
   てタイミング補正されたストローブ信号を基準にして、
   第１のドライバ用可変遅延手段の遅延量を増加減少させ
   て前記コンパレータ手段に供給される前記信号波形のタ
   イミング補正を行うステップと、 前記タイミング補正された結果の前記遅延量を前記第１
   のドライバ用可変遅延手段のタイミング補正値とするス
   テップと、 次に前記印加系デスキュー取得対象となる第２のドライ
   ブ専用ピンのドライバ手段の出力端と前記コンパレータ
   手段とを接続するステップと、 前記第２のドライブ専用ピンのドライバ手段から信号波
   形を出力するステップと、 前記第２のドライブ専用ピンのタイミング補正値によっ
   てタイミング補正されたストローブ信号を基準にして、
   第２のドライバ用可変遅延手段の遅延量を増加減少させ
   て前記コンパレータ手段に供給される前記信号波形のタ
   イミング補正を行うステップと、 前記タイミング補正された結果の前記遅延量を前記第２
   のドライバ用可変遅延手段のタイミング補正値とするス
   テップと、 以下同様にして、第３から第ｎのドライブ専用ピンに対
   しても同様の処理を繰り返し実行するステップとを含む
   ことを特徴とする半導体試験装置のタイミング補正方
   法。
4. 【請求項４】 請求項３において、 前記第２のステップは、さらに、前記ドライバ手段から
   前記ショート治具端までの経路長に応じた値を前記コン
   パレータ用可変遅延手段及びドライバ用可変遅延手段の
   タイミングエッジに予め加算するステップを含むことを
   特徴とする半導体試験装置のタイミング補正方法。
5. 【請求項５】 請求項１から４までのいずれか一つにお
   いて、 さらに、前記印加系デスキューが終了した後に、前記判
   定系デスキューを実行する第３のステップを含むように
   したことを特徴とする半導体試験装置のタイミング補正
   方法。
6. 【請求項６】 複数のドライブ専用ピンを有する半導体
   試験装置のタイミング補正装置において、 前記半導体試験装置のドライブ手段に各信号ピンが接続
   され、前記各信号ピンがショート接続されているショー
   ト治具と、 前記複数のドライブ専用ピンの各ドライバ手段の出力端
   に接続されたスイッチ手段と、 前記スイッチ手段を介して前記ドライバ手段の複数に対
   して共通に接続された少なくとも１つのコンパレータ手
   段と、 前記スイッチ手段を順次切り換えて前記コンパレータ手
   段と接続状態にある前記ドライブ専用ピンに対する判定
   系デスキューを実行し、前記判定デスキューの結果に応
   じて前記スイッチ手段を順次切り換えて前記コンパレー
   タ手段と接続状態にある前記ドライブ専用ピンに対する
   印加系デスキューを実行する制御手段とを含んで構成さ
   れたことを特徴とする半導体試験装置のタイミング補正
   装置。
7. 【請求項７】 請求項６において、 前記複数のドライブ専用ピンがｎ個存在する場合に、 前記制御手段は、 前記判定系デスキュー取得対象となる第１のドライブ専
   用ピンのドライバ手段の出力端と前記コンパレータ手段
   とを接続し、 前記第１のドライブ専用ピンのドライバ手段以外の全て
   のドライバ手段から信号波形を前記ショート治具に出力
   し、 前記ショート治具のショート端で合成された単一の合成
   波形を基準にして、コンパレータ用可変遅延手段の遅延
   量を増加減少させて前記コンパレータ手段に供給される
   ストローブ信号のタイミング補正を行い、 前記タイミング補正された結果の前記遅延量を前記第１
   のドライブ専用ピンのタイミング補正値としてメモリ手
   段に記憶し、 次に前記判定系デスキュー取得対象となる第２のドライ
   ブ専用ピンのドライバ手段の出力端と前記コンパレータ
   手段とを接続し、 前記第２のドライブ専用ピンのドライバ手段以外の全て
   のドライバ手段から信号波形をショート治具に出力し、 前記ショート治具のショート端で合成された単一の合成
   波形を基準にして、コンパレータ用可変遅延手段の遅延
   量を増加減少させて前記コンパレータ手段に供給される
   ストローブ信号のタイミング補正を行い、 前記タイミング補正された結果の遅延量を第２のドライ
   ブ専用ピンのタイミング補正値としてメモリ手段に記憶
   し、 以下同様にして、第３から第ｎのドライブ専用ピンに対
   しても同様の処理を繰り返し実行することを特徴とする
   半導体試験装置のタイミング補正装置。
8. 【請求項８】 請求項７において、 前記制御手段は、さらに前記ショート治具を外して前記
   ドライブ手段をオープン状態とし、 前記印加系デスキュー取得対象となる第１のドライブ専
   用ピンのドライバ手段の出力端と前記コンパレータ手段
   とを接続し、 前記第１のドライブ専用ピンのドライバ手段から信号波
   形を出力し、 前記第１のドライブ専用ピンのタイミング補正値によっ
   てタイミング補正されたストローブ信号を基準にして、
   第１のドライバ用可変遅延手段の遅延量を増加減少させ
   て前記コンパレータ手段に供給される前記信号波形のタ
   イミング補正を行い、 前記タイミング補正された結果の前記遅延量を前記第１
   のドライバ用可変遅延手段のタイミング補正値とし、 次に前記印加系デスキュー取得対象となる第２のドライ
   ブ専用ピンのドライバ手段の出力端と前記コンパレータ
   手段とを接続し、 前記第２のドライブ専用ピンのドライバ手段から信号波
   形を出力し、 前記第２のドライブ専用ピンのタイミング補正値によっ
   てタイミング補正されたストローブ信号を基準にして、
   第２のドライバ用可変遅延手段の遅延量を増加減少させ
   て前記コンパレータ手段に供給される前記信号波形のタ
   イミング補正を行い、 前記タイミング補正された結果の前記遅延量を前記第２
   のドライバ用可変遅延手段のタイミング補正値とし、 以下同様にして、第３から第ｎのドライブ専用ピンに対
   しても同様の処理を繰り返し実行することを特徴とする
   半導体試験装置のタイミング補正装置。
9. 【請求項９】 請求項８において、 前記制御手段は、前記印加系デスキューを行う際に、前
   記ドライバ手段から前記ショート治具端までの経路長に
   応じた値を前記コンパレータ用可変遅延手段及びドライ
   バ用可変遅延手段のタイミングエッジに予め加算するこ
   とを特徴とする半導体試験装置のタイミング補正装置。
10. 【請求項１０】 請求項６から９までのいずれか一つに
    おいて、 前記制御手段は、前記印加系デスキューが終了した後
    に、さらに前記判定系デスキューを実行することを特徴
    とする半導体試験装置のタイミング補正装置。