JPH04188086A - タイミング補正システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体試験装置に専用ＩＣを接続したままの
状態で、試験装置のタイミング補正が可能なタイミング
補正システムに関するものである。

［従来の技術］ 従来の半導体試験装置で用いられているタイミング補正
方法としては、例えば、特開昭５８−２０１１２１号公
報の「遅延時間補正方式」に記載された方法がある。

しかし、この方法では、各ドライバ出力の位相差を測定
する位相比較回路で測定誤差が生じる他、測定系の時間
差補正が正確に行われなかったため、タイミング精度の
向上が妨げられていた。

この点を改善するために、第６図に示すようなタイミン
グ補正方法が提案されている。

第６図においては、タイミング補正を行うため、被試験
ＩＣの代りに、ショートチップ６１を接続してタイミン
グ補正を行う。先ず最初に、ショートチツブ６１を接続
した状態でコンパレータ６４側のタイミング補正を行う
。そのために、タイミング補正を行うコンパレータ６４
と対をなすドライバをあるレベルに保持したままの状態
で、タイミング補正を行うピン以外の全てのドライバ６
３から信号を送出する。ここで、信号出力ドライバ６３
相互間で、時間ｔの位相差があった場合、ショートチッ
プ６１のショート点Ａでのドライバ出力合成波の立上り
時間し、はｔと等しくなる。

すなわち、第９図に示すように、複数のドライバ６３ａ
、６３ｂ、　　・・・６３ｎからショートチップ６１の
端子までの各距離は、ａ’　、ａ’　＋α。

・・・・ａ′＋βとそれぞれ異なっているため、ショー
トチップ６１内のＡ点で各ドライバ６３からの波形が合
成され、ＯＲゲート６１ａを通ってコンパレータ６４ａ
に戻った来たとき、合成された波形が基準となる。

その場合、第８図に示すように、（Ｂ）のドライバから
送出された波形の立上げ時点し１が最も早く、（Ｃ）の
ドライバから送出された波形の立上げ時点ｔ３が最も遅
く、　（Ａ）のドライバの波形を含めて、その他のドラ
イバの波形の立上げはし、のように、その中間にあると
すると、各ドライバの位相差はｔ、−ｔ、＝Ｌｒである
。従って、Ａ点の合成波の立上げ時間は、　（Ｄ）に示
すようにｔｒである。

（Ｄ）の信号波形が、コンパレータ６４側のタイミング
補正用基準信号となレバタイミング補正を行うピンのコ
ンパレータ入力に伝搬する。

ここで、コンパレータ側タイミング（ストローブ信号）
可変遅延回路６６の遅延量を順に大きくしていき、基準
信号のエツジ（立上げ点）を取り込んだ時点で、基準信
号にコンパレータ側タイミングが合致したことになる。

次に、同じような手順でその下のコンパレータ６４ｂの
タイミング補正を行う。同じ手順で全てのピンについて
、１ピンずつ合成波に対する可変遅延回路６６を調整し
てタイミング補正を行うと、全てのピンのコンパレータ
側タイミング位相差がＡ点においてＯになる。

次に、ドライバ側のタイミング補正を行うために、ショ
ートチップ６１を外して、試験装置の出力が開放端にな
るようにする。すなわち、ドライバ側のタイミング補正
では、ショートチップ６１が外されたため、ドライバの
出力信号はＡ点ではなく、Ｂ点で反射することになる。

先ず、ドライバ６３から信号を出力し、開放端Ｂで全反
射した波形を、コンパレータ６４で取り込む。コンパレ
ータ側タイミング（ストローブ信号）を基準にして、そ
の反射波のエツジ（立上り点）を取り込めるようにドラ
イバ側タイミング可変遅延回路６５の遅延量を増減する
。

この処理は、ショートチップ６１内で合成波を作る必要
がなく、従って動作を並列して行えるため、全ピンに対
して各ドライバからの送出を同時に行うことが可能であ
る。全てのピンの調整が終了した時点で、全てのピンの
ドライバ側タイミング位相差がＢ点においてＯとなる。

全ドライバの位相差分布の平均値に全コンパレータ側タ
イミングが合致して、それに各ピンのドライバ側タイミ
ングが合致するので、半導体試験装置全体のタイミング
位相差がＯになる。

第７図は、第６図における半導体試験装置の動作フロー
チャートである。

第６図に示す従来の試験装置では、これらの調整は全て
タイミング補正用プログラムにより制御されていた。す
なわち、第７図に示すように、先ずタイミング補正用遅
延回路６６．６５に初期データを書き込み（ステップ７
１．７２）、コンパレータ６４の出力を見てタイミング
を確認しくステップ７３）、その結果から判断した修正
データをタイミング補正用遅延回路６６．６５に書き込
む（ステップ７４．７５）、このような手順を繰り返す
ことにより、タイミング補正が行われていた。

〔発明が解決しようとする課題〕

従来のタイミング補正は、次のような課題があった。す
なわち、 （イ）ショートチップをコンパレータ側タイミング補正
時に接続し、ドライバ側タイミング補正時に開放しなけ
ればならないため、その都度、全ピンの接続チエツクと
開放チエツクを行う等、タイミング補正動作以外にも多
くの時間を必要としている。また、 （ロ）コンパレータ側タイミング補正は、第６図のＡ点
で合成された波形を基準とし、一方、ドライバ側タイミ
ング補正は、第６図のＢ点で反射された波形を基準とし
ているため、両者では補正しているポイントが異なって
おり、装置全体のタイミング位相差に誤差が生じる。

（ハ）タイミング補正用遅延回路への書き込み手順は、
全てタイミング補正用プログラムにより制御されている
ため、プログラムの実行速度の制約をうけ、タイミング
補正に多くの時間がかかっていた。

本発明の目的は、これら従来の課題を解決し、高速度で
タイミング補正ができ、かつショートチップを接続した
ままの状態で迅速に補正ができ、半導体試験装置を高精
度に補正することが可能なタイミング補正システムを提
供することにある。

［課題を解決するための手段］ 上記目的を達成するため、本発明のタイミング補正シス
テムは、ドライバおよびコンパレータのタイミング補正
用可変遅延回路と、基準タイミングに同期したクロック
およびタイミング補正信号により開かれて、コンパレー
タの出力エツジにより閉じるゲートと、ゲートの出力で
あるグロックを計数して、計数値を可変遅延回路に遅延
量制御データとして供給するカウンタとを有し、先ずド
ライバの出力を基準タイミングとしてコンパレータ側の
タイミングを補正し、次にインピーダンス不整合による
該ドライバの反射波形を用い、各ピンのコンパレータを
基準にして各ドライバのタイミングを補正することに特
徴がある。

［作　　用１ 本発明においては、第１番目として、ショートチップを
接続した状態で、コンパレータ側とドライバ側のタイミ
ング補正を確実に実行する。第２番目として、各遅延回
路毎にゲートおよびカウンタを付設する。すなわち、ソ
フトウェアで制御されていたところを、ハードウェアで
制御する。基準出力タイミングと同期したクロックをゲ
ートに供給して、このゲートをタイミング補正開始信号
により開き、コンパレータ出力エツジにより閉じるよう
にする。そして、そのゲート出力グロックをカウンタで
計数し、その計数値を可変遅延回路制御データとして供
給する。

これにより、ショートチップ接続状態でコンパレータと
ドライバ側両方のタイミング補正を行うことができ、全
ピン同時刻にタイミング補正用基準信号を供給し、両方
のタイミング補正を同じポイントで実行できるので、高
精度補正が可能となる。さらに、ハードウェアにより比
較修正を行い、カウンタが停止した時の計数値が補正値
となるので、高速にタイミング補正が可能である。

［実施例］ 以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す半導体試験装置のタ
イミング補正システムの構成図である。

第１図において、テスタ１は、タイミング発生器（以下
、ＴＧ）１２、複数個のドライバ１３、複数個のコンパ
レータ１４、各ドライバと対をなす可変遅延回路１５、
各コンパレータと対をなす可変遅延回路１８、ドライバ
側の可変遅延回路１５を書き換えるためのカウンタ１０
、コンパレータ側の可変遅延回路１８を書き換えるため
のカウンタ１１、およびカウンタ１０，１１の入力を制
御するための各ゲート２１〜２５から構成されている。

カウンタ１ｏの計数値が遅延量制御データとして可変遅
延回路１５に供給されることにより、ドライバ側タイミ
ング信号の遅延量を可変にしている。また、カウンタ１
１の計数値も同じように可変遅延回路１８に供給される
ことにより、コンパレータ側タイミング信号の遅延量を
可変にしている。

ゲート２１．２２は、ドライバ／コンパレータの切換信
号（端子３ｏの入力信号）により開閉する。

また、ゲート２３は、端子２９のタイミング補正開始信
号により開かれ、コンパレータ１４からのタイミング補
正完了信号Ｊにより閉じられる。

タイミング補正完了信号Ｊは、ゲート２５でエツジ切換
信号（端子２７の入力信号）により反転され、立上り／
立下りエツジでの補正を切換える。

カウンタ１０，１１は、端子１６．２０のリセット信号
により端子２６のデータがロードされる。

テスタ１は、このような構成であって、試験用ピンが多
数配置されており、タイミング補正の終了後には、被テ
ストＩＣと接続されることにより、試験を実施する。

タイミング補正の場合には、被テストＩＣの代りにショ
ートチップ２を接続することにより、全てハードウェア
の制御でタイミング補正動作が行われる。

第２図および第３図は、それぞれコンパレータ側タイミ
ング補正時の各部のタイミングチャートである。

第２図および第３図を参照しながら、第１図の動作を説
明する。

図の縦軸は信号波形の振幅であり、また、横軸は時間の
経過を示しており、左側から右側に遷移する。

最初に、カウンタ１０の初期値を可変量の中点に、また
カウンタ１１の初期値を最小に、それぞれセットすると
ともに、ショートチップ２を接続した状態で、コンパレ
ータ側のタイミング補正を行う。

タイミング補正を行うピン以外の全てのドライバから、
信号を送出する。タイミング補正を行うピンは、あるレ
ベルに保持される。信号を送出するドライバの各出力波
形は、それぞれ少しずつ送出位相が異なっているため、
送出時点ては、第２図のＦ′のようになる。Ｆ′の波形
中の立上りは、送出波と反射波の合成波である。送出時
点における各ドライバ間に時間ｔの位相差があった場合
、ショートチップ２のショート点Ｆでは、第２図のＦに
示すように、立上り時間Ｌｒとなる。この時の位相差℃
と立上り時間１ｒとは等しい。

この信号Ｆが、コンパレータ側タイミング補正用基準信
号となり、タイミング補正を行うピンのコンパレータ入
力位置Ｇに伝搬する。コンパレータ入力位置Ｇにおける
立上り波形は、第２図Ｇに示すように、Ｆより時間が経
過した時点である。

コンパレータ側タイミング（ストローブ信号）を、可変
遅延回路１８の遅延量を大きくしていき、第２図のＨの
破線時点から実線時点の状態に変化した位置、つまり第
２図Ｇの立上り時間ｔｒの中点に一致させた位置が、基
準信号にコンパレータ側タイミングが一致した位置とな
る。

第３図により、可変遅延回路１８への遅延量設定方法を
説明する。

端子２９からのタイミング補正開始信号Ａが高レベル゛
】″になり、端子２８からのクロックが１′となり、端
子２７からのエツジ切換信号も１′となれば、ゲート２
３が開かれる。また、端子３０のドライバ／コンパレー
タ切換信号が“０′になると、ゲート２４のインバータ
がら′ｌ′が出力することにより、ゲート２２が開かれ
る。

タイミング補正用テストパターンを走行させることによ
り、これと同期したクロックが第３図の已に示すように
入力するので、開いたゲート２３を通り、ゲート２２を
通って、カウンタ１１に入力することにより、クロック
がカウンタ１１で計数される。これに伴って、カウンタ
１１よりの遅延量データＤ、〜Ｄ、が変化し、その結果
、可変遅延回路１８の遅延量が変化する。なお、カウン
タ１１からの出力線ＣＤ）は、実際には複数本設けられ
ているが、図では１本で示されている。

可変遅延回路１８の遅延量が適性となって、前述のよう
に基準クロックにコンパレータ側タイミングを合致した
時点で、第３図に示すコンパレータ出力のタイミング補
正完了信号Ｊが送出される。

これにより、ゲート２３が閉じ、その結果、ゲート２２
が閉じることにより、カウンタ１１の計数動作が停止さ
れ、適正な遅延回路制御データが得られる。

同じような手順により、全てのピンについて１ピンずつ
実施される。全てのピンについて実施した状態で、コン
パレータ側タイミング位相差はＯとなる。

次に、ショートチップ２を接続したままの状態で、ドラ
イバ側タイミング補正を行う。

第４図および第５図は、それぞれドライバ側のタイミン
グ補正動作の各部のタイミングチャートである。

ドライバ１３から信号を出力して、ショートチップ２の
ショート点Ｆで反射した波形Ｇを、コンパレータ１４で
取り込む。

テスタ側は、伝送ラインとインピーダンス整合状態にあ
るため、反射波形の変化はテスタ側に到達した時点で終
了する。

コンパレータ側タイミング（ストローブ）を基準にして
、反射波変化点を取り込めるように、ドライバ側タイミ
ングを可変遅延回路１５の遅延量をＯから大きくしてい
く。第４図Ｇの破線から実線の状態に変化した時点が、
コンパレータ側タイミングにドライバ側タイミングが合
致した時点である。すなわち、ドライバ１３から信号を
出力すると、信号はショートチップ２のショート点Ｆに
到するが、ショートチップ２では端縁から点Ｆまで複数
の抵抗が並列接続された形であるため、抵抗はＯΩと等
価であり、また点Ｇには約５０Ωの抵抗Ｒが接続されて
いるため、点Ｇに返送される全反射波は負側に現われる
。つまり、第４図Ｇのように、ドライバ１３から破線（
正側）の時点で送出されたパルスは、往復線路の長さ分
だけ遅れて破線（負側）の時点で全反射されて戻ってく
る。ここで、第４図のＨに示すように、可変遅延回路１
５の遅延量が全反射遅延量と合致した場合、ドライバ１
３の送出時点と全反射到達時点とは実線（正側と負側）
で示す位置になる。

ドライバ側可変遅延回路１５への遅延量設定方法を、第
５図により説明する。

端子２９からのタイミング補正開始信号Ａが高レベル′
１′となり、端子２８からのクロックが入力し、端子２
７からのエツジ切換信号がビになると、ゲート２３が開
く。次に、端子３０のドライバ／コンパレータ切換え信
号が１′　になると、ゲート２４の否定出力が“１″　
となって、ゲート２１が開き、カウンタ１０にクロック
が入力されて計数される。次に、端子２７のエツジ切換
信号が０′になる。

タイミング補正用テストパターンを走行させることによ
り、これと同期したクロックが第５図の已に示すように
、ゲート２１を通過してカウンタ１０で計数される。こ
れに伴い、第５図り、〜Ｄ。

に示すように、カウンタ１０かもの遅延量データＤ、〜
Ｄ、が変化し、その結果、可変遅延回路１５の遅延量が
変化する。この遅延量が適性となり、前述のようにコン
パレータ側タイミングにドライバ側タイミングが合致し
た時点で、コンパレータ出力のタイミング補正完了信号
Ｊが第５図Ｊのように負側に出力される。この信号Ｊに
より、ゲート２５が閉じることにより、ゲート２１も閉
じるため、カウンタ１０の計数動作は停止されて、適正
な遅延回路制御データが得られる。

同じような手順で、全てのピンについて１ピンずつ実施
し、全ピンについて実施した状態で、ドライバ側タイミ
ング位相差はＯとなる。

［発明の効果］ 以上説明したように、本発明によれば、半導体試験装置
のタイミング補正を、全てハードウェア構成により実施
するので、高速度でタイミング補正動作が可能である。

また、ドライバ側とコンパレータ側の両方の補正時に、
ショートチップを接続したままの状態で実施できるので
、より高精度の補正が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すタイミング補正システ
ムのブロック構成図、第２図、第３図はそれぞれコンパ
レータ側タイミング補正時の各部の動作タイミングチャ
ート、第４図、第５図はそれぞれドライバ側タイミング
補正時の各部の動作タイミングチャート、第６図は従来
のタイミング補正システムのブロック構成図、第７図は
第６図におけるタイミング補正動作のフローチャート、
第８図、第９図はそれぞれ第６図における各ドライバの
出力合成波の説明図である。 １：テスタ（半導体試験装置）、２：ショートチツブ、
１２・タイミング発生器（ＴＧ）、１３：ドライバ、１
４　コンパレータ、１５．１８　　可変遅延回路、１０
．１１　　カウンタ、２１〜２５論理ゲート、１６．２
０　　カウンタのリセット端子、１７，１．９：カウン
タのロード端子、２６データ入力端子、２７．エツジ切
換信号入力端子、２８　クロッグ入力端子、２９　タイ
ミング補正開始信号へ入力端子、３０　ドライバ／コン
パレータ切換入力端子、６トシヨートチツプ、６３ドラ
イバ、６４：コンパレータ、６５．６６：可変遅延回路
、６７　タイミング発生器。 第　　　２　　　区 第　　　３　　　図 第　　　４　　図 第　　　５　　図 第　　　７　　　図 第　　　８　　　図

Claims (1)

【特許請求の範囲】
1. １、被テストＩＣの入出力ピンでドライバおよびコンパ
   レータのタイミング補正を行うテスト装置において、上
   記ドライバおよびコンパレータのタイミング補正用可変
   遅延回路と、基準タイミングに同期したクロックおよび
   タイミング補正信号により開かれて、上記コンパレータ
   の出力エッジにより閉じるゲートと、該ゲートの出力で
   あるクロックを計数して、計数値を上記可変遅延回路に
   遅延量制御データとして供給するカウンタとを有し、先
   ず該ドライバの出力を基準タイミングとして該コンパレ
   ータ側のタイミングを補正し、次にインピーダンス不整
   合による該ドライバの反射波形を用い、各ピンの上記コ
   ンパレータを基準にして各ドライバのタイミングを補正
   することを特徴とするタイミング補正システム。