JPS6222103B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体集積回路、特にMSI（中規
模集積回路）やLSI（大規模集積回路）等におけ
る高速論理回路機能を試験するための論理試験装
置に関するものであり、更に詳しくは試験信号の
自動スキユー補正回路を備えた論理試験装置に関
するものある。

従来、IC（集積回路）の論理動作が正常か否
かを調べるには、その論理機能に従つて、入力端
子にテストパターンを印加し、期待されるパター
ンが出力端子に出るか否かを確認することにより
行なつているが、被試験物に印加される試験信号
としてのテストパターンは通常パターン発生器ま
たはバツフアメモリから出力される。所が、この
試験信号は、パターン発生器における出力の時間
的バラツキや、パターンとタイミングの色々な組
み合わせを得るための波形モジユレーシヨン部を
経由することなどにより、ドライバ回路の入力部
では、同じタイミングで発生器から試験信号を送
出したつもりでも、ピンによつて試験信号のタイ
ミングに±数ナノ秒程度のズレが生じる。被試験
物が高速半導体メモリ等であつて、そのアクセス
時間を測定することが必要な場合には、上述のよ
うな試験信号のタイミングのずれ（これをスキユ
ーと云う）が問題となる。すなわち被試験物に試
験信号を印加する前に、ドライバ回路において、
試験信号のスキユーを補正してやることにより、
アクセス時間等を如何に誤差なしに正しく測定で
きるかということが、被試験物の合格の歩留まり
に大きく影響していた。つまり測定に誤差がある
と、本来良品なのに、不良と判定されて歩留まり
が悪くなるという結果を招いていた。

第１図は従来のかかる論理試験装置の一例の概
要を示すブロツク図である。同図において、中央
処理装置（CPU）１とパターン発生器２とセレ
クタ３とタイミング発生器４と論理回路５とスキ
ユー補正回路６とドライバ回路７と供試IC８と
が図示の如く結線されている。CPU１の指令に
より、試験に供されるべきIC８の入力ピン８Ａ
乃至８Ｄに試験信号が印加され、その結果、IC
８の図示せざる出力端子から出力されるパターン
信号が図示せざる経路を通つてCPU１に送ら
れ、そこで該パターン信号が期待通りのパターン
のものであるか否か調べることにより供試IC８
の試験が行なわれるわけである。

さて第１図において、CPU１は、テストパタ
ーンをアルゴリズミツクに出せとか、ランダムに
出せとか指令するものであるが、このような
CPU１の指令により、パターン発生器２は端子
Ａ乃至Ｄに試験信号としての各種のテストパター
ンを発生する。かかるテストパターン信号は、次
に入力ピンマトリクスと称されることもある一種
のセレクタ３において、CPU１からの指示によ
り、適宜出力経路を切り換えられる。図示の例で
は、パターン発生器２の端子Ａから出力されたパ
ターン信号は、セレクタ３が存在しなければ供試
ICの入力ピン８Ａに印加されるべきところを、
セレクタ３において切り換えられて入力ピン８Ｄ
に印加されることになる。セレクタ３を出たパタ
ーン信号は、論理回路５において、タイミング発
生器４から出力される適宜のタイミング信号との
間でアンドとか排他的オアなどの論理操作をほど
こされる。すなわちパターン信号は、論理回路５
でタイミングモジユレーシヨンを受けた後、スキ
ユー補正回路６でスキユー補正を受け、その後ド
ライバ回路７でパワアツプされてから供試IC８
の入力ピン８Ｄに印加される。他の入力ピンに印
加されるパターン信号も同様である。

所で最近の論理回路用集積回路における傾向は
集積規模の大型化と動作速度の高速化である。従
つて供試ICの各論理入力端子へ印加される多数
試験項目信号の正確なドライブとその高速化が必
要となる。しかしながら上述した如き従来の試験
装置で、このような高集積、高速度のICを試験
せんとする場合、最大の障害となる点は、従来の
試験装置ではスキユー補正回路６を、可変抵抗
器、可変コンデンサ等の組み合わせで構成し、手
動でスキユー補正を行なうものであり、試験信号
の立ち上りや立ち下りをなまらせることによりタ
イミングを調整するものであつたから、立ち上り
や立ち下り速度の遅延、ジツタなどの要因により
高速信号ドライブが不可能な点であつた。またス
キユー補正を手動で行なうため、LSI用の多ピン
の試験装置では、スキユー調整に膨大な時間を要
し、しかも信頼性の面でも絶えず不安定な要素を
残していた。更にLSIの試験では、同一入力ピン
に数種乃至数十種の波形モードの試験信号を連続
して印加する必要があり、その都度スキユー量が
異なつているのに対し、高速に対処する必要があ
るが、従来の試験装置ではその対処手段がなく、
高集積、高速のLSIの試験は不可能な実状にあつ
た。

この発明は、上述のような従来の試験装置の不
充分な点を改善するためになされたものであり、
従つてこの発明の目的は、高精度、高信頼性をも
ちかつ高速度で試験信号のスキユー補正を自動的
に行ないうるスキユー補正回路を備えた論理試験
装置を提供することにある。

この発明の構成の要点は、供試ICへ印加され
るべき試験信号を基準信号と比較し、そのスキユ
ーを弁別し、該スキユー量を所望の限度まで小さ
くするために、試験信号に対してスキユー補正す
るのに必要な補正量のデータをCPUで算出して
記憶しておき、該データに基づき試験信号のスキ
ユー補正を自動的に行なうようにした点にある。

次に図を参照してこの発明の一実施例を詳細に
説明する。

第２図は、この発明の一実施例を示すブロツク
図である。同図においては、パターン発生器は
CPU１に内蔵されているものとし、またセレク
タ、タイミング発生器等はこの発明と直接関係が
ないので図示を省略してある。この発明の構成と
しては、ラインレシーバ回路１４、立ち上りスキ
ユーデータ記憶回路１７、立ち下りスキユーデー
タ記憶回路１８、パルス極性変換回路２０、立ち
上りスキユー量補正回路９、立ち下りスキユー量
補正回路１０、から成るスキユー補正回路Ｍを、
試験に供される集積回路の試験信号入力ピン毎に
設けたものである（図ではスキユー補正回路Ｍは
１組しか示されていないが）。

そのほか、１はCPU、１１は立ち上り微分回
路、１２は立ち下り微分回路、１３はパルス再生
回路、１５はスキユー弁別回路、１６はレシーブ
パルス弁別回路、１９は基準パルス作成回路、で
ある。

第３図は、第２図の実施例における各部信号の
タイムチヤートである。

第２図、第３図を参照してこの発明の一実施例
の動作を説明する。先ずCPU１内のパターン発
生器から送出された試験信号ｄは、ラインレシー
バ回路１４により受信された後、パルス極性変換
回路２０において負極性信号ｅに変換されて立ち
上りスキユー量補正回路９、立ち下りスキユー量
補正回路１０に入力される。またパルス極性変換
回路２０は、CPU１より試験信号ｄが正極性、
負極性の何れの極性であるのかを指定する信号ｍ
を受けて、極性設定信号ｌをパルス再生回路１３
へ入力させる。次に、パルス再生回路１３からの
試験信号ｋはスキユー弁別回路１５において、基
準パルス作成回路１９がCPU１からの基準パル
ス指定信号ｗにより指定されて発生する基準信号
ｖと比較され、スキユーが弁別されると、スキユ
ー弁別指定信号ｎをCPU１に送る。CPU１で
は、このスキユー弁別指定信号ｎに基づき、スキ
ユー補正のためにスキユー指定信号ｔと波形モー
ド指定信号ｓを、それぞれ試験信号の立ち上り、
立ち下り別に、立ち上りスキユーデータ記憶回路
１７と立ち下りスキユーデータ記憶回路１８に送
る。そこで各スキユーデータ記憶回路１７，１８
から、試験信号の波形モードに合わせたスキユー
指定信号ｆ，ｕが出力され、信号ｆは立ち上りス
キユー量補正回路９へ、また信号ｕは立ち下りス
キユー量補正回路１０へ入力される。その結果、
スキユー補正された信号ｇ，ｈがスキユー量補正
回路９，１０から得られる。信号ｇ，ｈはそれぞ
れ立ち上り微分回路１１と立ち下り微分回路１２
に入力されて、立ち上り微分信号ｉと立ち下り微
分信号ｊを発生させる。パルス再生回路１３で
は、これらの微分信号ｉ，ｊとパルス極性設定信
号ｌとから、スキユー補正された試験信号ｋを再
生し、出力して供試IC８に印加する。このよう
にして、パルス再生回路１３から正しくスキユー
補正された試験信号が出力されるようになると、
スキユー弁別回路１５からCPU１に至る回路は
動作を止める。供試IC８では、試験信号ｋを印
加され、論理動作実行後、出力信号ｐを送出す
る。この出力信号ｐは、レシーブパルス弁別回路
１６にて、規定のレベルがあることを確かめられ
た後、弁別出力信号ｒとしてCPU１に転送さ
れ、CPU１では、この信号を期待パターン信号
と比較することにより供試IC８の良否を判定す
る。なお第３図において、信号ｇ，ｈのタイムチ
ヤートで点線で示した部分の波形は、立ち上りス
キユー量補正回路９および立ち下りスキユー量補
正回路１０が、未だ動作しない当初の状態でのと
り得る波形を示しており、別分信号ｉとｊの点線
で示した波形も、そのような当初の状態における
波形を微分したものであり、従つてスキユー補正
されていない状態での試験信号ｋはやはり点線で
示した如き波形となり、スキユー弁別信号ｎが点
線の如き波形でCPU１に送られる。その後は前
述の如くして、スキユー量補正回路９，１０が働
くので、信号ｇ，ｈ，ｉ，ｊおよびｋの波形はす
べて実線の如き波形となる。従つてこの状態では
試験信号ｋと基準信号ｖとの間にスキユーがなく
なるので、スキユー弁別信号ｎは生じなくなる。

次に第４図は、スキユー量補正回路９または１
０の詳細を示すブロツク図である。同図におい
て、デコード回路９ａと遅延回路９ｂとマルチプ
レクサ回路９ｃとから成る第１段のスキユー量補
正回路は、スキユーの粗調整用の回路であり、デ
コード回路９ｄと遅延回路９ｅとマルチプレクサ
回路９ｆとから成る第２段のスキユー量補正回路
は、スキユー微調整用の回路であり、このように
２組のスキユー量補正回路から成つている。次に
スキユー補正動作を説明する。デコード回路９ａ
に入力された負極性信号ｅは、該デコード回路９
ａの多数の出力端子のうち、スキユーデータ記憶
回路１７からのスキユー指定信号ｆにより指定さ
れる端子から出力される。そしてデコード回路９
ａのどの出力端子から出力されるかにより、次の
遅延回路９ｂにおける遅延量が定まつており、そ
れによりスキユー補正がなされる。またスキユー
指定信号ｆはマルチプレクサ回路９ｃの入力端子
を指定しており、遅延回路９ｂにおいて所定量の
遅延を受けてスキユー補正されて遅延回路９ｂの
所定端子から出力された信号が、マルチプレクサ
回路９ｃの信号ｆにより指定された入力端子から
マルチプレクサ９ｃに入り出力されるようになつ
ている。第２段のスキユー量補正回路も動作は全
く同じである。なお遅延回路９ｂにおける遅延量
は、遅延回路９ｂのどの入力端子から信号が入力
されるかによりデイジタル的に定まつているの
で、スキユー補正もデイジタル的に行なわれるわ
けである。

以上説明した通りであるから、この発明によれ
ば、論理試験装置において試験信号の高精度のス
キユー補正が保証され、その上高速度のパルスド
ライブが可能になるという利点がある。具体的に
述べると、スキユー設定精度が±0.2ナノ秒、供
試ICに印加されるべき試験信号の幅が２ナノ秒
までの高速試験が可能である。従来は、手動のス
キユー補正回路があり、ここをパルス幅の狭いパ
ルスが通過できなかつたため、試験信号の幅も
精々５ナノ秒とか７ナノ秒程度であり高速試験は
不可能であつた。また従来のスキユー補正回路の
ように、可変抵抗器等の接触部品による手動調整
箇所がなく、すべて自動化されているため、スキ
ユー補正時間を大幅に短縮でき、しかも信頼性が
高いという利点がある。

なお以上の説明では、スキユー補正回路をドラ
イバ回路の側に設ける場合について説明したが、
供試ICからの論理動作後の出力信号を受けるレ
シーバ回路の側に設けても同様の効果が得られる
ことは云うまでもない。

【図面の簡単な説明】

第１図は従来の論理試験装置の概要を示すブロ
ツク図、第２図はこの発明の一実施例を示すブロ
ツク図、第３図は第２図の実施例における各部信
号のタイムチヤートであり、第４図はスキユー補
正回路の詳細ブロツク図である。 図において、１はCPU、２はパターン発生
器、３はセレクタ、４はタイミング発生器、５は
論理回路、６はスキユー補正回路、７はドライバ
回路、８は供試IC、９は立ち上りスキユー量補
正回路、１０は立ち下りスキユー量補正回路、１
１は立ち上り微分回路、１２は立ち下り微分回
路、１３はパルス再生回路、１４はラインレシー
バ回路、１５はスキユー弁別回路、１６はレシー
ブパルス弁別回路、１７は立ち上りスキユーデー
タ記憶回路、１８は立ち下りスキユーデータ記憶
回路、１９は基準パルス作成回路、２０はパルス
極性変換回路、９ａと９ｄはデコード回路、９ｂ
と９ｅは遅延回路、９ｃと９ｆはマルチプレクサ
回路、を示す。

Claims (1)

1. 【特許請求の範囲】 １ 集積回路の論理試験装置において、 該試験装置を構成する中央処理装置が、集積回
   路へ印加される試験信号と基準信号を比較するこ
   とにより求めたスキユー量を該中央処理装置から
   与えられて記憶するスキユー量データ記憶回路
   と、前記中央処理装置側から与えられる試験信号
   を受信し前記記憶回路から読み出したデータに従
   つてスキユー量補正を施してから試験に供される
   べき集積回路へ向けて出力するスキユー量補正回
   路と、から成るスキユー補正回路を、 試験に供されるべき集積回路の試験信号入力ピ
   ン毎に設けたことを特徴とする集積回路の論理試
   験装置。