JPH10300827A - Ｉｃテスタおよびｉｃのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 同一品種の複数のデバイスを、高速に並列測
定することが可能であるＩＣテスタおよびＩＣのテスト
方法を提供する。 【解決手段】 測定パルスを論理回路の何れかの入力端
子に供給した際に当該論理回路の出力端子から取り込ん
だ信号が所定の値になるまでストローブタイミングを順
次変化させるテストを各々の論理回路に対して実行する
にあたって、ストローブタイミングを示す信号制御情報
を発生するタイミング発生回路１が複数の被測定デバイ
ス４_-1、４_-2毎に有するレジスタ１ａ_-1、１ａ_-2に、各
々被測定デバイス４_-1、４_-2に対応して個別にストロー
ブタイミングを記憶可能とすることで、各々ストローブ
タイミングの異なる複数の被測定デバイス４_-1、４_-2の
各々が休止することなく並列にテストを実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体デバイス
の良否ならびに性能を判定するＩＣテスタおよびＩＣの
テスト方法に関する。

【０００２】

【従来の技術】図６は、従来のＩＣ（Ｉntegrated Ｃir
cuit：集積回路）テスタの構成の一例を示すブロック図
である。ここでいうＩＣテスタは、被測定デバイス（ロ
ジックＩＣ、論理演算ＩＣ）の入力端子にパルス状の信
号を供給し、これに対応する出力信号の遅れやパルス幅
等のタイミングを測定することで、被測定デバイスのグ
レードを判定するものである。

【０００３】図６に示すＩＣテスタは、２５６本の測定
ピンを有したものを示す例であるが、この内の１〜１２
８ピンの１２８本と１２９〜２５６ピンの１２８本で
は、異なる被測定デバイス（この例では同一品種）に対
して試験を行う構成となっている。

【０００４】図６に示すＩＣテスタにおいては、被測定
デバイス５４_-1、５４_-2には同じタイミングで測定パル
スが供給される。しかしながら、ロジックＩＣにおける
入力信号のタイミングに対する出力信号のタイミングの
関係は、同一品種であってもばらつきがある。

【０００５】図７は、図６に示す構成における被測定デ
バイス被測定デバイス５４_-1、５４ _-2に同じタイミング
で測定パルスを供給した場合に、これら被測定デバイス
被測定デバイス５４_-1、５４_-2から出力される信号のタ
イミングを示すタイミングチャートである。図７では、
出力レベルがＶ_OHを越えている間がパルス信号の出力時
間である。

【０００６】この図７に示したように、同一のタイミン
グで測定パルスを入力しても、被測定デバイス５４_-1と
５４_-2とでは信号の出力タイミングが異なることが多
い。そこで、ＩＣテスタにより有効なストローブタイミ
ングを測定し、被測定デバイス毎にグレード分けをする
必要がある。

【０００７】図６において５１は、タイミング情報を一
時記憶するレジスタ５１ａを有し、制御部５５の指示に
よりクロック信号やストローブ信号（あるいは、これら
の立ち上がり、立ち下がりタイミング）の基となるエッ
ジ情報Ｅを所定のタイミングで出力するタイミング発生
部である。

【０００８】タイミング発生部５１が出力するエッジ情
報Ｅは、２５６本の各測定ピンに対応したフォーマット
制御部５３_-1〜５３_-256の各々に供給される。これら各
フォーマット制御部５３_-1〜５３_-256は同一の構成であ
るので、以下にフォーマット制御部５３_-1のみを例に挙
げて説明する。

【０００９】フォーマット制御部５３_-1が有する５２は
クロックストローブセレクタである。上述の所定のタイ
ミングで出力されるエッジ情報Ｅには、各々エッジ番号
が付されている。ここで説明する例では、エッジ番号と
して１〜４６までの何れかが付される。

【００１０】クロックストローブセレクタ５２には、何
れのエッジ番号が付されたエッジ情報Ｅが入力された場
合に、（タイミング情報Ａによって）後述のパルス生成
回路５３ａに測定パルスを出力させるか、あるいは判定
回路５３ｂをストローブとするかが、予め設定される。

【００１１】上述のパルス生成回路５３ａは、クロック
ストローブセレクタ５２によって選択されたエッジ情報
（タイミング情報Ａ）に基づいて測定パルスを生成す
る。この測定パルスは、被測定デバイス５４_-1の対応す
るピンに供給される。

【００１２】また判定回路５３ｂは、クロックストロー
ブセレクタ５２によって選択されたエッジ情報（タイミ
ング情報Ａ）に基づいた判定タイミング（これ以降、ス
トローブタイミングと称する）で被測定デバイス５４_-1
の出力を測定し、その良否あるいは性能を判定する。

【００１３】

【発明が解決しようとする課題】図８は、従来のＩＣテ
スタにおける処理の流れを、試験項目を基準にして見た
場合のタイミングチャートである。

【００１４】この図８においては、試験内容を便宜上試
験項目１、２_-1、２_-2、３と分け、太実線矢印で試験項
目１を表し、左傾斜線矢印で試験項目２_-1を表してい
る。また、右傾斜線矢印で試験項目２_-2を表し、細実線
矢印で試験項目３を表している。さらに破線矢印で試験
が休止状態であることを表している。

【００１５】図８では、Ｔ_Sにおいて被測定デバイス５４
_-1と被測定デバイス５４_-2がともに試験項目１を開始し
た。この試験項目１はＴ₁の時点で終了し、この時点から
被測定デバイス５４_-1と被測定デバイス５４_-2がともに
試験項目２_-1に移った。

【００１６】しかしながら、Ｔ₂において被測定デバイス
５４_-2の試験結果に不良が確認された。即ち、被測定デ
バイス５４_-2は被測定デバイス５４_-1とはグレードが異
なると判断され、これ以降の試験は同時進行が不可能で
ある。従って、Ｔ₂以降は被測定デバイス５４_-1がシン
グルモード測定で試験を実行し、被測定デバイス５４_-2
は休止状態となる。

【００１７】被測定デバイス５４_-1は、Ｔ₃において試験
項目２_-1を終了して試験項目２_-2に移り、さらにＴ₄にお
いて試験項目２_-2を終了して試験項目３に移る。この試
験項目３はＴ₅において終了する。

【００１８】このＴ₂からＴ₅までの間、被測定デバイス
５４_-2は休止状態であり、被測定デバイス５４_-1がシン
グルモード測定で試験を実行する。一方被測定デバイス
５４_-2は、被測定デバイス５４_-1がシングルモード測定
で試験項目３を終了したＴ₅から試験を再開する。

【００１９】この場合、被測定デバイス５４_-2は試験項
目１から再実行するが、被測定デバイス５４_-1は既に試
験項目１〜試験項目３までを終了している上に、被測定
デバイス５４_-1と被測定デバイス５４_-2とはグレードが
異なるために試験を同時に実行することができない。

【００２０】従って、Ｔ₅からは被測定デバイス５４_-1
は休止状態となり、被測定デバイス５４_-2がシングルモ
ード測定で試験を実行する。こうして、図８に示すよう
にＴ₅から試験終了のＴ_Eまでは、Ｔ_SからＴ₅までと同じ
試験サイクルを繰り返す必要があり、結果としてデバイ
スの試験に要する時間が長くなってしまうという問題が
生じた。

【００２１】このような問題に対応するために、従来か
ら、特定の試験項目におけるシングルモード測定が終了
した後に、別の試験項目で並列測定を再開する方法も用
いられている。

【００２２】図９は、図６に示す従来のＩＣテスタにお
いて、特定の試験項目でシングルモード測定を実行した
後、別の試験項目で並列測定を再開する場合に、制御部
５５側から見た処理の流れの一例を示すフローチャート
である。

【００２３】この図９においても、試験内容を便宜上試
験項目１、２および３に分けて説明する。なおこの例で
は、試験項目２において被測定デバイス５４_-1の出力と
被測定デバイス５４_-2の出力とに違いがあることが予め
判明しており、試験項目２をシングルモード測定で実行
する場合について説明する。

【００２４】この例では、まず被測定デバイス５４_-1と
５４_-2とで同時に試験項目１を実行する（ステップＳ
１）。次にこの結果が良好か否かを判断し（ステップＳ
２）、良好でなければ異常終了となる。

【００２５】ステップＳ２において良好であると判断さ
れた場合には、シングルモード測定を開始する（ステッ
プＳ３）。即ち、被測定デバイス５４_-1と５４_-2の何れ
か一方は休止状態として、他方のみを試験する。

【００２６】シングルモード測定では、まず判定回路５
３ｂのストローブタイミングを初期値に設定する（ステ
ップＳ４）。この初期値には、被測定デバイス５４_-1に
測定パルスが供給されてから極めて短い時間でストロー
ブとなる値が設定される。

【００２７】次に、被測定デバイス５４_-1における試験
項目２を、設定されたストローブタイミングで実行する
（ステップＳ５）。この後、被測定デバイス５４_-1の試
験結果が良好であるか否かを判断する（ステップＳ
６）。

【００２８】一般に、ロジックＩＣを構成する論理演算
子は、入力端子に信号が供給された後、演算結果が出力
端子に反映されるまでには、一定以上の時間を要する。
従って先般の初期値が、この一定時間より短い場合に
は、試験結果は不良となる。

【００２９】このように試験結果が不良である場合に
は、判定回路５３ｂに設定されるストローブタイミング
を、所定値だけ遅らせる（ステップＳ７）。さらに、こ
こで再設定されたストローブタイミングが予め決められ
る遅延限界（製品の性能としての下限）に達しているか
否かを判断する（ステップＳ８）。

【００３０】ステップＳ８で、ストローブタイミングが
遅延限界に達していれば異常終了とし、一方遅延限界に
達していなければ、上述したステップＳ５の処理に戻っ
て試験項目２を繰り返す。

【００３１】上述のステップＳ６において、試験結果が
良好である場合には、この試験結果であるストローブタ
イミング値を、タイミング発生部５１が有するレジスタ
５１ａに書き込む（ステップＳ９）。

【００３２】次に、被測定デバイス５４_-2における試験
項目２を実行する（ステップＳ１０）。この場合、スト
ローブタイミングはレジスタ５１ａに書き込まれている
ストローブタイミング情報に基づく。この後、被測定デ
バイス５４_-2の試験結果が良好であるか否かを判断する
（ステップＳ１１）。

【００３３】ここで、被測定デバイス５４_-2の試験結果
が良好でない場合には、異常終了とし、良好であればシ
ングルモード測定を終了する（ステップＳ１２）。さら
に、シングルモード測定を終了した後に、被測定デバイ
ス５４_-1と５４_-2とで試験項目３を実行する（ステップ
Ｓ１３）。なおこの試験項目３は、被測定デバイス５４
_-1と５４_-2とで同時に試験が可能な内容である。そして
この結果が良好か否かを判断し（ステップＳ１４）、良
好でなければ異常終了となる。

【００３４】図１０は、図９に示す処理の流れを、試験
項目を基準にして見た場合のタイミングチャートであ
る。この図１０においては、太実線矢印は試験項目１を
表し、左傾斜線矢印は試験項目２を表している。さら
に、破線矢印は試験が休止状態であることを表してい
る。

【００３５】図１０では、Ｔ_Sにおいて被測定デバイス５
４_-1と被測定デバイス５４_-2がともに試験項目１を開始
した。この試験項目１はＴ₁の時点で終了し、この時点か
ら被測定デバイス５４_-1が試験項目２に移った。このと
き被測定デバイス５４_-2は、休止状態に入る。

【００３６】即ち、Ｔ₁からは被測定デバイス５４_-1の
シングルモード測定となり、Ｔ₂までは被測定デバイス
５４_-2が休止状態のまま試験項目２が実行される。一方
被測定デバイス５４_-2は、被測定デバイス５４_-1がシン
グルモード測定で試験項目２を終了するＴ₂で試験項目
２を開始する。即ち、Ｔ₂からは被測定デバイス５４_-2
のシングルモード測定となり、Ｔ₃までは被測定デバイ
ス５４_-1が休止状態のまま試験項目２が実行される。

【００３７】この被測定デバイス５４_-2における試験項
目２もＴ₃において終了し、Ｔ₃から試験終了のＴ_Eまで
の間では、被測定デバイス５４_-1と被測定デバイス５４
_-2が同時に試験項目３を実行する。

【００３８】このように、図９あるいは図１０に示す方
法によっても、何れかの被測定デバイスが休止状態とな
ることは回避できない。従って、結果としてデバイスの
試験に要する時間は長くなってしまう。

【００３９】この発明は、このような背景の下になされ
たもので、同一品種の複数のデバイスを、高速に並列測
定することが可能であるＩＣテスタおよびＩＣのテスト
方法を提供することを目的としている。

【００４０】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、ＩＣのテス
トに供される信号制御情報を所定の基準タイミングで発
生するタイミング発生手段と、前記信号制御情報に基づ
いて前記ＩＣを構成する論理回路の何れかの入力端子に
供給する測定パルスを生成するパルスタイミングならび
に当該論理回路の出力端子に現れる信号を取り込むスト
ローブタイミングを示すタイミング情報を選択するクロ
ックストローブセレクタとを有し、同一品種の複数の前
記ＩＣを並列にテストするＩＣテスタであって、前記タ
イミング発生手段は、前記複数のＩＣ毎に前記ストロー
ブタイミングを記憶するための複数のレジスタを具備す
ることを特徴とする。

【００４１】また、請求項２に記載の発明にあっては、
請求項１に記載のＩＣテスタでは、前記タイミング発生
手段は、発生するｍ（ｍは正の整数）種類の前記信号制
御情報を、並列にテストするｎ（ｎは前記ｍ未満の正の
整数）個の前記ＩＣの各々に対してｍ／ｎ種類ずつ分配
することを特徴とする。

【００４２】また、請求項３に記載の発明にあっては、
ＩＣのテストに供される信号制御情報を所定の基準タイ
ミングで発生し、前記信号制御情報に基づいて前記ＩＣ
を構成する論理回路の何れかの入力端子に供給する測定
パルスを生成するとともに前記信号制御情報に基づいた
ストローブタイミングで当該論理回路の出力端子に現れ
る信号を取り込み、前記ストローブタイミングに基づい
て複数の前記ＩＣの性能を並列にテストするＩＣのテス
ト方法であって、前記信号制御情報を発生するタイミン
グ発生手段が前記複数のＩＣ毎に有するレジスタに、各
々ＩＣに対応して個別に前記ストローブタイミングを記
憶可能とし、前記測定パルスを前記論理回路の何れかの
入力端子に供給した際に当該論理回路の出力端子から取
り込んだ信号が所定の値になるまで前記ストローブタイ
ミングを順次変化させるテストを各々の前記論理回路に
対して実行することを特徴とする。

【００４３】この発明によれば、測定パルスを論理回路
の何れかの入力端子に供給した際に当該論理回路の出力
端子から取り込んだ信号が所定の値になるまでストロー
ブタイミングを順次変化させるテストを各々の論理回路
に対して実行するにあたって、ストローブタイミングを
示す信号制御情報を発生するタイミング発生手段が複数
のＩＣ毎に有するレジスタに、各々ＩＣに対応して個別
にストローブタイミングを記憶可能とすることで、各々
ストローブタイミングの異なる複数のＩＣの各々が休止
することなく並列にテストを実行する。

【００４４】

【発明の実施の形態】以下に本発明について説明する。
図１は、本発明の一実施の形態にかかるＩＣテスタの構
成を示すブロック図である。なお本実施の形態では、同
一品種の２つの被測定デバイスに対して、各々１２８ピ
ンまでを使用した試験が可能である構成を例に挙げて説
明する。

【００４５】図１において１は、後述する被測定デバイ
ス４_-1、４_-2に供給する測定パルスの出力タイミングの
基準となるエッジ情報Ｅ_-1およびＥ_-2を、所定のタイミ
ングで順次出力するタイミング発生部である。

【００４６】このタイミング発生部１が有する１ａ_-1お
よび１ａ_-2はレジスタであり、各々対応した被測定デバ
イス４_-1、４_-2に対するストローブタイミング情報を記
憶する。

【００４７】３_-1〜３_-256は各々フォーマット制御部で
ある。この内、フォーマット制御部３_-1〜３_-128にはタ
イミング発生器１からエッジ情報Ｅ_-1が供給され、フォ
ーマット制御部３_-129〜３_-256には、フォーマット制御
部３_-1〜３_-128に供給されるものとは異なるエッジ情報
Ｅ_-2が供給される。

【００４８】フォーマット制御部３_-1が有する２はクロ
ックストローブセレクタ、同３ａはパルス生成回路、さ
らに３ｂは判定回路である。クロックストローブセレク
タ２は、タイミング発生器１が出力するエッジ情報Ｅ_-1
を選択して、（タイミング情報Ａを）パルス生成回路３
ａと判定回路３ｂとに供給する。

【００４９】パルス生成回路３ａは、クロックストロー
ブセレクタ２によって選択されたエッジ情報Ｅ_-1（タイ
ミング情報Ａ）に基づいて測定パルスを生成し、この測
定パルスは被測定デバイス（４_-1）に供給される。

【００５０】また判定回路３ｂは、クロックストローブ
セレクタ２によって選択されたエッジ情報（タイミング
情報Ａ）に基づいたストローブタイミングで被測定デバ
イス（４_-1）が出力する信号を取り込み、この信号の値
に基づいて被測定デバイスの良否を判定する。以上がフ
ォーマット制御部３_-1の構成であるが、フォーマット制
御部３_-2〜フォーマット制御部３_-128についても同様で
あるので、説明は省略する。

【００５１】図２は、被測定デバイス４_-1の内部構成の
一例と、フォーマット制御部３_-1〜３_-3との具体的な接
続の例を示す接続図である。フォーマット制御部３_-1が
有するパルス生成回路３ａが出力する測定パルスは、被
測定デバイス４_-1のピン４１_-1を介して２入力の論理演
算回路４０の入力端子の一方に供給される。

【００５２】またフォーマット制御部３_-2が有するパル
ス生成回路３ａが出力する測定パルスは、被測定デバイ
ス４_-1のピン４１_-2を介して２入力の論理演算回路４０
の入力端子の他方に供給される。

【００５３】そして論理演算回路４０の出力端子から出
力される出力信号は、被測定デバイス４_-1のピン４１_-3
を介してフォーマット制御部３_-3が有する判定回路３ｂ
に入力される。

【００５４】なお図２では、被測定デバイス４_-1が論理
演算回路４０としてＡＮＤ（論理積）回路を１つだけ有
している構成を示しているが、論理演算回路はＡＮＤ回
路の他、ＯＲ（論理和）回路やＥＸ−ＯＲ（排他的論理
和）回路、あるいはこれらの組み合わせによるものでも
よい。また、入出力端子の本数があわせて１２８本以下
であれば、論理演算回路の個数はいくつでもよい。

【００５５】上述のタイミング発生器１が所定のタイミ
ングで出力するエッジ情報Ｅ_-1およびＥ_-2には、各々エ
ッジ番号が付されている。本実施の形態では、エッジ情
報Ｅ _-1にはエッジ番号として１〜２３までの何れかが付
され、エッジ情報Ｅ_-2にはエッジ番号として２４〜４６
までの何れかが付されて出力される。

【００５６】一方の各クロックストローブセレクタ２に
は、何れのエッジ番号が付されたエッジ情報Ｅ_-1あるい
はエッジ情報Ｅ_-2が入力された場合に、（タイミング情
報Ａによって）パルス生成回路３ａに測定パルスを出力
させるか、あるいは判定回路３ｂをストローブとするか
が、予め設定される。

【００５７】こうしてクロックストローブセレクタ２に
よって選択出力されるエッジ情報Ｅ _-1あるいはエッジ情
報Ｅ_-2（タイミング情報Ａ）に基づいて、パルス生成回
路３ａは出力する測定パルスの立ち上げおよび立ち下げ
を行い、また判定回路３ｂは被測定デバイスの出力信号
を取り込む。図３は、このような動作に基づいて本実施
の形態の各部において生成される信号の様子を示したタ
イミングチャートである。

【００５８】図３に示す例においては、フォーマット制
御部３_-1が有するクロックストローブセレクタ２には、
Ｔ₁の時点で入力されたエッジ情報Ｅ_-1に基づいてパル
ス生成回路３ａが測定パルスを立ち上げ、Ｔ₃の時点で入
力されたエッジ情報Ｅ_-1に基づいてパルス生成回路３ａ
が測定パルスを立ち上げるように、エッジ番号が設定さ
れる。

【００５９】またフォーマット制御部３_-2が有するクロ
ックストローブセレクタ２には、Ｔ ₂の時点で入力され
たエッジ情報Ｅ_-1に基づいて、パルス生成回路３ａが測
定パルスを立ち上げ、Ｔ₄の時点で入力されたエッジ情報
Ｅ_-1に基づいてパルス生成回路３ａが測定パルスを立ち
上げるように、エッジ番号が設定される。

【００６０】このようにフォーマット制御部３_-1、３_-2
から出力される測定パルスが、各々ピン４１_-1、４１_-2
を介して論理演算回路４０に供給された後、ピン４１_-3
を介して演算結果が出力されるまでには、一定の遅延時
間を要する。

【００６１】例えば図２に示す構成では、論理演算回路
４０の論理ではＴ₂の時点で出力信号が立ち上りとなる
が、実際には立ち上がり遅延時間ｔ_d0後であるＴ₂＋ｔ_d0
の時点でピン４１_-3から出力される信号が立ち上がる。

【００６２】この遅延時間ｔ_d0によって被測定デバイス
のグレードが決定されるが、こういったＩＣテスタでは
判定回路３ｂのストローブタイミングを順次変化させ、
遅延時間ｔ_d0を測定する。

【００６３】この場合、本実施の形態では、被測定デバ
イス４_-1にかかるストローブタイミングをタイミング発
生器１のレジスタ１ａ_-1に記憶させ、被測定デバイス４
_-2にかかるストローブタイミングをレジスタ１ａ_-2に記
憶させることで、互いにストローブタイミングが異なる
場合であっても、被測定デバイス４_-1の試験と被測定デ
バイス４_-2の試験とを同時に実行させる。

【００６４】図４および図５は、本実施の形態におい
て、制御部５側から見た処理の流れの一例を示すフロー
チャートである。本実施の形態においては、試験内容を
便宜上試験項目１、２_-1、２_-2、２_-3、３に分けて説明
する。

【００６５】本実施の形態では、まず被測定デバイス４
_-1と４_-2とで同時に試験項目１を実行する（ステップＳ
ｔ１）。この結果が良好か否かを判断し（ステップＳｔ
２）、良好でなければ異常終了となる。

【００６６】ステップＳｔ２において良好であると判断
された場合には、判定回路３ｂのストローブタイミング
を初期値に設定する（ステップＳｔ３）。この初期値に
は、被測定デバイス５４_-1に測定パルスが供給されてか
ら極めて短い時間でストローブとなる値が設定される。

【００６７】次に被測定デバイス４_-1と４_-2とで同時に
試験項目２を実行し（ステップＳｔ４）、被測定デバイ
ス４_-1の試験結果と被測定デバイス４_-2の試験結果とが
何れも不良であるか否かを判断する（ステップＳｔ
５）。

【００６８】言うまでもなくロジックＩＣを構成する論
理演算子は、入力端子に信号が供給された後、演算結果
が出力端子に反映されるまでには、一定以上の時間を要
する。従って先般の初期値が、この一定時間より短い場
合には、試験結果は不良となる。

【００６９】このように何れの試験結果も不良である場
合には、判定回路３ｂに設定されるストローブタイミン
グを、所定値だけ遅らせる（ステップＳｔ６）。さら
に、ここで再設定されたストローブタイミングが予め決
められる遅延限界（製品の性能としての下限）に達して
いるか否かを判断する（ステップＳｔ７）。

【００７０】ステップＳｔ７で、ストローブタイミング
が遅延限界に達していれば異常終了とし、一方遅延限界
に達していなければ、上述したステップＳｔ４の処理に
戻って試験項目２を繰り返す。

【００７１】上述のステップＳｔ５において、被測定デ
バイス４_-1の試験結果と被測定デバイス４_-2の試験結果
との何れかが良好である場合には、試験結果が良好であ
る被測定デバイス４_-1あるいは被測定デバイス４_-2に関
するストローブタイミング値を、タイミング発生部１に
おける対応するレジスタ１ａ_-1あるいは１ａ_-2に書き込
む（ステップＳｔ８）。

【００７２】さらに本実施の形態では、被測定デバイス
４_-1の試験結果と被測定デバイス４ _-2の試験結果とが何
れも良好であるか否かを判断し（ステップＳｔ９）、何
れかの試験結果が不良であった場合には、試験結果が不
良であった被測定デバイス４ _-1あるいは被測定デバイス
４_-2において試験項目２_-2を実行する（ステップＳｔ１
０）。

【００７３】上述のステップＳｔ１０における試験結果
が良好か否かを判断し（ステップＳｔ１１）、不良であ
る場合には、判定回路３ｂに設定されるストローブタイ
ミングを、所定値だけ遅らせる（ステップＳｔ１２）。

【００７４】さらに、ここで再設定されたストローブタ
イミングが予め決められる遅延限界（製品の性能として
の下限）に達しているか否かを判断する（ステップＳｔ
１３）。

【００７５】ステップＳｔ１３で、ストローブタイミン
グが遅延限界に達していれば異常終了とし、一方遅延限
界に達していなければ、上述したステップＳｔ１０の処
理に戻って試験項目２_-2を繰り返す。

【００７６】また、ステップＳｔ１１において試験結果
が良好であった場合には、この試験によって得られたス
トローブタイミングを、対応するレジスタ１ａ_-1あるい
は１ａ_-2に書き込む（ステップＳｔ１４）。

【００７７】上述したステップＳｔ９において試験項目
２_-1における試験結果が何れも良好であった場合、ある
いはステップＳｔ１４の処理が終了後、レジスタ１ａ_-1
および１ａ_-2に書き込まれたストローブタイミングに基
づいて、被測定デバイス４_-1と４_-2とで同時に試験項目
２_-3を実行する（ステップＳｔ１５）。

【００７８】この後、試験項目２_-3の試験結果が良好で
あるか否かを判断し（ステップＳｔ１６）、良好でなけ
れば異常終了とする。試験項目２_-3の試験結果が良好で
あった場合には、さらに被測定デバイス４_-1と４_-2とで
同時に試験項目３を実行した（ステップＳｔ１７）後に
試験結果が良好であるか否かを判断し（ステップＳｔ１
８）、良好でなければ異常終了とする。

【００７９】このように上述の各実施の形態によれば、
同一品種のデバイスを異なるタイミング情報に基づいて
測定する場合にあっても、何れかのデバイスが測定待機
状態になることがなく、高速に並列測定が行われる。

【００８０】この場合、タイミング発生器が生成するエ
ッジ情報の個数を増やす必要はなく、タイミング発生器
が生成し得るエッジ情報を、各被測定デバイスに分配す
ればよい。

【００８１】なお本実施の形態では、２つの被測定デバ
イスを同時に測定する構成を例に挙げて説明したが、さ
らに多くの被測定デバイスを同時に測定する構成であっ
てもよい。

【００８２】この場合にタイミング発生器は、同時に測
定する被測定デバイスの個数と同数のレジスタを有し、
複数のレジスタには、各々対応した被測定デバイスのス
トローブタイミングが書き込まれる。さらに、上述の実
施の形態において示したピン数やエッジ情報の数等は一
例であり、本発明はこれらの数値に限定されたものでは
ない。

【００８３】

【発明の効果】以上説明したように、この発明によれ
ば、測定パルスを論理回路の何れかの入力端子に供給し
た際に当該論理回路の出力端子から取り込んだ信号が所
定の値になるまでストローブタイミングを順次変化させ
るテストを各々の論理回路に対して実行するにあたっ
て、ストローブタイミングを示す信号制御情報を発生す
るタイミング発生手段が複数のＩＣ毎に有するレジスタ
に、各々ＩＣに対応して個別にストローブタイミングを
記憶可能とすることで、各々ストローブタイミングの異
なる複数のＩＣの各々が休止することなく並列にテスト
を実行するので、同一品種の複数のデバイスを、高速に
並列測定することが可能であるＩＣテスタおよびＩＣの
テスト方法が実現可能であるという効果が得られる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態にかかるＩＣテスタの
構成を示すブロック図である。

【図２】 同実施の形態における被測定デバイス４_-1の
内部構成の一例と、フォーマット制御部３_-1〜３_-3との
具体的な接続の例を示す接続図である。

【図３】 同実施の形態の各部において生成される信号
の様子を示したタイミングチャートである。

【図４】 同実施の形態において、制御部５側から見た
処理の流れの一例を示すフローチャートである。

【図５】 同実施の形態において、制御部５側から見た
処理の流れの一例を示すフローチャートである。

【図６】 本従来のＩＣテスタの構成の一例を示すブロ
ック図である。

【図７】 図６に示す構成における被測定デバイス被測
定デバイス５４_-1、５４_-2に同じタイミングで測定パル
スを供給した場合に、これら被測定デバイス被測定デバ
イス５４_-1、５４_-2から出力される信号のタイミングを
示すタイミングチャートである。

【図８】 従来のＩＣテスタにおける処理の流れを、試
験項目を基準にして見た場合のタイミングチャートであ
る。

【図９】 従来のＩＣテスタにおいて、特定の試験項目
でシングルモード測定を実行した後、別の試験項目で並
列測定を再開する場合に、制御部５５側から見た処理の
流れの一例を示すフローチャートである。

【図１０】 図９に示す処理の流れを、試験項目を基準
にして見た場合のタイミングチャートである。

【符号の説明】

１ タイミング発生器（タイミング発生手
段） １ａ_-1、１ａ_-2 レジスタ ２ クロックストローブセレクタ ４_-1、４_-2 被測定デバイス（ＩＣ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＩＣ（４_-1、４_-2）のテストに供される
   信号制御情報を所定の基準タイミングで発生するタイミ
   ング発生手段（１）と、前記信号制御情報に基づいて前
   記ＩＣを構成する論理回路の何れかの入力端子に供給す
   る測定パルスを生成するパルスタイミングならびに当該
   論理回路の出力端子に現れる信号を取り込むストローブ
   タイミングを示すタイミング情報を選択するクロックス
   トローブセレクタ（２）とを有し、同一品種の複数の前
   記ＩＣを並列にテストするＩＣテスタであって、 前記タイミング発生手段は、 前記複数のＩＣ毎に前記ストローブタイミングを記憶す
   るための複数のレジスタ（１ａ_-1、１ａ_-2）を具備する
   ことを特徴とするＩＣテスタ。
2. 【請求項２】 前記タイミング発生手段は、 発生するｍ（ｍは正の整数）種類の前記信号制御情報
   を、 並列にテストするｎ（ｎは前記ｍ未満の正の整数）個の
   前記ＩＣの各々に対してｍ／ｎ種類ずつ分配することを
   特徴とする請求項１に記載のＩＣテスタ。
3. 【請求項３】 ＩＣのテストに供される信号制御情報を
   所定の基準タイミングで発生し、前記信号制御情報に基
   づいて前記ＩＣを構成する論理回路の何れかの入力端子
   に供給する測定パルスを生成するとともに前記信号制御
   情報に基づいたストローブタイミングで当該論理回路の
   出力端子に現れる信号を取り込み、前記ストローブタイ
   ミングに基づいて複数の前記ＩＣの性能を並列にテスト
   するＩＣのテスト方法であって、 前記信号制御情報を発生するタイミング発生手段が前記
   複数のＩＣ毎に有するレジスタに、各々ＩＣに対応して
   個別に前記ストローブタイミングを記憶可能とし、 前記測定パルスを前記論理回路の何れかの入力端子に供
   給した際に当該論理回路の出力端子から取り込んだ信号
   が所定の値になるまで前記ストローブタイミングを順次
   変化させるテストを各々の前記論理回路に対して実行す
   ることを特徴とするＩＣテスタ。