JPWO2003062843A1 - 試験装置 - Google Patents
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Abstract
第１の周波数を有する基準クロックを生成する基準クロック生成部と、第１の周波数の略整数倍の周波数を有する第１の試験レートクロックを生成する第１の試験レート生成部と、第１の周波数の略整数倍の周波数であって、第１の試験レートクロックの周波数と異なる周波数を有する第２の試験レートクロックを生成する第２の試験レート生成部と、第１の試験レートクロックに応じて、試験パターンを電子デバイスに供給する第１のドライバ部と、第２の試験レートクロックに応じて、試験パターンを電子デバイスに供給する第２のドライバ部とを備える試験装置。
Description
技術分野
本発明は、電子デバイスを試験する試験装置に関する。特に、本発明は、動作周波数の異なる複数のコアを有する電子デバイスを試験する試験装置に関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００２−１０８７７ 出願日 ２００２年１月１８日
背景技術
従来、半導体デバイス等の電子デバイスを試験する試験装置は、電子デバイスの動作周波数に応じた周波数の試験パターンを電子デバイスに供給し、電子デバイスの試験を行っている。電子デバイスが、動作周波数の異なる複数のコアを有する場合、試験装置はそれぞれのコアを順に試験していた。例えば、電子デバイスが動作周波数の異なる中央演算装置とデコーダを有する場合、試験装置は、それぞれの動作周波数に応じた周波数の試験パターンを、中央演算装置とデコーダに順に供給していた。
しかしながら、電子デバイスの試験を詳細に行うためには、複数のコアを同時に動作させて試験を行う必要がある。従来は、複数のコアのそれぞれの動作周波数に応じた複数のクロックを生成し、生成した複数のクロックに基づいて、それぞれのコアに応じた試験パターンを電子デバイスのそれぞれのコアに供給していた。しかし、従来の試験装置においては、複数のクロックが同期していないため、再現性のある試験を行うことが困難であった。例えば、試験を開始する毎の、複数の試験パターンの位相関係に再現性が無く、再現性の有る試験を行うことが困難であった。
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
発明の開示
上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験する試験装置であって、第１の周波数を有する基準クロックを生成する基準クロック生成部と、基準クロックに基づいて、第１の周波数の略整数倍の周波数を有する第１の試験レートクロックを生成する第１の試験レート生成部と、基準クロックに基づいて、第１の周波数の略整数倍の周波数であって、第１の試験レートクロックの周波数と異なる周波数を有する第２の試験レートクロックを生成する第２の試験レート生成部と、第１の試験レートクロックに応じて、第２の周波数を有し、電子デバイスを試験するための第１の試験パターンを電子デバイスに供給する第１のドライバ部と、第２の試験レートクロックに応じて、第３の周波数を有し、電子デバイスを試験するための第２の試験パターンを電子デバイスに供給する第２のドライバ部とを備えることを特徴とする試験装置を提供する。
第１のドライバ部及び第２のドライバ部は、電子デバイスに対する第１の試験パターン及び第２の試験パターンの供給を、所望のタイミングで位相同期して開始することが好ましい。また、第１のドライバ部及び第２のドライバ部のそれぞれは、対応する第１の試験パターン又は第２の試験パターンを、対応する第１の試験レートクロック又は第２試験レートクロックの周波数と略同一の周波数で、電子デバイスに供給してよい。
基準クロック生成部は、第１の試験レート生成部が生成するべき第１の試験レートクロックの周期と、第２の試験レート生成部が生成するべき第２の試験レートクロックの周期との最小公倍数と略等しい周期を有する基準クロックを生成することが好ましい。また、試験装置は、所望のタイミングを示すパターンスタート信号を生成するパターンスタート信号生成部を更に備え、第１のドライバ部及び第２のドライバ部は、パターンスタート信号に基づいて、第１の試験パターン及び第２の試験パターンの供給を開始してよい。
第１の試験レート生成部及び第２の試験レート生成部のそれぞれは、基準クロックを受け取り、基準クロックの周波数の略整数倍の周波数を有する発振クロックを生成する発振部と、発振クロックを分周し、第１の試験レートクロック又は第２の試験レートクロックを生成する第１の分周器と、第１の試験レートクロック又は第２の試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成する第２の分周器とを有し、それぞれの発振部は、それぞれの参照クロックの位相と、基準クロックの位相とに基づいて、それぞれの発振クロックの位相を同期させてよい。
第１の試験レート生成部及び第２の試験レート生成部のそれぞれは、対応する第１の分周器における分周比を制御する分周制御部を更に有し、それぞれの分周制御部は、対応する第１の試験レート生成部又は第２の試験レート生成部が生成するべき、第１の試験レートクロックの周波数又は第２の試験レートクロックの周波数と、対応する発振クロックの周波数とに基づいて、対応する第１の分周器における分周比を制御してよい。また、試験装置は、第１の試験レート生成部又は第２の試験レート生成部が生成するべき、第１の試験レートの周波数又は第２の試験レートの周波数と、発振クロックの周波数と、分周制御部が制御するべき第１の分周器における分周比とを対応付けて格納する格納部を更に備えてよい。
試験装置は、第１の試験レート生成部及び第２の試験レート生成部のそれぞれは、基準クロックと、パターンスタート信号とに基づいて、対応する第１の試験レートクロック又は第２の試験レートクロックを、対応する第１のドライバ部又は第２のドライバ部に供給するか否かを切り替える切替部を更に有してよい。切替部は、基準クロック及びパターンスタート信号が、それぞれ予め定められた値を示す場合に、対応する第１のドライバ部又は第２のドライバ部に、対応する第１の試験レートクロック又は第２の試験レートクロックを供給してよい。
第１のドライバ部及び第２のドライバ部のそれぞれは、対応する第１の試験レートクロック又は第２の試験レートクロックにおけるそれぞれのパルスを、対応する発振クロックの周期の所望の整数倍だけ遅延させたタイミング信号を生成する粗遅延部と、タイミング信号に応じて、対応する第１の試験パターン又は第２の試験パターンを生成するパターンジェネレータと、対応する第１の試験パターン又は第２の試験パターンを、所望の時間遅延させて、電子デバイスに供給する精遅延部とを有してよい。
基準クロック生成部は、オクターブの周波数可変範囲を有する可変周波数クロックを生成する可変発振部と、可変周波数クロックを所望の分周比で分周し、所望の周波数を有する基準クロックを生成する第３の分周器とを有してよい。
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
発明を実施するための最良の形態
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス６０を試験する。電子デバイス６０は、動作周波数の異なる複数のコアを有する。試験装置１００は、基準クロック生成部１０、パターンスタート信号生成部２０、複数の試験レート生成部３０、複数のドライバ部４０、及び複数の判定部５０を備える。
基準クロック生成部１０は、第１の周波数を有する基準クロックを生成する。基準クロック生成部１０は、それぞれの試験レート生成部３０が生成するべき複数の試験レートクロックの周期の、最小公倍数と略等しい周期を有する基準クロックを生成することが好ましい。
複数の試験レート生成部３０のうち、第１の試験レート生成部３０ａは、基準クロックに基づいて、第１の周波数の略整数倍の周波数を有する第１の試験レートクロックを生成する。また、第２の試験レート生成部３０ｂは、基準クロックに基づいて、第１の周波数の略整数倍の周波数であって、第１の試験レートクロックの周波数と異なる周波数を有する第２の試験レートクロックを生成する。また、第３の試験レート生成部３０ｃは、基準クロックに基づいて、第１の周波数の略整数倍の周波数であって、第１の試験レートクロックの周波数及び第２の試験レートクロックの周波数と異なる周波数を有する第３の試験レートクロックを生成する。
また、本例においては、第１の試験レート生成部３０ａ、第２の試験レート生成部３０ｂ、及び第３の試験レート生成部３０ｃは、それぞれ異なる周波数を有する試験レートクロックを生成したが、他の例においては、１つ又は複数の試験レート生成部３０は、他の試験レート生成部３０が生成する試験レートクロックの周波数と略同一の周波数を有する試験レートクロックを生成してもよい。それぞれの試験レート生成部３０は、対応する電子デバイスのコアの動作周波数に応じた周波数の試験レートクロックを生成する。
複数のドライバ部４０のうち、第１のドライバ部４０ａは、第１の試験レートクロックに応じて、第２の周波数を有し、電子デバイス６０を試験するための第１の試験パターンを電子デバイスに供給する。また、第２のドライバ部４０ｂは、第２の試験レートクロックに応じて、第３の周波数を有し、電子デバイス６０を試験するための第２の試験パターンを電子デバイス６０に供給する。また、第３のドライバ部４０ｃは、第３の試験レートクロックに応じて、第４の周波数を有し、電子デバイス６０を試験するための第３の試験パターンを電子デバイス６０に供給する。
また、第１のドライバ部４０ａ、第２のドライバ部４０ｂ、及び第３のドライバ部４０ｃのそれぞれは、対応する第１の試験パターン、第２の試験パターン、又は第３の試験パターンを、対応する第１の試験レートクロック、第２の試験レートクロック、又は第３の試験レートクロックの周波数と略同一の周波数で、電子デバイス６０に供給してよい。つまり、複数のドライバ部４０は、受け取った試験レートクロックの周波数と略同一の周波数を有する試験パターンを、電子デバイスの対応するコアに供給してよい。例えば、複数のドライバ部４０は、受け取った試験レートクロックのパルスに応じて、試験パターンに含まれるパルスを、対応する電子デバイスのコアに供給してよい。
複数の判定部５０は、それぞれ対応する電子デバイス６０のコアが、対応する試験パターンに基づいて出力する出力信号に基づいて、電子デバイス６０の当該コアの良否を判定する。複数の判定部５０は、対応する電子デバイス６０のコアが、対応する試験パターンに基づいて出力するべき期待値信号と、対応する電子デバイス６０のコアが出力した出力信号とに基づいて、当該コアの良否を判定してよい。この場合、複数のドライバ部４０のそれぞれは、対応する試験パターンに基づいて、対応する電子デバイス６０のコアが出力するべき期待値信号を生成し、対応する判定部５０に供給してよい。
本例における試験装置１００によれば、単一の基準クロックから複数の試験レートクロックを生成し、当該試験レートクロックに基づいて試験パターンを電子デバイス６０に供給しているため、同期した試験パターンで電子デバイス６０の複数のコアを試験することができる。このため、電子デバイス６０の試験を精度よく行うことができる。
また、複数のドライバ部４０は、電子デバイス６０に対する複数の試験パターンの供給を、所望のタイミングで位相同期して開始することが好ましい。本例においては、パターンスタート信号生成部２０は、所望のタイミングを示すパターンスタート信号を生成する。複数のドライバ部４０は、パターンスタート信号に基づいて、複数の試験パターンの供給を開始する。本例における試験装置１００によれば、複数の試験パターンの供給を、所望のタイミングで位相同期して開始するため、再現性のある試験を行うことができる。
図２は、複数の試験レート生成部３０の構成の一例を示す。複数の試験レート生成部３０は、それぞれ同様の機能及び構成を有する。本例においては、第１の試験レート生成部３０ａ及び第２の試験レート生成部３０ｂの構成について説明する。第１の試験レート生成部３０ａ及び第２の試験レート生成部３０ｂのそれぞれは、発振部７０、第１の分周器３８、第２の分周器４２、切替部８０、分周制御部３６、及び格納部３２を有する。
発振部７０ａは、基準クロック生成部１０から基準クロックを受け取り、基準クロックの周波数の略整数倍の周波数を有する発振クロックを生成する。それぞれの発振部７０は、後述するそれぞれの参照クロックの位相と、基準クロックの位相とに基づいて、それぞれの発振クロック及び試験レートクロックの位相を同期させる。本例において、それぞれの発振部７０は、フェーズロックループ（ＰＬＬ）である。
第１の分周器３８は、発振クロックを所望の分周比で分周し、試験レートクロックを生成する。つまり、第１の試験レート生成部３０ａの第１の分周器３８ａは、第１の試験レートクロックを生成し、第２の試験レート生成部３０ｂの第１の分周器３８ｂは、第２の試験レートクロックを生成する。
第２の分周器４２のそれぞれは、対応する試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成する。つまり、第１の試験レート生成部３０ａの第２の分周器４２ａは、第１の試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成し、第２の試験レート生成部３０ｂの第２の分周器４２ｂは、第２の試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成する。
発振部７０は、位相検出器７２、ループフィルタ７４、ＤＡ７７、及び電圧制御発振器７６を有する。電圧制御発振器７６は、所望の周波数を有する発振クロックを生成する。位相検出器７２は、基準クロックの位相と参照クロックの位相とを検出する。ループフィルタ７４は、位相検出器７２が検出した基準クロックの位相と参照クロックの位相との差異に基づいて、当該差異が減少するように電圧制御発振器７６が生成する発振クロックの発振周波数を制御する。
また、ＤＡ７７は、部品バラツキ等による試験レートクロックのスキューを補正するためのオフセットを与える。例えば、ＤＡ７７ａとＤＡ７７ｂとは、位相検出器７２が出力する信号をそれぞれ所定の時間だけ遅延させ、第１の試験レートクロックと第２の試験レートクロックとのスキューを補正する。
発振部７０は、基準クロックの位相と参照クロックの位相とを同期させることにより、基準クロックの位相と、発振クロックの位相及び試験レートクロックの位相とを同期させる。基準クロックと参照クロックとは略同一の周波数を有するため、基準クロックの位相と参照クロックの位相とを精度よく同期させることができる。このため、発振部７０は、基準クロックと精度よく同期した、発振クロック及び試験レートクロックを生成することができる。また、それぞれの発振部７０は、同一の基準クロックと、それぞれの試験レートクロックとを同期させるため、それぞれの発振部７０が生成する試験レートクロックを同期させることができる。つまり、複数の発振部７０は、異なる周波数を有し、且つ所定のタイミングで位相が同期した複数の試験レートクロックを生成することができる。また、本例においては、ループフィルタ７４を用いて、基準クロックとそれぞれの試験レートクロックとを同期させたが、他の例においては、他の方法を用いて基準クロックとそれぞれの試験レートクロックとを同期させてよい。
また、分周制御部３６は、対応する第１の分周器３８における分周比、及び対応する第２の分周器４２における分周比を制御する。それぞれの分周制御部３６は、対応する試験レート生成部３０が生成するべき、試験レートクロックの周波数と、対応する発振クロックの周波数とに基づいて、対応する第１の分周器３８における分周比及び対応する第２の分周器４２における分周比を制御する。
分周制御部３６が第１の分周器３８における分周比を制御することにより、所望の周波数を有する発振クロックから、所望の周波数を有する試験レートクロックを生成することができる。また、分周制御部３６が第２の分周器４２における分周比を制御することにより、基準クロックの周波数と略等しい周波数を有する参照クロック、及び所望の周波数を有する発振クロックを生成することができる。
例えば、発振部７０におけるジッタを小さくしたい場合、発振部７０は、発振クロックの周波数を低くしてよい。また、後述する精遅延部９２における可変誤差を小さくしたい場合、発振部７０は、発振クロックの周波数を高くしてよい。分周制御部３６は、発振クロックの周波数に基づいて、第１の分周器３８及び第２の分周器４２における分周比を制御する。試験装置１００は、ユーザから発振部７０におけるジッタを小さくするか、精遅延部９２における可変誤差を小さくするかの指示を受け取る指示部を更に備え、分周制御部３６は、当該指示に基づいて、それぞれ第１の分周器３８、及び／又は第２の分周器４２を制御してよい。
また、格納部３２は、対応する試験レート生成部３０が生成するべき、試験レートの周波数と、対応する発振クロックの周波数と、対応する分周制御部３６が制御するべき第１の分周器３８における分周比及び第２の分周器４２における分周比とを対応付けたテーブルを格納する。例えば、試験装置１００は、それぞれの試験レート生成部３０が生成するべき試験レートの周波数に関する情報及び発振クロックの周波数に関する情報を外部から受け取る指示部を更に備えてよい。分周制御部３６は、指示部が受け取った情報に基づいて、格納部３２が格納したテーブルを参照し、第１の分周器３８及び第２の分周器４２における分周比を制御する。また、発振クロックの周波数は予め定められていてもよい。
それぞれの切替部８０は、基準クロックと、パターンスタート信号とに基づいて、対応する試験レート生成部３０が生成する試験レートクロックを、対応するドライバ部４０（図１参照）に供給するか否かを切り替える。切替部８０は、基準クロック及びパターンスタート信号が、それぞれ予め定められた値を示す場合に、対応するドライバ部４０に、対応する試験レートクロックを供給する。本例において、切替部８０は、フリップフロップ８２及び論理積回路８４を有する。フリップフロップ８２は、基準クロックとパターンスタート信号とを受け取り、基準クロックが所望の値を示す場合に、パターンスタート信号を出力するＤ−ＦＦである。論理積回路８４は、フリップフロップ８２の出力がＨ論理を示す場合に、対応する試験レートクロックを対応するドライバ部４０に供給する。
それぞれの切替部８０が、パターンスタート信号及び基準クロックに基づいて、対応する試験レートクロックを対応するドライバ部４０に供給するか否かを切り替えることにより、それぞれのドライバ部４０が電子デバイス６０に対して試験パターンの供給を開始するタイミングを同期させることができる。また、本例においては、第１の試験レート生成部３０ａ及び第２の試験レート生成部３０ｂの構成について説明したが、他の試験レート生成部３０も同様の機能及び構成を有する。つまり、本例における試験装置１００によれば、位相が同期し、且つ周波数の異なる複数の試験レートクロックを生成することができる。このため、周波数の異なる複数の試験パターンを、位相同期して電子デバイス６０に供給することができる。
図３は、複数の試験レート生成部３０が生成する複数の試験レートクロックの一例のタイミングチャートを示す。図３において横軸は時間軸を示す。基準クロック生成部１０（図１参照）は、それぞれの試験レート生成部３０が生成するべき複数の試験レートクロックの周期の、最小公倍数と略等しい周期を有する基準クロックを生成する。ここで、最小公倍数と等しい周期とは、それぞれの試験レートの周期で割り切れる最小の周期を指し、基準クロック、試験レートクロックの周期は、小数で表されていてもよい。本例において、基準クロックの周波数を１ＭＨｚ、第１の試験レートクロックの周波数を４ＭＨｚ、第２の試験レートクロックの周波数を３ＭＨｚ、第３の試験レートクロックの周波数を２ＭＨｚとして説明する。
図２において説明したように、第１の試験レートクロック、第２の試験レートクロック、及び第３の試験レートクロックは、図３に示すように基準クロックと同期する。本例においては、複数の試験レートクロックは基準クロックのパルスのタイミング（Ｔ１、Ｔ２、Ｔ３）で同期しているが、他の例においては、基準クロックのパルスのタイミングから、所望のオフセット時間だけ遅れたタイミングで、複数の試験レートクロックは同期してよい。例えば、図２において説明した試験レート生成部３０は、所望のオフセット時間だけ試験レートを遅延させる遅延回路をそれぞれ有してよい。
複数の試験レート生成部３０は、パターンスタート信号がＨ論理を示し、且つ基準クロックがＨ論理を示すタイミング（Ｔ１）で、対応するドライバ部４０（図１参照）に試験レートクロックの供給を開始する。ドライバ部４０は、試験レートクロックのパルスに応じて、試験パターンを供給する。本例において、ドライバ部４０は、試験レートクロックのパルスを所望の時間遅延させた信号を整形し、試験パターンとして電子デバイス６０に供給する。
また、パターンスタート信号生成部２０は、試験パターンの１サイクルが開始するタイミングに基づいて、値がＨ論理に変化し、試験パターンが終了するタイミングに基づいて、値がＬ論理に変化するパターンスタート信号を生成する。基準クロック生成部１０は、複数の試験レートクロックの周期の最小公倍数と略同一の周期を有する基準クロックを生成するため、試験パターンのサイクルを連続して行う場合であっても、試験パターンの次サイクルを効率よく開始することができる。つまり、現サイクルが終了したタイミングの直後に複数の試験レートクロックが同期するタイミングで、次サイクルの試験パターンの供給を開始することができる。
図４は、ドライバ部４０の構成の一例を示す。図４に第１のドライバ部４０ａの構成を図示する。他のドライバ部４０は、第１のドライバ部４０ａと同一又は同様の機能及び構成を有する。複数のドライブ部４０は、セット側生成部９０ａ、リセット側生成部９０ｂ、セットリセットラッチ１１６、判定部５０、及びドライバ１１８を有する。
セット側生成部９０ａは、試験パターンの波形の立ち上がりエッジのタイミングを生成し、リセット側生成部９０ｂは、試験パターンの波形の立ち下がりのエッジのタイミングを生成する。セット側生成部９０ａとリセット側生成部９０ｂとは同一又は同様の機能及び構成を有する。
セットリセットラッチ１１６は、セット側生成部９０ａが生成するタイミングで値がＨ論理に変化し、リセット側生成部９０ｂが生成するタイミングで値がＬ論理に変化する試験パターンを生成する。ドライバ１１８は、セットリセットラッチ１１６が生成した試験パターンを電子デバイス６０に供給する。
セット側生成部９０ａは、粗遅延部１１０、パターンジェネレータ９４、論理積回路（９６、９８）、及び精遅延部９２を有する。粗遅延部１１０は、対応する試験レートクロックにおけるそれぞれのパルスを、対応する発振クロックの周期の所望の整数倍だけ遅延させたタイミング信号を生成する。パターンジェネレータ９４は、試験レートクロックに応じて、対応する試験パターンの立ち上がりのエッジを示すパルスを生成する。論理積回路９６及び論理積回路９８は、当該パルスをバースト状の信号に整形する。精遅延部９２は、試験パターンの立ち上がりのエッジを示すパルスを所望の時間遅延させて、セットリセットラッチ１１６に供給する。
粗遅延部１１０は、カウンタ１１２及びカウンタ制御部１１４を有する。カウンタ１１２は、試験レートクロックをトリガとし、発振クロックのパルス数をカウントし、所望のパルス数をカウントした場合に、所定のパルスを出力する。カウンタ制御部１１４は、カウンタ１１２がカウントするべきパルス数を制御する。カウンタ制御部１１４がカウンタ１１２がカウントするべきパルス数を制御することにより、試験レートクロックのパルスから、発振クロックの周期の所望の整数倍だけ遅延させてパルスを生成することができる。
精遅延部９２は、発振クロックの周期より小さい所望の時間、論理積回路９８が生成したパルスを遅延させる。精遅延部９２は、可変遅延回路と、当該可変遅延回路における遅延量を制御するためのテーブルを格納するリニアライズメモリとを有する。精遅延部９２は、発振クロックの周期より小さい所望の時間の遅延を生成するため、予め発振クロックの周波数を高く設定することにより、当該リニアライズメモリの容量を小さくすることができる。本例によれば、所望の位相を有する試験パターンを生成することができる。
判定部５０は、電子デバイス６０が試験パターンに応じて出力する出力信号に基づいて、電子デバイス６０の良否を判定する。判定部５０は、コンパレータ５６、比較器５２、及びフェイルメモリ５４を有する。
コンパレータ５６は、出力信号が予め定められた閾値より大きいか否かを示す信号を、ディジタル信号として比較器５２に供給する。比較器５２は、コンパレータ５６から受け取ったディジタル信号と、パターンジェネレータ９４から受け取る期待値信号とを比較し、電子デバイス６０の対応するコアの良否を判定する。フェイルメモリ５４は、比較器５２における判定結果を格納する。
図５は、複数のドライバ部４０が生成する複数の試験パターンの一例のタイミングチャートを示す。図５において横軸は時間軸を示す。また、図５において示す試験レートクロックは図３において示した試験レートクロックと同一の位相である。
それぞれのドライバ部４０は、対応する試験レートクロックのそれぞれのパルスから、所望の時間だけ遅延したパルスを有する試験パターンを生成する。例えば、図５に示すように、第１のドライバ部４０ａは、第１の試験レートクロックのパルスからそれぞれΔＴ１、ΔＴ２だけ遅延したパルスを有する試験パターンを生成する。複数の試験レートクロックは所定のタイミングで同期しているため、複数の試験パターンも所定のタイミングで同期している。
また、図５に示したＴ１、Ｔ２、・・・のような複数の試験レートクロックが同期しているタイミングで、試験サイクルを開始することにより、それぞれの試験サイクルにおける複数の試験パターンを同期して電子デバイス６０に供給することができる。例えば、それぞれのドライバ部４０において、Ｔ１に示すタイミングで１サイクル目の試験パターンを開始し、Ｔ２に示すタイミングで（試験レートクロックの周波数［Ｈｚ］／基準クロックの周波数［Ｈｚ］）＋１サイクル目の試験パターンを開始することにより、それぞれの試験サイクルにおける複数の試験パターンを同期させることができる。試験装置１００は、パターンスタート信号生成部２０（図１参照）が生成するパターンスタート信号によって、それぞれの試験サイクルを開始するタイミングを制御する。
また、Ｔ１のタイミングで試験パターンの供給を開始した場合の複数の試験パターンの位相関係と、Ｔ２のタイミングで試験パターンの供給を開始した場合の複数の試験パターンとの位相関係とは、図５に示すように略同一となる。このため、任意のタイミングで試験パターンの供給を開始した場合であっても、再現性のある試験を行うことができる。
図６は、基準クロック生成部１０の構成の一例を示す。基準クロック生成部１０は、可変発振部１２、第３の分周器１８、及び基準クロック制御部２２を有する。
可変発振部１２は、オクターブの周波数可変範囲を有する可変周波数クロックを生成する。例えば、可変発振部１２は、１０ＭＨｚ〜２０ＭＨｚの周波数可変範囲を有する可変周波数クロックを生成する。
第３の分周器１８は、可変周波数クロックを所望の分周比で分周し、所望の周波数を有する基準クロックを生成する。第３の分周器１８は、前述した複数の試験レートクロックの周期の最小公倍数の周期を有する基準クロックを生成する。
例えば、第３の分周器１８が、１、２、・・・、６の分周比で分周可能であり、可変発振部１２が１０ＭＨｚ〜２０ＭＨｚの周波数可変範囲を有する可変周波数クロックを生成する場合、基準クロック生成部１０は、１．６６ＭＨｚ〜２０ＭＨｚの間の任意の周波数を有する基準クロックを生成することができる。基準クロック制御部２２は、生成するべき基準クロックの周波数に基づいて、可変発振部１２における発振周波数及び第３の分周器１８における分周比を制御する。
また、可変発振部１２は、発振器１４、及びオクターブ可変器１６を有する。発振器１４は、所定の周波数のクロックを生成する。オクターブ可変器１６は、発振器１４が生成したクロックに基づいて、オクターブの周波数を有する可変周波数クロックを生成する。
図７は、基準クロック制御部２２における制御方法の一例について説明する。図７において左側縦軸は可変周波数クロックの周波数を示し、横軸は基準クロックの周波数を示し、右側縦軸は第３の分周器１８における分周比を示す。本例において、可変周波数クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第３の分周器１８には、１、２、３、・・・の分周比が設定可能である。
基準クロック制御部２２は、まず生成するべき基準クロックの周波数に基づいて、第３の分周器１８における分周比を設定する。例えば、８ＭＨｚの基準クロックを生成したい場合、図７に示すように、基準クロック制御部２２は、第３の分周器１８における分周比を２に設定する。基準クロック制御部２２は、下記の数式に基づいて、第３の分周器１８における分周比を設定してよい。
但し、Ｍは第３の分周器１８における分周比、ｆ０ｍｉｎは可変周波数クロックの下限値（本例においては１０ＭＨｚ）、ｆｒｅｆは生成するべき基準クロックの周波数を示す。
次に、基準クロック制御部２２は、設定した分周比と、基準クロックの周波数とに基づいて可変発振部１２が生成する可変周波数クロックの周波数を制御する。例えば、８ＭＨｚの基準クロックを生成したい場合、図７に示すように、基準クロック制御部２２は、可変発振部１２が生成する可変周波数クロックの周波数を１６ＭＨｚに制御する。基準クロック制御部２２は、下記の数式に基づいて、可変発振部１２が生成する可変周波数クロックの周波数を制御してよい。
但し、ｆ０は可変周波数クロックの周波数を示す。
図８は、分周制御部３６の制御方法の一例について説明する。図８において左側縦軸は発振クロックの周波数を示し、横軸は試験レートクロックの周波数を示し、右側縦軸は第１の分周器３８における分周比を示す。本例において、発振クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第１の分周器３８には、１、２、３、・・・の分周比が設定可能である。
分周制御部３６は、生成するべき試験レートクロックの周波数に基づいて、第１の分周器３８における分周比を設定する。例えば、３ＭＨｚの試験レートクロックを生成したい場合、図８に示すように、分周制御部３６は、第１の分周器３８における分周比を４に設定する。分周制御部３６は、下記の数式に基づいて、第１の分周器３８における分周比を設定してよい。
但し、Ｌａは第１の分周器３８における分周比、ｆ１ｍｉｎは発振クロックの下限値（本例においては１０ＭＨｚ）、ｆｒａｔｅは生成するべき試験レートクロックの周波数を示す。
また、発振部７０は、分周制御部３６が設定した分周比と、試験レートクロックの周波数とに基づく周波数の発振クロックを生成する。例えば、３ＭＨｚの試験レートクロックを生成したい場合、図８に示すように、発振部７０は、１２ＭＨｚの周波数を有する発振クロックを生成する。発振部７０は、下記の数式に基づく周波数を有する発振クロックを生成してよい。
但し、ｆ１は発振クロックの周波数を示す。
図９は、基準クロック制御部２２における制御方法の他の例について説明する。図９において左側縦軸は可変周波数クロックの周波数を示し、横軸は基準クロックの周波数を示し、右側縦軸は第３の分周器１８における分周比を示す。本例において、可変周波数クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第３の分周器１８には、１、２、４、・・・、８、・・・、２ｍの分周比が設定可能である。
本例においても、基準クロック制御部２２は、図７において説明した基準クロック制御部２２と同様の制御を行う。本例においては、基準クロック制御部２２は、下記の数式に基づいて、第３の分周器１８における分周比を設定する。
但し、Ｍは第３の分周器１８における分周比、ｆ０ｍｉｎは可変周波数クロックの下限値（本例においては１０ＭＨｚ）、ｆｒｅｆは生成するべき基準クロックの周波数を示す。
また、基準クロック制御部２２は、下記の数式に基づいて、可変発振部１２が
但し、ｆ０は可変周波数クロックの周波数を示す。本例によれば、回路の簡略化を実現することができる。
図１０は、分周制御部３６における制御方法の他の例について説明する。図１０において左側縦軸は発振クロックの周波数を示し、横軸は試験レートクロックの周波数を示し、右側縦軸は第１の分周器３８における分周比を示す。本例において、発振クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第１の分周器３８には、１、２、３、・・・の分周比が設定可能である。
本例においても、分周制御部３６は、図８において説明した分周制御部３６と同様の制御を行う。本例においては、分周制御部３６は、下記の数式に基づいて、第１の分周器３８における分周比Ｌａを設定する。
但し、Ｌは下式で表される。
但し、ｆ１ｍｉｎは発振クロックの下限値（本例においては１０ＭＨｚ）、ｆｒａｔｅは生成するべき試験レートクロックの周波数を示す。
また、本例においても、発振部７０は、図８において説明した発振部７０と同様の制御を行う。本例においては、発振部７０は、下記の数式に基づく周波数を有する発振クロックを生成する。
但し、ｆ１は発振クロックの周波数を示す。本例によれば、回路の簡略化を実現することができる。
図１１は、分周制御部３６における制御方法の更に他の例について説明する。図１１において左側縦軸は発振クロックの周波数を示し、横軸は試験レートクロックの周波数を示し、右側縦軸は第１の分周器３８における分周比を示す。本例において、発振クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第１の分周器３８には、１、２、３、・・・の分周比が設定可能である。
本例においても、分周制御部３６は、図８において説明した分周制御部３６と同様の制御を行う。本例においては、分周制御部３６は、下記の数式に基づいて、第１の分周器３８における分周比を設定する。
但し、Ｌａは第１の分周器３８における分周比、ｆ１ｍａｘは発振クロックの上限値（本例においては２０ＭＨｚ）、ｆｒａｔｅは生成するべき試験レートクロックの周波数を示す。
また、本例においても、発振部７０は、図８において説明した発振部７０と同様の制御を行う。本例においては、発振部７０は、下記の数式に基づく周波数を有する発振クロックを生成する。
但し、ｆ１は発振クロックの周波数を示す。
図８において説明した例においては、第１の分周器３８における分周比を低く設定し、発振クロックの周波数を低く設定するため、前述したように発振部７０におけるジッタを小さくすることができる。また図１１において説明した例においては、第１の分周器３８における分周比を高く設定し、発振クロックの周波数を高く設定するため、前述したように精遅延部９２における可変遅延誤差を小さくすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
上記説明から明らかなように、本発明によれば、動作周波数の異なる複数のコアを有する電子デバイスを精度よく試験することができる。
【図面の簡単な説明】
図１は、本発明に係る試験装置１００の構成の一例を示す図である。
図２は、複数の試験レート生成部３０の構成の一例を示す図である。
図３は、複数の試験レート生成部３０が生成する複数の試験レートクロックの一例のタイミングチャートを示す図である。
図４は、ドライバ部４０の構成の一例を示す図である。
図５は、複数のドライバ部４０が生成する複数の試験パターンの一例のタイミングチャートを示す図である。
図６は、基準クロック生成部１０の構成の一例を示す図である。
図７は、基準クロック制御部２２における制御方法の一例について説明する図である。
図８は、分周制御部３６の制御方法の一例について説明する図である。
図９は、基準クロック制御部２２における制御方法の他の例について説明する図である。
図１０は、分周制御部３６における制御方法の他の例について説明する図である。
図１１は、分周制御部３６における制御方法の更に他の例について説明する図である。
本発明は、電子デバイスを試験する試験装置に関する。特に、本発明は、動作周波数の異なる複数のコアを有する電子デバイスを試験する試験装置に関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００２−１０８７７ 出願日 ２００２年１月１８日
背景技術
従来、半導体デバイス等の電子デバイスを試験する試験装置は、電子デバイスの動作周波数に応じた周波数の試験パターンを電子デバイスに供給し、電子デバイスの試験を行っている。電子デバイスが、動作周波数の異なる複数のコアを有する場合、試験装置はそれぞれのコアを順に試験していた。例えば、電子デバイスが動作周波数の異なる中央演算装置とデコーダを有する場合、試験装置は、それぞれの動作周波数に応じた周波数の試験パターンを、中央演算装置とデコーダに順に供給していた。
しかしながら、電子デバイスの試験を詳細に行うためには、複数のコアを同時に動作させて試験を行う必要がある。従来は、複数のコアのそれぞれの動作周波数に応じた複数のクロックを生成し、生成した複数のクロックに基づいて、それぞれのコアに応じた試験パターンを電子デバイスのそれぞれのコアに供給していた。しかし、従来の試験装置においては、複数のクロックが同期していないため、再現性のある試験を行うことが困難であった。例えば、試験を開始する毎の、複数の試験パターンの位相関係に再現性が無く、再現性の有る試験を行うことが困難であった。
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
発明の開示
上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験する試験装置であって、第１の周波数を有する基準クロックを生成する基準クロック生成部と、基準クロックに基づいて、第１の周波数の略整数倍の周波数を有する第１の試験レートクロックを生成する第１の試験レート生成部と、基準クロックに基づいて、第１の周波数の略整数倍の周波数であって、第１の試験レートクロックの周波数と異なる周波数を有する第２の試験レートクロックを生成する第２の試験レート生成部と、第１の試験レートクロックに応じて、第２の周波数を有し、電子デバイスを試験するための第１の試験パターンを電子デバイスに供給する第１のドライバ部と、第２の試験レートクロックに応じて、第３の周波数を有し、電子デバイスを試験するための第２の試験パターンを電子デバイスに供給する第２のドライバ部とを備えることを特徴とする試験装置を提供する。
第１のドライバ部及び第２のドライバ部は、電子デバイスに対する第１の試験パターン及び第２の試験パターンの供給を、所望のタイミングで位相同期して開始することが好ましい。また、第１のドライバ部及び第２のドライバ部のそれぞれは、対応する第１の試験パターン又は第２の試験パターンを、対応する第１の試験レートクロック又は第２試験レートクロックの周波数と略同一の周波数で、電子デバイスに供給してよい。
基準クロック生成部は、第１の試験レート生成部が生成するべき第１の試験レートクロックの周期と、第２の試験レート生成部が生成するべき第２の試験レートクロックの周期との最小公倍数と略等しい周期を有する基準クロックを生成することが好ましい。また、試験装置は、所望のタイミングを示すパターンスタート信号を生成するパターンスタート信号生成部を更に備え、第１のドライバ部及び第２のドライバ部は、パターンスタート信号に基づいて、第１の試験パターン及び第２の試験パターンの供給を開始してよい。
第１の試験レート生成部及び第２の試験レート生成部のそれぞれは、基準クロックを受け取り、基準クロックの周波数の略整数倍の周波数を有する発振クロックを生成する発振部と、発振クロックを分周し、第１の試験レートクロック又は第２の試験レートクロックを生成する第１の分周器と、第１の試験レートクロック又は第２の試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成する第２の分周器とを有し、それぞれの発振部は、それぞれの参照クロックの位相と、基準クロックの位相とに基づいて、それぞれの発振クロックの位相を同期させてよい。
第１の試験レート生成部及び第２の試験レート生成部のそれぞれは、対応する第１の分周器における分周比を制御する分周制御部を更に有し、それぞれの分周制御部は、対応する第１の試験レート生成部又は第２の試験レート生成部が生成するべき、第１の試験レートクロックの周波数又は第２の試験レートクロックの周波数と、対応する発振クロックの周波数とに基づいて、対応する第１の分周器における分周比を制御してよい。また、試験装置は、第１の試験レート生成部又は第２の試験レート生成部が生成するべき、第１の試験レートの周波数又は第２の試験レートの周波数と、発振クロックの周波数と、分周制御部が制御するべき第１の分周器における分周比とを対応付けて格納する格納部を更に備えてよい。
試験装置は、第１の試験レート生成部及び第２の試験レート生成部のそれぞれは、基準クロックと、パターンスタート信号とに基づいて、対応する第１の試験レートクロック又は第２の試験レートクロックを、対応する第１のドライバ部又は第２のドライバ部に供給するか否かを切り替える切替部を更に有してよい。切替部は、基準クロック及びパターンスタート信号が、それぞれ予め定められた値を示す場合に、対応する第１のドライバ部又は第２のドライバ部に、対応する第１の試験レートクロック又は第２の試験レートクロックを供給してよい。
第１のドライバ部及び第２のドライバ部のそれぞれは、対応する第１の試験レートクロック又は第２の試験レートクロックにおけるそれぞれのパルスを、対応する発振クロックの周期の所望の整数倍だけ遅延させたタイミング信号を生成する粗遅延部と、タイミング信号に応じて、対応する第１の試験パターン又は第２の試験パターンを生成するパターンジェネレータと、対応する第１の試験パターン又は第２の試験パターンを、所望の時間遅延させて、電子デバイスに供給する精遅延部とを有してよい。
基準クロック生成部は、オクターブの周波数可変範囲を有する可変周波数クロックを生成する可変発振部と、可変周波数クロックを所望の分周比で分周し、所望の周波数を有する基準クロックを生成する第３の分周器とを有してよい。
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
発明を実施するための最良の形態
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス６０を試験する。電子デバイス６０は、動作周波数の異なる複数のコアを有する。試験装置１００は、基準クロック生成部１０、パターンスタート信号生成部２０、複数の試験レート生成部３０、複数のドライバ部４０、及び複数の判定部５０を備える。
基準クロック生成部１０は、第１の周波数を有する基準クロックを生成する。基準クロック生成部１０は、それぞれの試験レート生成部３０が生成するべき複数の試験レートクロックの周期の、最小公倍数と略等しい周期を有する基準クロックを生成することが好ましい。
複数の試験レート生成部３０のうち、第１の試験レート生成部３０ａは、基準クロックに基づいて、第１の周波数の略整数倍の周波数を有する第１の試験レートクロックを生成する。また、第２の試験レート生成部３０ｂは、基準クロックに基づいて、第１の周波数の略整数倍の周波数であって、第１の試験レートクロックの周波数と異なる周波数を有する第２の試験レートクロックを生成する。また、第３の試験レート生成部３０ｃは、基準クロックに基づいて、第１の周波数の略整数倍の周波数であって、第１の試験レートクロックの周波数及び第２の試験レートクロックの周波数と異なる周波数を有する第３の試験レートクロックを生成する。
また、本例においては、第１の試験レート生成部３０ａ、第２の試験レート生成部３０ｂ、及び第３の試験レート生成部３０ｃは、それぞれ異なる周波数を有する試験レートクロックを生成したが、他の例においては、１つ又は複数の試験レート生成部３０は、他の試験レート生成部３０が生成する試験レートクロックの周波数と略同一の周波数を有する試験レートクロックを生成してもよい。それぞれの試験レート生成部３０は、対応する電子デバイスのコアの動作周波数に応じた周波数の試験レートクロックを生成する。
複数のドライバ部４０のうち、第１のドライバ部４０ａは、第１の試験レートクロックに応じて、第２の周波数を有し、電子デバイス６０を試験するための第１の試験パターンを電子デバイスに供給する。また、第２のドライバ部４０ｂは、第２の試験レートクロックに応じて、第３の周波数を有し、電子デバイス６０を試験するための第２の試験パターンを電子デバイス６０に供給する。また、第３のドライバ部４０ｃは、第３の試験レートクロックに応じて、第４の周波数を有し、電子デバイス６０を試験するための第３の試験パターンを電子デバイス６０に供給する。
また、第１のドライバ部４０ａ、第２のドライバ部４０ｂ、及び第３のドライバ部４０ｃのそれぞれは、対応する第１の試験パターン、第２の試験パターン、又は第３の試験パターンを、対応する第１の試験レートクロック、第２の試験レートクロック、又は第３の試験レートクロックの周波数と略同一の周波数で、電子デバイス６０に供給してよい。つまり、複数のドライバ部４０は、受け取った試験レートクロックの周波数と略同一の周波数を有する試験パターンを、電子デバイスの対応するコアに供給してよい。例えば、複数のドライバ部４０は、受け取った試験レートクロックのパルスに応じて、試験パターンに含まれるパルスを、対応する電子デバイスのコアに供給してよい。
複数の判定部５０は、それぞれ対応する電子デバイス６０のコアが、対応する試験パターンに基づいて出力する出力信号に基づいて、電子デバイス６０の当該コアの良否を判定する。複数の判定部５０は、対応する電子デバイス６０のコアが、対応する試験パターンに基づいて出力するべき期待値信号と、対応する電子デバイス６０のコアが出力した出力信号とに基づいて、当該コアの良否を判定してよい。この場合、複数のドライバ部４０のそれぞれは、対応する試験パターンに基づいて、対応する電子デバイス６０のコアが出力するべき期待値信号を生成し、対応する判定部５０に供給してよい。
本例における試験装置１００によれば、単一の基準クロックから複数の試験レートクロックを生成し、当該試験レートクロックに基づいて試験パターンを電子デバイス６０に供給しているため、同期した試験パターンで電子デバイス６０の複数のコアを試験することができる。このため、電子デバイス６０の試験を精度よく行うことができる。
また、複数のドライバ部４０は、電子デバイス６０に対する複数の試験パターンの供給を、所望のタイミングで位相同期して開始することが好ましい。本例においては、パターンスタート信号生成部２０は、所望のタイミングを示すパターンスタート信号を生成する。複数のドライバ部４０は、パターンスタート信号に基づいて、複数の試験パターンの供給を開始する。本例における試験装置１００によれば、複数の試験パターンの供給を、所望のタイミングで位相同期して開始するため、再現性のある試験を行うことができる。
図２は、複数の試験レート生成部３０の構成の一例を示す。複数の試験レート生成部３０は、それぞれ同様の機能及び構成を有する。本例においては、第１の試験レート生成部３０ａ及び第２の試験レート生成部３０ｂの構成について説明する。第１の試験レート生成部３０ａ及び第２の試験レート生成部３０ｂのそれぞれは、発振部７０、第１の分周器３８、第２の分周器４２、切替部８０、分周制御部３６、及び格納部３２を有する。
発振部７０ａは、基準クロック生成部１０から基準クロックを受け取り、基準クロックの周波数の略整数倍の周波数を有する発振クロックを生成する。それぞれの発振部７０は、後述するそれぞれの参照クロックの位相と、基準クロックの位相とに基づいて、それぞれの発振クロック及び試験レートクロックの位相を同期させる。本例において、それぞれの発振部７０は、フェーズロックループ（ＰＬＬ）である。
第１の分周器３８は、発振クロックを所望の分周比で分周し、試験レートクロックを生成する。つまり、第１の試験レート生成部３０ａの第１の分周器３８ａは、第１の試験レートクロックを生成し、第２の試験レート生成部３０ｂの第１の分周器３８ｂは、第２の試験レートクロックを生成する。
第２の分周器４２のそれぞれは、対応する試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成する。つまり、第１の試験レート生成部３０ａの第２の分周器４２ａは、第１の試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成し、第２の試験レート生成部３０ｂの第２の分周器４２ｂは、第２の試験レートクロックを分周し、基準クロックの周波数と略同一の周波数を有する参照クロックを生成する。
発振部７０は、位相検出器７２、ループフィルタ７４、ＤＡ７７、及び電圧制御発振器７６を有する。電圧制御発振器７６は、所望の周波数を有する発振クロックを生成する。位相検出器７２は、基準クロックの位相と参照クロックの位相とを検出する。ループフィルタ７４は、位相検出器７２が検出した基準クロックの位相と参照クロックの位相との差異に基づいて、当該差異が減少するように電圧制御発振器７６が生成する発振クロックの発振周波数を制御する。
また、ＤＡ７７は、部品バラツキ等による試験レートクロックのスキューを補正するためのオフセットを与える。例えば、ＤＡ７７ａとＤＡ７７ｂとは、位相検出器７２が出力する信号をそれぞれ所定の時間だけ遅延させ、第１の試験レートクロックと第２の試験レートクロックとのスキューを補正する。
発振部７０は、基準クロックの位相と参照クロックの位相とを同期させることにより、基準クロックの位相と、発振クロックの位相及び試験レートクロックの位相とを同期させる。基準クロックと参照クロックとは略同一の周波数を有するため、基準クロックの位相と参照クロックの位相とを精度よく同期させることができる。このため、発振部７０は、基準クロックと精度よく同期した、発振クロック及び試験レートクロックを生成することができる。また、それぞれの発振部７０は、同一の基準クロックと、それぞれの試験レートクロックとを同期させるため、それぞれの発振部７０が生成する試験レートクロックを同期させることができる。つまり、複数の発振部７０は、異なる周波数を有し、且つ所定のタイミングで位相が同期した複数の試験レートクロックを生成することができる。また、本例においては、ループフィルタ７４を用いて、基準クロックとそれぞれの試験レートクロックとを同期させたが、他の例においては、他の方法を用いて基準クロックとそれぞれの試験レートクロックとを同期させてよい。
また、分周制御部３６は、対応する第１の分周器３８における分周比、及び対応する第２の分周器４２における分周比を制御する。それぞれの分周制御部３６は、対応する試験レート生成部３０が生成するべき、試験レートクロックの周波数と、対応する発振クロックの周波数とに基づいて、対応する第１の分周器３８における分周比及び対応する第２の分周器４２における分周比を制御する。
分周制御部３６が第１の分周器３８における分周比を制御することにより、所望の周波数を有する発振クロックから、所望の周波数を有する試験レートクロックを生成することができる。また、分周制御部３６が第２の分周器４２における分周比を制御することにより、基準クロックの周波数と略等しい周波数を有する参照クロック、及び所望の周波数を有する発振クロックを生成することができる。
例えば、発振部７０におけるジッタを小さくしたい場合、発振部７０は、発振クロックの周波数を低くしてよい。また、後述する精遅延部９２における可変誤差を小さくしたい場合、発振部７０は、発振クロックの周波数を高くしてよい。分周制御部３６は、発振クロックの周波数に基づいて、第１の分周器３８及び第２の分周器４２における分周比を制御する。試験装置１００は、ユーザから発振部７０におけるジッタを小さくするか、精遅延部９２における可変誤差を小さくするかの指示を受け取る指示部を更に備え、分周制御部３６は、当該指示に基づいて、それぞれ第１の分周器３８、及び／又は第２の分周器４２を制御してよい。
また、格納部３２は、対応する試験レート生成部３０が生成するべき、試験レートの周波数と、対応する発振クロックの周波数と、対応する分周制御部３６が制御するべき第１の分周器３８における分周比及び第２の分周器４２における分周比とを対応付けたテーブルを格納する。例えば、試験装置１００は、それぞれの試験レート生成部３０が生成するべき試験レートの周波数に関する情報及び発振クロックの周波数に関する情報を外部から受け取る指示部を更に備えてよい。分周制御部３６は、指示部が受け取った情報に基づいて、格納部３２が格納したテーブルを参照し、第１の分周器３８及び第２の分周器４２における分周比を制御する。また、発振クロックの周波数は予め定められていてもよい。
それぞれの切替部８０は、基準クロックと、パターンスタート信号とに基づいて、対応する試験レート生成部３０が生成する試験レートクロックを、対応するドライバ部４０（図１参照）に供給するか否かを切り替える。切替部８０は、基準クロック及びパターンスタート信号が、それぞれ予め定められた値を示す場合に、対応するドライバ部４０に、対応する試験レートクロックを供給する。本例において、切替部８０は、フリップフロップ８２及び論理積回路８４を有する。フリップフロップ８２は、基準クロックとパターンスタート信号とを受け取り、基準クロックが所望の値を示す場合に、パターンスタート信号を出力するＤ−ＦＦである。論理積回路８４は、フリップフロップ８２の出力がＨ論理を示す場合に、対応する試験レートクロックを対応するドライバ部４０に供給する。
それぞれの切替部８０が、パターンスタート信号及び基準クロックに基づいて、対応する試験レートクロックを対応するドライバ部４０に供給するか否かを切り替えることにより、それぞれのドライバ部４０が電子デバイス６０に対して試験パターンの供給を開始するタイミングを同期させることができる。また、本例においては、第１の試験レート生成部３０ａ及び第２の試験レート生成部３０ｂの構成について説明したが、他の試験レート生成部３０も同様の機能及び構成を有する。つまり、本例における試験装置１００によれば、位相が同期し、且つ周波数の異なる複数の試験レートクロックを生成することができる。このため、周波数の異なる複数の試験パターンを、位相同期して電子デバイス６０に供給することができる。
図３は、複数の試験レート生成部３０が生成する複数の試験レートクロックの一例のタイミングチャートを示す。図３において横軸は時間軸を示す。基準クロック生成部１０（図１参照）は、それぞれの試験レート生成部３０が生成するべき複数の試験レートクロックの周期の、最小公倍数と略等しい周期を有する基準クロックを生成する。ここで、最小公倍数と等しい周期とは、それぞれの試験レートの周期で割り切れる最小の周期を指し、基準クロック、試験レートクロックの周期は、小数で表されていてもよい。本例において、基準クロックの周波数を１ＭＨｚ、第１の試験レートクロックの周波数を４ＭＨｚ、第２の試験レートクロックの周波数を３ＭＨｚ、第３の試験レートクロックの周波数を２ＭＨｚとして説明する。
図２において説明したように、第１の試験レートクロック、第２の試験レートクロック、及び第３の試験レートクロックは、図３に示すように基準クロックと同期する。本例においては、複数の試験レートクロックは基準クロックのパルスのタイミング（Ｔ１、Ｔ２、Ｔ３）で同期しているが、他の例においては、基準クロックのパルスのタイミングから、所望のオフセット時間だけ遅れたタイミングで、複数の試験レートクロックは同期してよい。例えば、図２において説明した試験レート生成部３０は、所望のオフセット時間だけ試験レートを遅延させる遅延回路をそれぞれ有してよい。
複数の試験レート生成部３０は、パターンスタート信号がＨ論理を示し、且つ基準クロックがＨ論理を示すタイミング（Ｔ１）で、対応するドライバ部４０（図１参照）に試験レートクロックの供給を開始する。ドライバ部４０は、試験レートクロックのパルスに応じて、試験パターンを供給する。本例において、ドライバ部４０は、試験レートクロックのパルスを所望の時間遅延させた信号を整形し、試験パターンとして電子デバイス６０に供給する。
また、パターンスタート信号生成部２０は、試験パターンの１サイクルが開始するタイミングに基づいて、値がＨ論理に変化し、試験パターンが終了するタイミングに基づいて、値がＬ論理に変化するパターンスタート信号を生成する。基準クロック生成部１０は、複数の試験レートクロックの周期の最小公倍数と略同一の周期を有する基準クロックを生成するため、試験パターンのサイクルを連続して行う場合であっても、試験パターンの次サイクルを効率よく開始することができる。つまり、現サイクルが終了したタイミングの直後に複数の試験レートクロックが同期するタイミングで、次サイクルの試験パターンの供給を開始することができる。
図４は、ドライバ部４０の構成の一例を示す。図４に第１のドライバ部４０ａの構成を図示する。他のドライバ部４０は、第１のドライバ部４０ａと同一又は同様の機能及び構成を有する。複数のドライブ部４０は、セット側生成部９０ａ、リセット側生成部９０ｂ、セットリセットラッチ１１６、判定部５０、及びドライバ１１８を有する。
セット側生成部９０ａは、試験パターンの波形の立ち上がりエッジのタイミングを生成し、リセット側生成部９０ｂは、試験パターンの波形の立ち下がりのエッジのタイミングを生成する。セット側生成部９０ａとリセット側生成部９０ｂとは同一又は同様の機能及び構成を有する。
セットリセットラッチ１１６は、セット側生成部９０ａが生成するタイミングで値がＨ論理に変化し、リセット側生成部９０ｂが生成するタイミングで値がＬ論理に変化する試験パターンを生成する。ドライバ１１８は、セットリセットラッチ１１６が生成した試験パターンを電子デバイス６０に供給する。
セット側生成部９０ａは、粗遅延部１１０、パターンジェネレータ９４、論理積回路（９６、９８）、及び精遅延部９２を有する。粗遅延部１１０は、対応する試験レートクロックにおけるそれぞれのパルスを、対応する発振クロックの周期の所望の整数倍だけ遅延させたタイミング信号を生成する。パターンジェネレータ９４は、試験レートクロックに応じて、対応する試験パターンの立ち上がりのエッジを示すパルスを生成する。論理積回路９６及び論理積回路９８は、当該パルスをバースト状の信号に整形する。精遅延部９２は、試験パターンの立ち上がりのエッジを示すパルスを所望の時間遅延させて、セットリセットラッチ１１６に供給する。
粗遅延部１１０は、カウンタ１１２及びカウンタ制御部１１４を有する。カウンタ１１２は、試験レートクロックをトリガとし、発振クロックのパルス数をカウントし、所望のパルス数をカウントした場合に、所定のパルスを出力する。カウンタ制御部１１４は、カウンタ１１２がカウントするべきパルス数を制御する。カウンタ制御部１１４がカウンタ１１２がカウントするべきパルス数を制御することにより、試験レートクロックのパルスから、発振クロックの周期の所望の整数倍だけ遅延させてパルスを生成することができる。
精遅延部９２は、発振クロックの周期より小さい所望の時間、論理積回路９８が生成したパルスを遅延させる。精遅延部９２は、可変遅延回路と、当該可変遅延回路における遅延量を制御するためのテーブルを格納するリニアライズメモリとを有する。精遅延部９２は、発振クロックの周期より小さい所望の時間の遅延を生成するため、予め発振クロックの周波数を高く設定することにより、当該リニアライズメモリの容量を小さくすることができる。本例によれば、所望の位相を有する試験パターンを生成することができる。
判定部５０は、電子デバイス６０が試験パターンに応じて出力する出力信号に基づいて、電子デバイス６０の良否を判定する。判定部５０は、コンパレータ５６、比較器５２、及びフェイルメモリ５４を有する。
コンパレータ５６は、出力信号が予め定められた閾値より大きいか否かを示す信号を、ディジタル信号として比較器５２に供給する。比較器５２は、コンパレータ５６から受け取ったディジタル信号と、パターンジェネレータ９４から受け取る期待値信号とを比較し、電子デバイス６０の対応するコアの良否を判定する。フェイルメモリ５４は、比較器５２における判定結果を格納する。
図５は、複数のドライバ部４０が生成する複数の試験パターンの一例のタイミングチャートを示す。図５において横軸は時間軸を示す。また、図５において示す試験レートクロックは図３において示した試験レートクロックと同一の位相である。
それぞれのドライバ部４０は、対応する試験レートクロックのそれぞれのパルスから、所望の時間だけ遅延したパルスを有する試験パターンを生成する。例えば、図５に示すように、第１のドライバ部４０ａは、第１の試験レートクロックのパルスからそれぞれΔＴ１、ΔＴ２だけ遅延したパルスを有する試験パターンを生成する。複数の試験レートクロックは所定のタイミングで同期しているため、複数の試験パターンも所定のタイミングで同期している。
また、図５に示したＴ１、Ｔ２、・・・のような複数の試験レートクロックが同期しているタイミングで、試験サイクルを開始することにより、それぞれの試験サイクルにおける複数の試験パターンを同期して電子デバイス６０に供給することができる。例えば、それぞれのドライバ部４０において、Ｔ１に示すタイミングで１サイクル目の試験パターンを開始し、Ｔ２に示すタイミングで（試験レートクロックの周波数［Ｈｚ］／基準クロックの周波数［Ｈｚ］）＋１サイクル目の試験パターンを開始することにより、それぞれの試験サイクルにおける複数の試験パターンを同期させることができる。試験装置１００は、パターンスタート信号生成部２０（図１参照）が生成するパターンスタート信号によって、それぞれの試験サイクルを開始するタイミングを制御する。
また、Ｔ１のタイミングで試験パターンの供給を開始した場合の複数の試験パターンの位相関係と、Ｔ２のタイミングで試験パターンの供給を開始した場合の複数の試験パターンとの位相関係とは、図５に示すように略同一となる。このため、任意のタイミングで試験パターンの供給を開始した場合であっても、再現性のある試験を行うことができる。
図６は、基準クロック生成部１０の構成の一例を示す。基準クロック生成部１０は、可変発振部１２、第３の分周器１８、及び基準クロック制御部２２を有する。
可変発振部１２は、オクターブの周波数可変範囲を有する可変周波数クロックを生成する。例えば、可変発振部１２は、１０ＭＨｚ〜２０ＭＨｚの周波数可変範囲を有する可変周波数クロックを生成する。
第３の分周器１８は、可変周波数クロックを所望の分周比で分周し、所望の周波数を有する基準クロックを生成する。第３の分周器１８は、前述した複数の試験レートクロックの周期の最小公倍数の周期を有する基準クロックを生成する。
例えば、第３の分周器１８が、１、２、・・・、６の分周比で分周可能であり、可変発振部１２が１０ＭＨｚ〜２０ＭＨｚの周波数可変範囲を有する可変周波数クロックを生成する場合、基準クロック生成部１０は、１．６６ＭＨｚ〜２０ＭＨｚの間の任意の周波数を有する基準クロックを生成することができる。基準クロック制御部２２は、生成するべき基準クロックの周波数に基づいて、可変発振部１２における発振周波数及び第３の分周器１８における分周比を制御する。
また、可変発振部１２は、発振器１４、及びオクターブ可変器１６を有する。発振器１４は、所定の周波数のクロックを生成する。オクターブ可変器１６は、発振器１４が生成したクロックに基づいて、オクターブの周波数を有する可変周波数クロックを生成する。
図７は、基準クロック制御部２２における制御方法の一例について説明する。図７において左側縦軸は可変周波数クロックの周波数を示し、横軸は基準クロックの周波数を示し、右側縦軸は第３の分周器１８における分周比を示す。本例において、可変周波数クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第３の分周器１８には、１、２、３、・・・の分周比が設定可能である。
基準クロック制御部２２は、まず生成するべき基準クロックの周波数に基づいて、第３の分周器１８における分周比を設定する。例えば、８ＭＨｚの基準クロックを生成したい場合、図７に示すように、基準クロック制御部２２は、第３の分周器１８における分周比を２に設定する。基準クロック制御部２２は、下記の数式に基づいて、第３の分周器１８における分周比を設定してよい。
次に、基準クロック制御部２２は、設定した分周比と、基準クロックの周波数とに基づいて可変発振部１２が生成する可変周波数クロックの周波数を制御する。例えば、８ＭＨｚの基準クロックを生成したい場合、図７に示すように、基準クロック制御部２２は、可変発振部１２が生成する可変周波数クロックの周波数を１６ＭＨｚに制御する。基準クロック制御部２２は、下記の数式に基づいて、可変発振部１２が生成する可変周波数クロックの周波数を制御してよい。
図８は、分周制御部３６の制御方法の一例について説明する。図８において左側縦軸は発振クロックの周波数を示し、横軸は試験レートクロックの周波数を示し、右側縦軸は第１の分周器３８における分周比を示す。本例において、発振クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第１の分周器３８には、１、２、３、・・・の分周比が設定可能である。
分周制御部３６は、生成するべき試験レートクロックの周波数に基づいて、第１の分周器３８における分周比を設定する。例えば、３ＭＨｚの試験レートクロックを生成したい場合、図８に示すように、分周制御部３６は、第１の分周器３８における分周比を４に設定する。分周制御部３６は、下記の数式に基づいて、第１の分周器３８における分周比を設定してよい。
また、発振部７０は、分周制御部３６が設定した分周比と、試験レートクロックの周波数とに基づく周波数の発振クロックを生成する。例えば、３ＭＨｚの試験レートクロックを生成したい場合、図８に示すように、発振部７０は、１２ＭＨｚの周波数を有する発振クロックを生成する。発振部７０は、下記の数式に基づく周波数を有する発振クロックを生成してよい。
図９は、基準クロック制御部２２における制御方法の他の例について説明する。図９において左側縦軸は可変周波数クロックの周波数を示し、横軸は基準クロックの周波数を示し、右側縦軸は第３の分周器１８における分周比を示す。本例において、可変周波数クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第３の分周器１８には、１、２、４、・・・、８、・・・、２ｍの分周比が設定可能である。
本例においても、基準クロック制御部２２は、図７において説明した基準クロック制御部２２と同様の制御を行う。本例においては、基準クロック制御部２２は、下記の数式に基づいて、第３の分周器１８における分周比を設定する。
また、基準クロック制御部２２は、下記の数式に基づいて、可変発振部１２が
図１０は、分周制御部３６における制御方法の他の例について説明する。図１０において左側縦軸は発振クロックの周波数を示し、横軸は試験レートクロックの周波数を示し、右側縦軸は第１の分周器３８における分周比を示す。本例において、発振クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第１の分周器３８には、１、２、３、・・・の分周比が設定可能である。
本例においても、分周制御部３６は、図８において説明した分周制御部３６と同様の制御を行う。本例においては、分周制御部３６は、下記の数式に基づいて、第１の分周器３８における分周比Ｌａを設定する。
また、本例においても、発振部７０は、図８において説明した発振部７０と同様の制御を行う。本例においては、発振部７０は、下記の数式に基づく周波数を有する発振クロックを生成する。
図１１は、分周制御部３６における制御方法の更に他の例について説明する。図１１において左側縦軸は発振クロックの周波数を示し、横軸は試験レートクロックの周波数を示し、右側縦軸は第１の分周器３８における分周比を示す。本例において、発振クロックは１０ＭＨｚ〜２０ＭＨｚの可変周波数領域を有し、第１の分周器３８には、１、２、３、・・・の分周比が設定可能である。
本例においても、分周制御部３６は、図８において説明した分周制御部３６と同様の制御を行う。本例においては、分周制御部３６は、下記の数式に基づいて、第１の分周器３８における分周比を設定する。
また、本例においても、発振部７０は、図８において説明した発振部７０と同様の制御を行う。本例においては、発振部７０は、下記の数式に基づく周波数を有する発振クロックを生成する。
図８において説明した例においては、第１の分周器３８における分周比を低く設定し、発振クロックの周波数を低く設定するため、前述したように発振部７０におけるジッタを小さくすることができる。また図１１において説明した例においては、第１の分周器３８における分周比を高く設定し、発振クロックの周波数を高く設定するため、前述したように精遅延部９２における可変遅延誤差を小さくすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
上記説明から明らかなように、本発明によれば、動作周波数の異なる複数のコアを有する電子デバイスを精度よく試験することができる。
【図面の簡単な説明】
図１は、本発明に係る試験装置１００の構成の一例を示す図である。
図２は、複数の試験レート生成部３０の構成の一例を示す図である。
図３は、複数の試験レート生成部３０が生成する複数の試験レートクロックの一例のタイミングチャートを示す図である。
図４は、ドライバ部４０の構成の一例を示す図である。
図５は、複数のドライバ部４０が生成する複数の試験パターンの一例のタイミングチャートを示す図である。
図６は、基準クロック生成部１０の構成の一例を示す図である。
図７は、基準クロック制御部２２における制御方法の一例について説明する図である。
図８は、分周制御部３６の制御方法の一例について説明する図である。
図９は、基準クロック制御部２２における制御方法の他の例について説明する図である。
図１０は、分周制御部３６における制御方法の他の例について説明する図である。
図１１は、分周制御部３６における制御方法の更に他の例について説明する図である。
Claims (12)
- 電子デバイスを試験する試験装置であって、
第１の周波数を有する基準クロックを生成する基準クロック生成部と、
前記基準クロックに基づいて、前記第１の周波数の略整数倍の周波数を有する第１の試験レートクロックを生成する第１の試験レート生成部と、
前記基準クロックに基づいて、前記第１の周波数の略整数倍の周波数であって、前記第１の試験レートクロックの周波数と異なる周波数を有する第２の試験レートクロックを生成する第２の試験レート生成部と、
前記第１の試験レートクロックに応じて、第２の周波数を有し、前記電子デバイスを試験するための第１の試験パターンを前記電子デバイスに供給する第１のドライバ部と、
前記第２の試験レートクロックに応じて、第３の周波数を有し、前記電子デバイスを試験するための第２の試験パターンを前記電子デバイスに供給する第２のドライバ部と
を備えることを特徴とする試験装置。 - 前記第１のドライバ部及び前記第２のドライバ部は、前記電子デバイスに対する前記第１の試験パターン及び前記第２の試験パターンの供給を、所望のタイミングで位相同期して開始することを特徴とする請求項１に記載の試験装置。
- 前記第１のドライバ部及び前記第２のドライバ部のそれぞれは、対応する前記第１の試験パターン又は前記第２の試験パターンを、対応する前記第１の試験レートクロック又は前記第２試験レートクロックの周波数と略同一の周波数で、前記電子デバイスに供給することを特徴とする請求項２に記載の試験装置。
- 前記基準クロック生成部は、前記第１の試験レート生成部が生成するべき前記第１の試験レートクロックの周期と、前記第２の試験レート生成部が生成するべき前記第２の試験レートクロックの周期との最小公倍数と略等しい周期を有する前記基準クロックを生成することを特徴とする請求項３に記載の試験装置。
- 前記所望のタイミングを示すパターンスタート信号を生成するパターンスタート信号生成部を更に備え、
前記第１のドライバ部及び第２のドライバ部は、前記パターンスタート信号に基づいて、前記第１の試験パターン及び第２の試験パターンの供給を開始することを特徴とする請求項４に記載の試験装置。 - 前記第１の試験レート生成部及び前記第２の試験レート生成部のそれぞれは、
前記基準クロックを受け取り、前記基準クロックの周波数の略整数倍の周波数を有する発振クロックを生成する発振部と、
前記発振クロックを分周し、前記第１の試験レートクロック又は前記第２の試験レートクロックを生成する第１の分周器と、
前記第１の試験レートクロック又は前記第２の試験レートクロックを分周し、前記基準クロックの周波数と略同一の周波数を有する参照クロックを生成する第２の分周器と
を有し、
それぞれの前記発振部は、それぞれの前記参照クロックの位相と、前記基準クロックの位相とに基づいて、それぞれの前記発振クロックの位相を同期させることを特徴とする請求項５に記載の試験装置。 - 前記第１の試験レート生成部及び前記第２の試験レート生成部のそれぞれは、対応する前記第１の分周器における分周比を制御する分周制御部を更に有し、
それぞれの前記分周制御部は、対応する前記第１の試験レート生成部又は前記第２の試験レート生成部が生成するべき、前記第１の試験レートクロックの周波数又は前記第２の試験レートクロックの周波数と、対応する前記発振クロックの周波数とに基づいて、対応する前記第１の分周器における分周比を制御することを特徴とする請求項６に記載の試験装置。 - 前記第４の試験レート生成部又は前記第２の試験レート生成部が生成するべき、前記第１の試験レートの周波数又は前記第２の試験レートの周波数と、
前記発振クロックの周波数と、
前記分周制御部が制御するべき前記第１の分周器における分周比と
を対応付けて格納する格納部を更に備えることを特徴とする請求項７に記載の試験装置。 - 前記第１の試験レート生成部及び前記第２の試験レート生成部のそれぞれは、
前記基準クロックと、前記パターンスタート信号とに基づいて、対応する前記第１の試験レートクロック又は前記第２の試験レートクロックを、対応する前記第１のドライバ部又は前記第２のドライバ部に供給するか否かを切り替える切替部を更に有することを特徴とする請求項８に記載の試験装置。 - 前記切替部は、前記基準クロック及び前記パターンスタート信号が、それぞれ予め定められた値を示す場合に、対応する前記第１のドライバ部又は前記第２のドライバ部に、対応する前記第１の試験レートクロック又は前記第２の試験レートクロックを供給することを特徴とする請求項９に記載の試験装置。
- 前記第１のドライバ部及び前記第２のドライバ部のそれぞれは、
対応する前記第１の試験レートクロック又は前記第２の試験レートクロックにおけるそれぞれのパルスを、対応する前記発振クロックの周期の所望の整数倍だけ遅延させたタイミング信号を生成する粗遅延部と、
前記タイミング信号に応じて、対応する前記第１の試験パターン又は前記第２の試験パターンを生成するパターンジェネレータと、
対応する前記第１の試験パターン又は前記第２の試験パターンを、所望の時間遅延させて、前記電子デバイスに供給する精遅延部と
を有することを特徴とする請求項１０に記載の試験装置。 - 前記基準クロック生成部は、
オクターブの周波数可変範囲を有する可変周波数クロックを生成する可変発振部と、
前記可変周波数クロックを所望の分周比で分周し、所望の周波数を有する前記基準クロックを生成する第３の分周器と
を有することを特徴とする請求項１１に記載の試験装置。
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