JPS61142476A - パタ−ン発生器 - Google Patents
パタ−ン発生器Info
- Publication number
- JPS61142476A JPS61142476A JP59264456A JP26445684A JPS61142476A JP S61142476 A JPS61142476 A JP S61142476A JP 59264456 A JP59264456 A JP 59264456A JP 26445684 A JP26445684 A JP 26445684A JP S61142476 A JPS61142476 A JP S61142476A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- pattern
- generator
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ａジククエＣ用とメモリＩＣ用の試験パター
ンを実時間で混在発生させるパターン発生器に関するも
のである。
ンを実時間で混在発生させるパターン発生器に関するも
のである。
〔発明の背景］
近年、１チッグマイクＣＩコンビ轟−夕に代表されるよ
うな、メモリを搭載したロジックエＣが出現し、試験用
のパターン発生器としても、ロジックエＣ用とメモリＩ
Ｃ用の双方を発生可能なパターン発生器が必要となって
きた。このようなパターン発生器としては、特開昭５５
−５２９６７号公報に開示されて−るものが知られて−
る０これは第１図に示すごとくジ−タンスコントｃ１−
″）９、インストラクシ■ンメモリ３、エクサティザ５
から成るメモリＩＣ用試ａ／＜ターン発生器と、アドレ
ス発生器８とパターンメモリ１２から成るロジックエＣ
用試験パターン発生器の出力をマルチグレク″！２″１
５によシ切換出力するものである。即ちメモリＩＣ用の
パターン発生器では、シークンスコントロー−）９にょ
シ指定されたインストラクシ層ンメモリ６のアドレスか
らインストラクシｌンが読み出され、そのインストラク
シｌンに応じてエクサプイザ５から被試験ＩＣ素子のメ
モリ試験用のパターン（テスト、データ、メモリアドレ
ス、制御信号′４）が生成される。一方、ロジックＩＣ
用のパターン発生器ではロジック試験用のパターンメモ
リ１２からアドレス発出器８から入力されたアドレスツ
バターンが読み出されて出力される。そしでＮｉｌの７
−ダンスで２つのパターンを切換えるため、メモリエＣ
用試験パターン発生器の７−ダンスコントローラ９とロ
ジックＩＣ用試挾パターン発生器のアドレス発生器８と
の間で各々のパターンスタート信号及びパターン終了信
号の受は度しをする０この信号の受は渡しにより【２つ
のパターン発生の同期をとり、かつその切換え時間の短
縮ｔはかつている。しかしながら、このようなパターン
発生器におｉては、全体のハードウェア量が多くなって
しまうと共に、１つの混在試験パターンを発生させるに
も、シークレスコントローラ９にロードされるシーケン
スグログラムとアドレス発生器８にロードされるシーケ
ンスプログラムとの双方が必要であシ、マた双方のプロ
グラム中において、互のスタートエンド信号の参照が必
要となシ、グログ２４作成に手間がかかつてしまうとい
う懸念がある。
うな、メモリを搭載したロジックエＣが出現し、試験用
のパターン発生器としても、ロジックエＣ用とメモリＩ
Ｃ用の双方を発生可能なパターン発生器が必要となって
きた。このようなパターン発生器としては、特開昭５５
−５２９６７号公報に開示されて−るものが知られて−
る０これは第１図に示すごとくジ−タンスコントｃ１−
″）９、インストラクシ■ンメモリ３、エクサティザ５
から成るメモリＩＣ用試ａ／＜ターン発生器と、アドレ
ス発生器８とパターンメモリ１２から成るロジックエＣ
用試験パターン発生器の出力をマルチグレク″！２″１
５によシ切換出力するものである。即ちメモリＩＣ用の
パターン発生器では、シークンスコントロー−）９にょ
シ指定されたインストラクシ層ンメモリ６のアドレスか
らインストラクシｌンが読み出され、そのインストラク
シｌンに応じてエクサプイザ５から被試験ＩＣ素子のメ
モリ試験用のパターン（テスト、データ、メモリアドレ
ス、制御信号′４）が生成される。一方、ロジックＩＣ
用のパターン発生器ではロジック試験用のパターンメモ
リ１２からアドレス発出器８から入力されたアドレスツ
バターンが読み出されて出力される。そしでＮｉｌの７
−ダンスで２つのパターンを切換えるため、メモリエＣ
用試験パターン発生器の７−ダンスコントローラ９とロ
ジックＩＣ用試挾パターン発生器のアドレス発生器８と
の間で各々のパターンスタート信号及びパターン終了信
号の受は度しをする０この信号の受は渡しにより【２つ
のパターン発生の同期をとり、かつその切換え時間の短
縮ｔはかつている。しかしながら、このようなパターン
発生器におｉては、全体のハードウェア量が多くなって
しまうと共に、１つの混在試験パターンを発生させるに
も、シークレスコントローラ９にロードされるシーケン
スグログラムとアドレス発生器８にロードされるシーケ
ンスプログラムとの双方が必要であシ、マた双方のプロ
グラム中において、互のスタートエンド信号の参照が必
要となシ、グログ２４作成に手間がかかつてしまうとい
う懸念がある。
本発明の目的は、よりハードウェア量の少なく、シーケ
ンスグログラム作成も各易な混在試験パターン発生用の
パターン発生器を提供することにある。
ンスグログラム作成も各易な混在試験パターン発生用の
パターン発生器を提供することにある。
本発明は、ロジック試験パターン用のアドレスＲ生器と
メモリ試験パターン用のシークレスコントａ−２の類似
機能に着目し、これら２つの機能を１つのアドレス発生
器により実現するため、１ｇ２図に示すように、１つの
アドレス発生器丁４によシロシック試験用のパターンメ
モリ１８とメモリ試製用のインストラクシ冒ンメモリ１
９の双方のアクセスを行うと共に、アドレス発生器１４
の出力するアドレスがパターンメモリ１８に向けられた
ものなのかインクトラクシ１ツメモリ１９に向けられた
ものなのかを判別する相手判別手段１５と、その手段１
５の出力によってエクブプイザ等の動作の活性化ま庭は
禁止を行なう動作制御回路１６．４７と、出カバターン
の切換エラ行なうマルチプレクサ１３よシ構成したこと
を％舐とするものである。′ 〔発明の実施例〕 以下、実施例を第３図及び第４図を用いて詳細に説明す
る。第３図は本発明の一実施例を示すプａツク図で、１
つのアドレス発生器１４と、アドレスの向けられた相手
を判別する試験パターン切換えコードを取り込み、出力
するフードレジスタ１５（第２図の相手判別手段に相当
）とコードレジスタ１５によシ指定された試二倹パター
ン発生器ヘクロツタを通過させるクロック制御回路１６
．１７ （第２図の動作制御回路に相当）と、ロジック
用試験パターン発生器１８と、メモリ用試験パターン発
生器１９と、試験パターンを選択出力するマルチグレク
−！Ｆ’１３より構成される。
メモリ試験パターン用のシークレスコントａ−２の類似
機能に着目し、これら２つの機能を１つのアドレス発生
器により実現するため、１ｇ２図に示すように、１つの
アドレス発生器丁４によシロシック試験用のパターンメ
モリ１８とメモリ試製用のインストラクシ冒ンメモリ１
９の双方のアクセスを行うと共に、アドレス発生器１４
の出力するアドレスがパターンメモリ１８に向けられた
ものなのかインクトラクシ１ツメモリ１９に向けられた
ものなのかを判別する相手判別手段１５と、その手段１
５の出力によってエクブプイザ等の動作の活性化ま庭は
禁止を行なう動作制御回路１６．４７と、出カバターン
の切換エラ行なうマルチプレクサ１３よシ構成したこと
を％舐とするものである。′ 〔発明の実施例〕 以下、実施例を第３図及び第４図を用いて詳細に説明す
る。第３図は本発明の一実施例を示すプａツク図で、１
つのアドレス発生器１４と、アドレスの向けられた相手
を判別する試験パターン切換えコードを取り込み、出力
するフードレジスタ１５（第２図の相手判別手段に相当
）とコードレジスタ１５によシ指定された試二倹パター
ン発生器ヘクロツタを通過させるクロック制御回路１６
．１７ （第２図の動作制御回路に相当）と、ロジック
用試験パターン発生器１８と、メモリ用試験パターン発
生器１９と、試験パターンを選択出力するマルチグレク
−！Ｆ’１３より構成される。
クロックはアドレス発生器１４とコードレジスタ１５と
クロック制御回路１６．１７とに与えられており、この
クロックを基準として回路全体が動作する。クロック制
御回路１６はコード３が入力された時りａククを通過状
態とし、クロック制御回路１７はコード０が入力された
・ときクロックを通過状態とする。
クロック制御回路１６．１７とに与えられており、この
クロックを基準として回路全体が動作する。クロック制
御回路１６はコード３が入力された時りａククを通過状
態とし、クロック制御回路１７はコード０が入力された
・ときクロックを通過状態とする。
第４図は第５図の実施例の動作を具体的に示したタイム
チャート例であり、以下、第３図、第４図を用いて本実
施例の動作を説明する。第４図にお−て、１サイクル目
のクロックにより、コードレジスタ１５はアドレス発生
器１４よシ予め与えられていたコード３を取り込み、同
時にアドレス発生器１４はアドレスＡＢＣＤとコード０
を出力する。こめアドレスＡＢＣＤは、アドレスレジス
タ２１トインスト２クシ曹ンメモリ２３に与えられる。
チャート例であり、以下、第３図、第４図を用いて本実
施例の動作を説明する。第４図にお−て、１サイクル目
のクロックにより、コードレジスタ１５はアドレス発生
器１４よシ予め与えられていたコード３を取り込み、同
時にアドレス発生器１４はアドレスＡＢＣＤとコード０
を出力する。こめアドレスＡＢＣＤは、アドレスレジス
タ２１トインスト２クシ曹ンメモリ２３に与えられる。
ところがコードレジスタ１５は、取り込んだコード３を
相手判別のコードとして出力しているから第２番目のク
ロックが入力された時にクロック制御回路１６はこのコ
ード３を検出し、クロックを通過させる。従ってこのり
Ｈ７りｆ／Ｃよυアドレスレジスタ２１に与えられてい
たアドレスＡＢＣＤがアドレスレジスタ２ｉＫ取り込ま
れる。同時にクロック制御回路１６を通過したクロック
は切換フリップフロラ１２８のセット信号ともなるから
、２番目のクロック時点からこのフリッグ７０ツブ２８
出力もオンとなり、マルチプレクｖ１３はパターンメモ
リ２２出力を選択する。次にアドレスレジスタ２１は取
シ込んだアドレスＡＢＣＤをパターンメモリ２２ｔＣ与
えるのでパターンメモリ２２はこのアドレスに応じた試
験パターン１０１０をマルチプレクサ１６に与える。マ
ルチプレクサ１３は前述したようにこの人入力側を選択
しているので、被試験素子にこの試験パターン１０１０
が与えられる。又、２番目のクロックにより、コードレ
ジスタ１５は１サイクル目のりａツクで与えられていた
コード０を取り込んでおυ、この時アドレス発生器１４
はアドレス２２２２と＝−ド３を出力している。この内
アドレス２２２２はアドレスレジスタ２１とインスト２
クシｌンメモリ２５ＶＣ与えられる。この内インストッ
ク’７ｗンメモリ２３は、アドレス発生器１４の出力ア
ドレス２２２２に応じたオペコード０００とオペランド
０１０１を出力する。デコーダ２４はオペコード０００
がＬＤＲ（ｏ−ドレシスタ）であることをデコードし、
演算器２５にオペランドの取シ込み信号を出力し、レジ
スタ２６にデータロードエネーブル信号を出力する。演
算器２５はオペランド０１０１を取り込み、レジスタ２
６に出力する。このような動作が終了すると３番目のク
ロックが入力されるが、この時コードレジスタ１５には
コード０が入っているのでクロック制御回路１７がこの
りａツクを通過させ、これがレジスタ２６に印加されて
レジスタ２６はデータ０１０１を取シ込み出力する。又
、回路１７を通過したクロックは切り換えフリラグフロ
ック２８にリセット信号として印加されるのでこのフリ
ップフロラ１２８の出力Ｑは０となってマルチプレクサ
１３のＢ入力ｔｉｌｌを選択する。従ってレジスタ２６
にセットされた試験パターン０１０１がマルチプレクー
ｙ′１３を通って被試験素子へ与えられる。
相手判別のコードとして出力しているから第２番目のク
ロックが入力された時にクロック制御回路１６はこのコ
ード３を検出し、クロックを通過させる。従ってこのり
Ｈ７りｆ／Ｃよυアドレスレジスタ２１に与えられてい
たアドレスＡＢＣＤがアドレスレジスタ２ｉＫ取り込ま
れる。同時にクロック制御回路１６を通過したクロック
は切換フリップフロラ１２８のセット信号ともなるから
、２番目のクロック時点からこのフリッグ７０ツブ２８
出力もオンとなり、マルチプレクｖ１３はパターンメモ
リ２２出力を選択する。次にアドレスレジスタ２１は取
シ込んだアドレスＡＢＣＤをパターンメモリ２２ｔＣ与
えるのでパターンメモリ２２はこのアドレスに応じた試
験パターン１０１０をマルチプレクサ１６に与える。マ
ルチプレクサ１３は前述したようにこの人入力側を選択
しているので、被試験素子にこの試験パターン１０１０
が与えられる。又、２番目のクロックにより、コードレ
ジスタ１５は１サイクル目のりａツクで与えられていた
コード０を取り込んでおυ、この時アドレス発生器１４
はアドレス２２２２と＝−ド３を出力している。この内
アドレス２２２２はアドレスレジスタ２１とインスト２
クシｌンメモリ２５ＶＣ与えられる。この内インストッ
ク’７ｗンメモリ２３は、アドレス発生器１４の出力ア
ドレス２２２２に応じたオペコード０００とオペランド
０１０１を出力する。デコーダ２４はオペコード０００
がＬＤＲ（ｏ−ドレシスタ）であることをデコードし、
演算器２５にオペランドの取シ込み信号を出力し、レジ
スタ２６にデータロードエネーブル信号を出力する。演
算器２５はオペランド０１０１を取り込み、レジスタ２
６に出力する。このような動作が終了すると３番目のク
ロックが入力されるが、この時コードレジスタ１５には
コード０が入っているのでクロック制御回路１７がこの
りａツクを通過させ、これがレジスタ２６に印加されて
レジスタ２６はデータ０１０１を取シ込み出力する。又
、回路１７を通過したクロックは切り換えフリラグフロ
ック２８にリセット信号として印加されるのでこのフリ
ップフロラ１２８の出力Ｑは０となってマルチプレクサ
１３のＢ入力ｔｉｌｌを選択する。従ってレジスタ２６
にセットされた試験パターン０１０１がマルチプレクー
ｙ′１３を通って被試験素子へ与えられる。
以下同様な動作をくり返すことにより試論パターンが、
被試験菓子に与えられる。
被試験菓子に与えられる。
以上のように、本実施例によれば、１つのアドレス発生
器１４と簡単な回路であるとξろの相手判別手段として
のコードレジスタ１５、動作制御回路としてのクロック
制御回路１６．１７を設けることによシ２つのパルス発
生を行えるから、ハードウェア量が少く、またシークン
スプログラムを１つ作成すればよい。
器１４と簡単な回路であるとξろの相手判別手段として
のコードレジスタ１５、動作制御回路としてのクロック
制御回路１６．１７を設けることによシ２つのパルス発
生を行えるから、ハードウェア量が少く、またシークン
スプログラムを１つ作成すればよい。
〔発明の幼果〕
本発明によれば、ハードウェア量が少なくかつジ−タン
スプログラム作成゛の容易な混在試験パターン発生用の
パターン発生器が実現できるという効果がある。
スプログラム作成゛の容易な混在試験パターン発生用の
パターン発生器が実現できるという効果がある。
第１図は従来のパターン発生器のブロック図＃Ｉ２図は
本８ＢＡのパターン発生器の［要を示す図、第３図は本
発明の一実施例を示すブロック図、第４図は第３図の実
施例の動作タイムチャート例である。 １３・・・マルチプレクサ、 １４・・・アドレス発生器、 １５・・・コードレジスタ、 １６．１７・・・クロック制御回路、 １８・・・ロジックエＣ用試験パターン発生払１９・・
・メ七すＩＣ用試験用パターン発生器。 ２８・・・切り換えフリラグフロップ。
本８ＢＡのパターン発生器の［要を示す図、第３図は本
発明の一実施例を示すブロック図、第４図は第３図の実
施例の動作タイムチャート例である。 １３・・・マルチプレクサ、 １４・・・アドレス発生器、 １５・・・コードレジスタ、 １６．１７・・・クロック制御回路、 １８・・・ロジックエＣ用試験パターン発生払１９・・
・メ七すＩＣ用試験用パターン発生器。 ２８・・・切り換えフリラグフロップ。
Claims (1)
- 与えられたアドレスに応じて制御記憶装置より読み出さ
れた制御データに従つて演算装置がディジタルパターン
を演算出力する演算パターン発生手段と、与えられたア
ドレスに応じて予め格納記憶したディジタルパターンを
読み出し出力する記憶パターン発生手段と、与えられた
プログラムに従つて所望の順序で上記演算パターン発生
手段及び記憶パターン発生手段へのアドレスとそのアド
レスが上記いずれのパターン発生手段へのアドレスかを
示すコードとを対にして発生するシーケンサと、上記コ
ードを判別することによつて上記演算パターン発生手段
もしくは記憶パターン発生手段の一方の動作を開始せし
め他方の動作を禁止する動作制御手段とを備えたことを
特徴とするパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264456A JPS61142476A (ja) | 1984-12-17 | 1984-12-17 | パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264456A JPS61142476A (ja) | 1984-12-17 | 1984-12-17 | パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142476A true JPS61142476A (ja) | 1986-06-30 |
| JPH0518068B2 JPH0518068B2 (ja) | 1993-03-10 |
Family
ID=17403454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264456A Granted JPS61142476A (ja) | 1984-12-17 | 1984-12-17 | パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2003062843A1 (ja) * | 2002-01-18 | 2005-05-26 | 株式会社アドバンテスト | 試験装置 |
-
1984
- 1984-12-17 JP JP59264456A patent/JPS61142476A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2003062843A1 (ja) * | 2002-01-18 | 2005-05-26 | 株式会社アドバンテスト | 試験装置 |
| JP4567974B2 (ja) * | 2002-01-18 | 2010-10-27 | 株式会社アドバンテスト | 試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518068B2 (ja) | 1993-03-10 |
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