JPH03195978A - 内部クロック作成用回路を備えた半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 内部クロック作成用回路を備えた半導体装置に関し、 バーイン試験時間の短縮化を図ることを目的とし、 電圧制御型発振器と、当該電圧制御型発振器から得られ
る出力クロックを分周する分周回路と、当該分周回路の
出力である比較用クロックと外部から加えられる参照ク
ロックとの位相差を求める位相比較回路と、試験モード
と通常の動作モードとを切り換えるためのモード設定信
号により、前記出力クロックと外部から加えられる外部
クロックとの中の何れかを取り出す選択回路とを備え、
前記位相比較回路の出力電圧を前記電圧制御型発振器の
制御電圧として用い、また、試験モードのときには前記
電圧制御型発振器を動作状態にするとともに前記選択回
路が前記出力クロックを内部クロックとして取り出し、
通常の動作モードのときには、前記電圧制御型発振器を
不動作状態にするとともに前記選択回路が前記外部クロ
ックを内部クロックとして取り出す構成を有する。

〔産業上の利用分野〕

本発明は、内部クロック作成用回路を備えた半導体装置
、特に、半導体の初期不良を早期に見つけるために行な
う高温度、高電圧下での長時間連続動作試験（バーイン
試験）に用いられるものに関する。

〔従来の技術〕

一般に、半導体装置（ＬＳＩ）の信頼性を高めるために
種々の試験が行なわれており、その一つに初期不良（半
導体装置の製造段階で発生する物理的・電気的欠陥によ
る故障）を見つけるためのバーイン試験がある。

このバーイン試験は、第７図に示すように、バーインボ
ード７１に多数の試験対象素子（半導体装置）７２をセ
ットして高温度の状態におき、各半導体装置７２には高
電源電圧を供給するとともに外部端子からクロックを加
え、その動作状態を一度に調べるものである。

このときのクロック周波数は、実際に半導体装置を使用
するときの周波数（例えば、２０Ｍ　ｆｉｚ）と同一に
するのが望ましいが、前記のバーインボード７１に多数
の半導体装置７２をセットした状態は多数のコンデンサ
を並列接続した状態と等価であるため、前記周波数のク
ロックを多数の半導体装置７２へ供給することが難しく
、試験モード時の前記クロック周波数としては実際の使
用周波数の１７１０位のものを用いている。

〔発明が解決しようとする課題〕

以上のように、従来のバーイン試験装置では、試験モー
ド時のクロック周波数を実際の使用周波数より低く設定
している。そのため、試験時間を延ばすことにより、試
験モード時のクロック周波数を実際の使用周波数に設定
したときと等価なノイーイン試験を行なっている。しか
しながら、この試験方式では、試験時間が長くなり試験
コストが増大し、また、半導体装置内部の動作回路への
クロックを外部端子から供給しているため、当該クロッ
クが外部端子に与えられる時と内部クロックが前記動作
回路に与えられる時との時間差が生じるといった問題が
ある。

そこで、本発明では、実際の使用周波数の内部クロック
を得るための電圧制御型発振器、当該使用周波数より低
い周波数の参照クロックを用いて当該電圧制御型発振器
の出力（内部クロック）の周波数を調整するための回路
部（分周回路１位相比較回路）等を各半導体装置自体に
設け、試験モード時の内部クロックの周波数を実際の使
用周波数としてバーイン試験時間の短縮化を図り、また
、前記位相比較回路の出力の発生タイミングを調整し前
記の時間差を短くすることを目的とする。

〔課題を解決するための手段〕

第１図、第２図は本発明の原理説明図である。

第１図に＄いて、 １は、電圧制御型発振器であり、位相比較回路４の出力
電圧により発振周波数が変化する。

２は、１／２分周回路であり、電圧制御型発振器の出力
信号を分周しデユーティ５０％前後の出力クロックを作
成している。

３は、分周回路であり、当該出力クロックを分周し比較
用クロックを作成している。

４は、位相比較回路であり、当該比較用クロックと外部
からの参照クロックが供給される。

５は、選択回路であり、試験モードと動作モードとを切
り換えるためのモード設定信号により前記出力クロック
と、外部端子に与えられる外部クロックとの中の一方を
取り出している。

ここで、通常の動作モードのときは電圧制御型発振器１
が動作せず、外部クロックが選択回路５を介して半導体
装置に供給され、内部クロックとして用いられる。また
、試験モードのときは電圧制御型発振器１が動作し、こ
の出力から得られる出力クロックが内部クロックとして
用いられる。

すなわち、電圧制御型発振器１の出力信号は分周回路２
．３により分周され位相比較回路４に供給され、ここで
外部から供給される参照クロックと当該分周後の信号と
の位相差に対応する電圧を求め、この電圧を電圧制御型
発振器ｌに供給して当該電圧制御型発振器の出力信号の
周波数を制御するといったＰＬＬ動作の状態となり、分
周回路３への入力信号である出力クロックが選択回路５
を介して半導体装置に供給され、内部クロック信号とし
て用いられる。

第２図において、 １１は電圧制御型発振器、１２はｌ／２分周回路、　１
３は分周回路であり、これらは第１図の電圧制御型発振
器１．　１／２分周回路２９分周回路３のそれぞれと同
じ機能を持っている。

１４は、位相比較回路であり、選択回路１５の出力と外
部からの参照クロックとが供給される。

１５は、選択回路であり、試験モードと通常の動作モー
ドとを切り換えるためのモード設定信号により、電圧制
御型発振器１１から得られる出力クロックと分周回路１
３の出力である比較用クロックとの中の一方を取り出し
ている。

ここで、通常の動作モード、試験モードの何れのモード
においても電圧制御型発振器１１は動作し、かつ参照ク
ロックが位相比較回路１４に供給されている。そして、
通常の動作モードのときは出力クロックを、また、試験
モードのときは参照クロックをそれぞれ選択回路におい
て取り出し、この選択したクロックと参照クロックとの
位相差に対応する電圧を位相比較回路１４において求め
、この電圧を電圧制御型発振器１１に供給して当該電圧
制御型発振器の出力信号の周波数を制御している。また
、前記の何れのモードにおいても、１７２分周回路１２
の出力信号である出力クロックを内部クロックとして用
いている。

〔作用〕

以上のように、半導体装置の内部に電圧制御型発振器を
設け、外部から与える参照クロックによって当該電圧制
御型発振器の発振周波数を制御し、この電圧制御型発振
器から得られる出力クロックを前記動作回路の内部クロ
ックとして用いている。

そして、試験モード時には出力クロックを分周し、この
分周後の比較用クロックと外部から与えられる参照クロ
ックとの位相差に対応した電圧を求め、この電圧で前記
電圧制御型発振器の発振周波数を制御している。このた
め、半導体装置内部の動作回路で実際に用いる内部クロ
ックの周波数より前記の分周した分だけ低い周波数の参
照クロックを用いても、前記動作回路には通常の動作モ
ード時に用いる周波数の内部クロックを供給することが
できる。

また、電圧制御型発振器から得られる出力クロックを内
部クロックとして用いる場合において、外部端子に参照
クロックが与えられる時と半導体装置内部の動作回路に
内部クロックが与えられる時との時間差を短くしている
。すなわち、特定周波数の内部クロックが発生している
定常状態において、参照クロックよりも前記の時間差の
分だけ早めに内部クロックが発生するように、位相比較
回路の動作タイミングを調整している。

なお、前記の試験モードでは半導体装置内部の動作回路
の各構成要素、例えばゲート、論理回路の動作状態を調
べている。

〔実施例〕

以下、第３図〜第４図を参照して本発明の詳細な説明す
る。

第３図は電圧制御型発振器１，１１を例示したものであ
り、位相比較回路４．１４の出力電圧が制御電圧入力端
子３１に加えられ、この出力電圧に対応した周波数の発
振出力が出力端子３２に取り出される。そして、この発
振出力は分周回路２．１２に供給される。また、３３は
発振イネーブル端子であり、ここに加える制御信号によ
り電圧制御型発振器の発振動作の開始・停止を制御して
いる。

第４図１Ｊ＆分周回路２．１２を例示したものであり、
電圧制御型発振器１．１１の出力信号が入力端子４１に
加えられ、この出力信号ヲ１７２分周したデユープ４５
０％程度の出力クロックが出力端子４２に取り出され、
半導体装置内部の動作回路に内部クロックとして供給さ
れている。また、この出力クロックが供給される分周回
路３．１３は例示の分周回路を所定段数、例えば１７１
６分周の場合には４段接続することにより得られる。そ
して、試験モード時においては分周回路３．１３の出力
である比較用クロックが位相比較回路４．１４に供給さ
れ、また、通常の動作モード時にも前記出力クロックが
内部クロックとして用いられる方式（第２図参照）にお
いては当該出力クロックが位相比較回路４．１４に供給
されている。

第５図は位相比較回路４．１４を例示したものであり、
入力端子５１．５２の一方には分周回路３．１３の出力
である比較用クロック（第２図における通常の動作モー
ドの場合は出力クロック）が加えられ、また入力端子５
１．５２の他方には参照クロックが加えられる。そして
、これらの各クロックの立ち上がりのエツジを７リツプ
フロツプ回路５５．５６のそれぞれで検出し、その時間
差に相当するパルス信号を作成し、更に当該信号を電圧
に変換し、この電圧を出力端子５３から取り出し、電圧
制御型発振器１，１１に供給している。また、５４はイ
ネーブル端子であり、ここに加える制御信号により位相
比較回路４．１４の動作の開始・停止を制御している。

第６図は選択回路５．１５を例示したものであり、一方
の入力端子６１には出力クロック（第１図の方式）又は
比較用クロック（第２図の方式）が加えられ、また、他
方の入力端子６２には外部クロック（第１図の方式）又
は比較用クロック（第２図の方式）が加えられている。

そして、端子６６からのモード設定信号により、試験モ
ード時にはＡＮＤ回路６３が動作して一方の入力端子６
１に加えられた信号が出力端子６５に取り出され、また
通常の動作モード時にはＡＮＤ回路６４が動作して他方
の入力端子６１に加えられた信号が出力端子６５に取り
出される。

〔発明の効果〕

本発明は、以上のように、各半導体装置に内部クロック
作成用の電圧制御型発振器を設け、この発振器の発振周
波数を、参照クロックと当該発振器とから得られるクロ
ックとの位相差を求める位相比較回路の出力電圧により
制御する構成にしているため、次のような効果を持って
いる。

■試験モードにおいては、内部クロックとして用いる段
階の電圧制御型発振器の出力を分周、例えば１７１６分
周した比較用クロックと参照クロックとの位相差を求め
ているため、従来と同じような低い周波数、例えば２０
／１６ＭＨｚ、の参照クロックを用いても半導体装置内
部の動作回路には通常の動作周波数、例えば２０ＭＨｚ
　、の内部クロックが供給される。したがって、大量の
半導体装置に対する通常の動作周波数でのバーイン試験
が可能となり、試験時間の短縮を図ることができる。

■参照クロックの周波数を調整することにより、内部ク
ロックの加速試験、すなわち通常の動作周波数より高い
周波数での動作試験を行なうことができる。

■電圧制御型発振器の制御系を構成している位相比較回
路の動作タイミングを調整して参照クロックよりも所定
の時間だけ早めに内部クロックを発生させることにより
、外部端子に参照クロックが与えられる時と半導体装置
内部の動作回路に内部クロックが供給される時との時間
差をなくすことができる。

【図面の簡単な説明】

第１図及び第２図は本発明の原理説明図、第３図は本発
明で用いる電圧制御型発振器の説明図、本発明で用いる
選択回路の説明図、 イン試験を示す説明図である。 第１図及び第２図において、 １．１１・・・電圧制御型発振器 ２．１２・・・　１／２分周回路 ３．１３・・・分周回路 ４．１４・・・位相比較回路 ５．１５・・・選択回路 第７図はバー

Claims (2)

【特許請求の範囲】
1. （１）電圧制御型発振器と、 当該電圧制御型発振器から得られる出力クロックを分周
   する分周回路と、 当該分周回路の出力である比較用クロックと外部から加
   えられる参照クロックとの位相差を求める位相比較回路
   と、 試験モードと通常の動作モードとを切り換えるためのモ
   ード設定信号により、前記出力クロックと外部から加え
   られる外部クロックとの中のいずれかを取り出す選択回
   路とを備え、 前記位相比較回路の出力電圧を前記電圧制御型発振器の
   制御電圧として用い、また、試験モードのときには前記
   電圧制御型発振器を動作状態にするとともに前記選択回
   路が前記出力クロックを内部クロックとして取り出し、
   通常の動作モードのときには、前記電圧制御型発振器を
   不動作状態にするとともに前記選択回路が前記外部クロ
   ックを内部クロックとして取り出すようにしたことを特
   徴とする内部クロック作成用回路を備えた半導体装置。
2. （２）電圧制御型発振器と、 当該電圧制御型発振器から得られる内部クロックを分周
   する分周回路と、 試験モードと通常の動作モードとを切り換えるためのモ
   ード設定信号により、前記内部クロックと前記分周回路
   の出力である比較用クロックとの中のいずれかを取り出
   す選択回路と、 当該選択回路の出力と外部から加えられる参照クロック
   との位相差を求める位相比較回路とを備え、 前記位相比較回路の出力電圧を前記電圧制御型発振器の
   制御電圧として用い、また、試験モードのときには前記
   選択回路が前記内部クロックを前記位相比較回路の入力
   信号として取り出し、通常の動作モードのときには前記
   選択回路が前記比較用クロックを前記位相比較回路の入
   力信号として取り出すようにしたことを特徴とする内部
   クロック作成用回路を備えた半導体装置。