WO2003062843A1 - Testeur - Google Patents

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WO2003062843A1
WO2003062843A1 PCT/JP2003/000337 JP0300337W WO03062843A1 WO 2003062843 A1 WO2003062843 A1 WO 2003062843A1 JP 0300337 W JP0300337 W JP 0300337W WO 03062843 A1 WO03062843 A1 WO 03062843A1
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frequency
test
clock
test rate
pattern
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PCT/JP2003/000337
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Inventor
Hideyuki Oshima
Yasutaka Tsuruki
Original Assignee
Advantest Corporation
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31928—Formatter

Definitions

  • the present invention relates to a test apparatus for testing an electronic device.
  • the present invention relates to a test apparatus for testing an electronic device having a plurality of cores having different operating frequencies.
  • This application is related to the following Japanese patent application. For designated countries that are allowed to be incorporated by reference to the literature, the contents described in the following application thread are incorporated into this application by reference and are incorporated as a part of the description of this application.
  • a test apparatus for testing an electronic device such as a semiconductor device supplies a test pattern having a frequency corresponding to an operating frequency of the electronic device to the electronic device to perform a test of the electronic device. If the electronic device had multiple cores with different operating frequencies, the tester tested each core in turn. For example, when the electronic device has a central processing unit and a decoder having different operating frequencies, the test apparatus supplies a test pattern of a frequency corresponding to each operating frequency to the central processing unit and the decoder in order.
  • an object of the present invention is to provide a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention. Disclosure of the invention
  • a test apparatus for testing an electronic device comprising: a reference clock generation unit configured to generate a reference clock having a first frequency; A first test rate generation unit that generates a first test rate clock having a frequency that is substantially an integer multiple of the first frequency based on the clock; and a substantially integer number of the first frequency based on the reference clock.
  • a second test rate generator for generating a second test rate clock having a frequency twice that of the first test rate clock and having a frequency different from the frequency of the first test rate clock;
  • a first driver unit for supplying a first test pattern for testing an electronic device to the electronic device, the third driver unit having a third frequency in accordance with a second test rate clock;
  • the electronic And a second driver for supplying a second test pattern for testing the device to the electronic device.
  • first driver section and the second driver section start supplying the first test pattern and the second test pattern to the electronic device in phase synchronization with desired timing. Further, each of the first driver section and the second driver section transmits the corresponding first test pattern or the second test pattern to the corresponding first test rate clock or the second test rate clock.
  • the frequency may be supplied to the electronic device at substantially the same frequency.
  • the reference clock generator includes a first test rate clock cycle to be generated by the first test rate generator and a second test rate clock cycle to be generated by the second test rate generator. It is preferable to generate a reference clock having a cycle substantially equal to the least common multiple of.
  • the test apparatus further includes a pattern start signal generation unit that generates a pattern start signal indicating a desired timing, and includes a first driver unit and a second driver unit. The repeater unit may start supplying the first test pattern and the second test pattern based on the pattern start signal.
  • An oscillator configured to receive the reference clock and generate an oscillation clock having a frequency substantially equal to an integer multiple of the frequency of the reference clock;
  • a first frequency divider for dividing the clock to generate a first test rate clock or a second test rate clock; and a reference clock for dividing the first test rate clock or the second test rate clock.
  • a second frequency divider that generates a reference clock having substantially the same frequency as that of the reference clock. The phase of each oscillation clock may be synchronized.
  • Each of the first test rate generation unit and the second test rate generation unit further includes a frequency division control unit that controls the frequency division ratio in the corresponding first frequency divider, and each of the frequency division control units Is the frequency of the first test rate clock or the frequency of the second test rate clock, and the frequency of the corresponding oscillation clock, which should be generated by the corresponding first test rate generator or second test rate generator. Based on the above, the frequency division ratio of the corresponding first frequency divider may be controlled.
  • the test apparatus includes a first test rate frequency or a second test rate frequency to be generated by the first test rate generation unit or the second test rate generation unit, and an oscillation clock frequency. And a storage unit for storing the frequency division ratio in the first frequency divider to be controlled by the frequency division control unit in association with each other.
  • the test apparatus may be configured such that each of the first test rate generator and the second test rate generator has a corresponding first test rate clock or a second test rate clock based on the reference clock and the pattern start signal.
  • a switching unit that switches whether to supply the test rate clock to the corresponding first driver unit or the second driver unit may be further provided. The switching unit, when the reference clock and the pattern start signal each indicate a predetermined value, sends the corresponding first test rate clock or the second test rate clock to the corresponding first driver unit or second driver unit. May be supplied.
  • Each of the first driver section and the second driver section has a corresponding first test A coarse delay section for generating a timing signal in which each panorama of the test clock or the second test rate clock is delayed by a desired integral multiple of the period of the corresponding oscillation clock; and And supplying the corresponding first test pattern or second test pattern to the electronic device with a desired time delay by generating the corresponding first test pattern or second test pattern. It may have a fine delay unit.
  • the reference clock generation unit includes a variable oscillation unit that generates a variable frequency clock having an octave frequency variable range, a frequency divider that divides the variable frequency clock by a desired frequency division ratio, and generates a reference clock having a desired frequency. And a third frequency divider for generating.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to the present invention.
  • FIG. 2 is a diagram illustrating an example of a configuration of the plurality of test rate generation units 30.
  • FIG. 3 is a diagram showing a timing chart of an example of a plurality of test rate clocks generated by a plurality of test rate generation units 30.
  • FIG. 4 is a diagram showing an example of the configuration of the driver section 40.
  • FIG. 5 is a diagram showing a timing chart of an example of a plurality of test patterns generated by the plurality of driver sections 40.
  • FIG. 6 is a diagram showing an example of the configuration of the reference clock generator 10.
  • FIG. 7 is a diagram illustrating an example of a control method in the reference cook control unit 22.
  • FIG. 8 is a diagram illustrating an example of a control method of the frequency division control unit 36.
  • FIG. 9 is a diagram for explaining another example of the control method in the reference clock control unit 22.
  • FIG. 10 is a diagram for explaining another example of the control method in the frequency division control unit 36. Ah .
  • FIG. 11 is a diagram for explaining still another example of the control method in the frequency division control unit 36.
  • FIG. 1 shows an example of the configuration of a test apparatus 100 according to the present invention.
  • the test apparatus 100 tests the electronic device 60.
  • the electronic device 60 has a plurality of cores having different operating frequencies.
  • the test apparatus 100 includes a reference clock generator 10, a pattern start signal generator 20, a plurality of test rate generators 30, a plurality of drivers 40, and a plurality of determination units 50.
  • the reference clock generator 10 generates a reference clock having a first frequency. It is preferable that the reference clip generator 10 generates a reference clock having a cycle substantially equal to the least common multiple of the cycle of the plurality of test rate clocks to be generated by each test rate generator 30.
  • the first test rate generator 30a is configured to generate, based on the reference clock, a first test rate clock having a frequency that is substantially an integral multiple of the first frequency.
  • the second test rate generation unit 30b generates a second test rate having a frequency that is substantially an integral multiple of the first frequency and that is different from the frequency of the first test rate clock, based on the reference clock.
  • the third test rate generation unit 30c is configured to generate a frequency that is substantially an integral multiple of the first frequency, based on the reference clock, the frequency of the first test rate clock and the frequency of the second test rate clock. A third test rate clock having a frequency different from the frequency is generated.
  • the first test rate generator 30a, the second test rate generator 30b, and the third test rate generator 30c have different frequencies, respectively. 03 00337
  • test rate clock was generated, in another example, one or more test rate generators 30 have substantially the same frequency as the test rate clock generated by the other test rate generators 30.
  • a test rate clock may be generated.
  • Each test rate generation unit 30 generates a test rate clock having a frequency corresponding to the operating frequency of the core of the corresponding electronic device.
  • the first driver section 40a has a second frequency according to the first test rate clock, and performs a first test for testing the electronic device 60. Supply the pattern to the electronic device.
  • the second driver section 40b has a third frequency according to the second test rate clock, and transmits a second test pattern for testing the electronic device 60 to the electronic device 60.
  • the third driver section 40c has a fourth frequency in accordance with the third test rate clock, and transmits a third test pattern for testing the electronic device 60. Supply to device 60.
  • each of the first driver section 40a, the second driver section 40b, and the third driver section 40c has a corresponding first test pattern, second test pattern, or third driver pattern.
  • the test pattern is supplied to the electronic device 60 at a frequency substantially the same as the frequency of the corresponding first test rate clock, second test rate clock, or third test rate clock. That is, the plurality of driver units 40 may supply a test pattern having a frequency substantially equal to the frequency of the received test rate clock to the corresponding core of the electronic device. For example, the plurality of driver units 40 may supply a pulse included in the test pattern to a core of a corresponding electronic device in accordance with the received pulse of the test rate clock.
  • the plurality of determination units 50 determine acceptability of the corresponding core of the electronic device 60 based on an output signal output from the corresponding core of the electronic device 60 based on the corresponding test pattern.
  • the plurality of determination units 50 are based on an expected value signal that the core of the corresponding electronic device 60 should output based on the corresponding test pattern and an output signal output by the core of the corresponding electronic device 60. Then, the quality of the core may be determined.
  • each of the plurality of driver sections 40 is based on the corresponding test pattern.
  • the expected value signal to be output by the core of the corresponding electronic device 60 is generated and supplied to the corresponding determination unit 50.
  • a plurality of test rate clocks are generated from a single reference clock, and the test pattern is supplied to the electronic device 60 based on the test rate clock.
  • a plurality of cores of the electronic device 60 can be tested with a synchronized test pattern. Therefore, the test of the electronic device 60 can be accurately performed.
  • the plurality of driver sections 40 start supplying the plurality of test patterns to the electronic device 60 in a phase-synchronized manner at a desired timing.
  • the pattern start signal generation section 20 generates a pattern start signal indicating a desired timing.
  • the plurality of driver units 40 start supplying a plurality of test patterns based on the no-start signal. According to the test apparatus 100 of the present example, the supply of a plurality of test patterns is started in phase synchronization at a desired timing, so that a test with reproducibility can be performed.
  • FIG. 2 shows an example of the configuration of the plurality of test rate generators 30.
  • the plurality of test rate generators 30 each have the same function and configuration.
  • the configurations of the first test rate generator 30a and the second test rate generator 30b will be described.
  • the first test rate generator 30a and the second test rate generator 30b each include an oscillating unit 70, a first frequency divider 38, a second frequency divider 42, and a switching unit. 80, a frequency division control unit 36, and a storage unit 32.
  • the oscillating unit 70a receives the reference clock from the reference clock generating unit 10, and generates an oscillating clock having a frequency that is substantially an integral multiple of the frequency of the reference clock.
  • Each of the oscillating units 70 synchronizes the phase of each of the oscillating clock and the test rate clock based on the phase of each of the reference clocks described later and the phase of the reference clock.
  • each of the oscillating units 70 is a phase-locked loop (PLL).
  • the first frequency divider 38 divides the oscillation clock by a desired frequency division ratio to generate a test rate clock. That is, the first frequency divider 38 a of the first test rate generator 30 a The first test rate clock is generated, and the first frequency divider 38b of the second test rate generation unit 30b generates the second test rate clock.
  • Each of the second frequency dividers 42 divides the corresponding test rate clock to generate a reference clock having a frequency substantially equal to the frequency of the reference clock.
  • the second frequency divider 42a of the first test rate generation unit 30a divides the first test rate clock and generates a reference clock having substantially the same frequency as the frequency of the reference clock.
  • the second frequency divider 42b of the second test rate generator 30b divides the frequency of the second test rate clock and has a frequency substantially equal to the frequency of the reference clock. Generate a clock.
  • the oscillating unit 70 includes a phase detector 72, a loop finoletor 74, a DA 77, and a voltage control oscillator 76.
  • the voltage controlled oscillator 76 generates an oscillation clock having a desired frequency.
  • the phase detector 72 detects the phase of the reference clock and the phase of the reference clock. Based on the difference between the phase of the reference clock detected by the phase detector 72 and the phase of the reference clock, the loop filter 74 reduces the oscillation of the oscillation clock generated by the voltage-controlled oscillator 76 so as to reduce the difference. Control the frequency.
  • DA 7.7 gives an offset for correcting the skew of the test rate clock due to component variations or the like.
  • DA77a and DA77b delay the signal output from the phase detector 72 by a predetermined time, respectively, and reduce the skew between the first test rate clock and the second test rate clock. to correct.
  • the oscillation unit 70 synchronizes the phase of the reference clock with the phase of the oscillation clock and the phase of the test rate clock by synchronizing the phase of the reference clock with the phase of the reference clock. Since the reference clock and the reference clock have substantially the same frequency, the phase of the reference clock and the phase of the reference clock can be accurately synchronized. Therefore, the oscillating unit 70 can generate an oscillating clock and a test rate clock that are accurately synchronized with the reference clock. In addition, since each of the oscillating units 70 synchronizes the same reference clock with each of the test rate clocks, the test rate clocks generated by each of the oscillating units 70 can be synchronized.
  • the plurality of oscillating units 70 can generate a plurality of test rate clocks having different frequencies and having a phase synchronized at a predetermined timing. Further, in this example, the reference clock and each test rate clock are synchronized using the loop filter 74, but in other examples, the reference clock is synchronized with the reference clock using other methods. Synchronize the test rate clock.
  • the frequency division control unit 36 controls the frequency division ratio of the corresponding first frequency divider 38 and the frequency division ratio of the corresponding second frequency divider 42. Based on the frequency of the test rate clock to be generated by the corresponding test rate generator 30 and the frequency of the corresponding oscillation clock, each of the frequency divider controllers 36 has a corresponding first frequency divider. The frequency division ratio in the frequency divider 38 and the corresponding frequency division ratio in the second frequency divider 42 are controlled.
  • the frequency division control unit 36 controls the frequency division ratio in the first frequency divider 38, so that a test rate clock having a desired frequency can be generated from an oscillation clock having a desired frequency.
  • the frequency division control unit 36 controls the frequency division ratio in the second frequency divider 42 so that the reference clock having a frequency substantially equal to the frequency of the reference clock and the oscillation clock having the desired frequency are obtained. Can be generated.
  • the oscillation unit 70 may lower the frequency of the oscillation clock.
  • the oscillator 70 may increase the frequency of the oscillation clock.
  • the frequency division control unit 36 controls the frequency division ratio in the first frequency divider 38 and the second frequency divider 42 based on the frequency of the oscillation clock.
  • the test apparatus 100 further includes an instruction unit for receiving an instruction from a user to reduce the jitter in the oscillation unit 70 and to reduce the variable error in the fine delay unit 92.
  • the frequency division control unit 36 May control the first frequency divider 38 and / or the second frequency divider 42 based on the instruction.
  • the storage unit 32 stores the test rate frequency, the corresponding oscillation clock frequency, and the corresponding frequency division control unit 36 to be controlled by the corresponding test rate generation unit 30.
  • a table is stored in which the frequency division ratio in the frequency divider 38 and the frequency division ratio in the second frequency divider 42 are associated with each other.
  • the test equipment 100 may further include an instruction unit that receives information on the frequency of the test rate and the information on the frequency of the oscillation clock to be generated by the unit 30 from outside.
  • the frequency division control unit 36 refers to the table stored in the storage unit 32 based on the information received by the instruction unit, and performs frequency division in the first frequency divider 38 and the second frequency divider 42. Control the ratio. Further, the frequency of the oscillation clock may be predetermined.
  • Each switching section 80 supplies the test rate clock generated by the corresponding test rate generation section 30 to the corresponding driver section 40 (see FIG. 1) based on the reference clock and the pattern start signal. Switch whether or not to do.
  • the switching unit 80 supplies a corresponding test rate clock to the corresponding driver unit 40 when the reference clock and the pattern start signal each indicate a predetermined value.
  • the switching unit 80 has a flip-flop 82 and an AND circuit 84.
  • the flip-flop 82 is a D-FF that receives a reference clock and a pattern start signal and outputs a pattern start signal when the reference clock indicates a desired value.
  • the AND circuit 84 supplies a corresponding test rate clock to the corresponding driver section 40 when the output of the flip-flop 82 indicates H logic.
  • Each switching section 80 switches whether or not to supply the corresponding test rate clock to the corresponding driver section 40 based on the pattern start signal and the reference clock, so that each driver section 40 is electronically operated.
  • the timing to start supplying the test pattern to the device 60 can be synchronized.
  • the configuration of the first test rate generator 30a and the configuration of the second test rate generator 30b have been described, but the other test rate generators 30 have similar functions. It has the following configurations. That is, according to the test apparatus 100 in the present example, it is possible to generate a plurality of test rate clocks whose phases are synchronized and whose frequencies are different. Therefore, a plurality of test patterns having different frequencies can be supplied to the electronic device 60 in phase synchronization.
  • FIG. 3 shows a timing chart of an example of a plurality of test rate clocks generated by the plurality of test rate generation units 30.
  • the horizontal axis represents the time axis.
  • the reference clock generator 10 (see Fig. 1) has multiple test rate generators 30 to generate. 3 00337
  • a reference clock having a period substantially equal to the least common multiple of the period of the test rate clock of the reference clock is generated.
  • the period equal to the least common multiple means the minimum period divisible by the period of each test rate, and the periods of the reference clock and the test rate clock may be represented by decimal numbers.
  • the frequency of the reference clock is 1 ⁇
  • the frequency of the first test rate clock is 4 MHz
  • the frequency of the second test rate clock is 3 MHz
  • the frequency of the third test rate clock is 2 MHz. It will be described as z.
  • the first test rate clock, the second test rate clock, and the third test rate clock are synchronized with the reference clock as shown in FIG.
  • a plurality of test rate clock timing (T Medical T 2, T 3) of pulses of the reference clock has been synchronized, in other examples, the reference clock from the timing of the pulses, the desired Multiple test rate clocks may be synchronized at a timing delayed by the offset time.
  • each of the test rate generation units 30 described in FIG. 2 may include a delay circuit that delays the test rate by a desired offset time.
  • the plurality of test rate generation sections 30 provide test rates to the corresponding driver sections 40 (see FIG. 1). Start supplying the clock.
  • the driver section 40 supplies a test pattern according to the pulse of the test rate clock.
  • the driver section 40 shapes a signal obtained by delaying the pulse of the test rate clock by a desired time, and supplies the signal to the electronic device 60 as a test pattern.
  • the pattern start signal generator 20 changes the value to ⁇ logic based on the timing at which one cycle of the test pattern starts, and changes the value to L logic based on the timing when the test pattern ends.
  • the reference clock generator 10 generates a reference clock having a cycle substantially equal to the least common multiple of the cycles of the plurality of test rate clocks.
  • the next cycle of the test pattern can be started efficiently. That is, multiple test rate clocks are synchronized immediately after the end of the current cycle. At the same timing, the supply of the test pattern in the next cycle can be started.
  • FIG. 4 shows an example of the configuration of the driver section 40.
  • FIG. 4 illustrates the configuration of the first driver section 40a.
  • the other driver section 40 has the same or similar function and configuration as the first driver section 40a.
  • the plurality of drive units 40 include a set-side generation unit 90a, a reset-side generation unit 90b, a set / reset latch 116, a determination unit 50, and a driver 118.
  • the set-side generation unit 90a generates the timing of the rising edge of the test pattern waveform
  • the reset-side generation unit 90b generates the timing of the falling edge of the test pattern waveform.
  • the set-side generator 90a and the reset-side generator 90b have the same or similar functions and configurations.
  • the set-reset latch 1 16 has a test pattern in which the value changes to ⁇ logic at the timing generated by the set-side generator 90 a and the value changes to L logic at the timing generated by the reset-side generator 90 b. Generate.
  • the driver 118 supplies the test pattern generated by the set / reset latch 116 to the electronic device 60.
  • the set-side generating section 90a includes a coarse delay section 110, a pattern generator 94, an AND circuit (96, 98), and a fine delay section 92.
  • the coarse delay unit 110 generates a timing signal in which each pulse in the corresponding test rate clock is delayed by a desired integral multiple of the cycle of the corresponding oscillation clock.
  • the pattern generator 94 generates a pulse indicating the rising edge of the corresponding test pattern according to the test rate clock.
  • the AND circuit 96 and the AND circuit 98 shape the pulse into a burst signal.
  • the fine delay section 92 delays the pulse indicating the rising edge of the test pattern for a desired time and supplies the pulse to the set / reset latch 116.
  • the coarse delay unit 110 has a counter 112 and a counter control unit 114.
  • the counter 1 12 uses the test rate clock as a trigger, counts the number of pulses of the oscillation clock, and outputs a predetermined pulse when the desired number of pulses is counted.
  • the counter control unit 114 controls the number of pulses that the counter 112 should count.
  • the counter controller 114 controls the number of pulses that the counter 112 should count. 03 00337
  • a pulse can be generated from the pulse of the test rate clock with a delay of a desired integral multiple of the cycle of the oscillation clock.
  • the fine delay section 92 delays the pulse generated by the AND circuit 98 for a desired period of time smaller than the period of the oscillation clock.
  • the fine delay unit 92 has a variable delay circuit and a re-realization memory for storing a table for controlling the amount of delay in the variable delay circuit.
  • the fine delay unit 92 can reduce the capacity of the linearized memory by setting the frequency of the oscillation clock high in advance to generate a delay of a desired time smaller than the cycle of the oscillation clock. According to this example, a test pattern having a desired phase can be generated.
  • the determination unit 50 determines pass / fail of the electronic device 60 based on an output signal output by the electronic device 60 according to the test pattern.
  • the determination unit 50 has a comparator 56, a comparator 52, and a fail memory 54.
  • the comparator 56 supplies a signal indicating whether the output signal is larger than a predetermined threshold value to the comparator 52 as a digital signal.
  • the comparator 52 compares the digital signal received from the comparator 56 with the expected value signal received from the pattern generator 94, and determines pass / fail of the corresponding core of the electronic device 60.
  • the failure memory 54 stores the judgment result in the comparator 52.
  • FIG. 5 shows a timing chart of an example of a plurality of test patterns generated by the plurality of driver sections 40.
  • the horizontal axis represents the time axis.
  • the test rate clock shown in FIG. 5 has the same phase as the test rate clock shown in FIG.
  • Each driver section 40 generates a test pattern having a pulse delayed by a desired time from each pulse of the corresponding test rate clock.
  • the first driver portion 4 0 a generates a test pattern having a pulse delayed by delta T physicians delta T 2 from each pulse of the first test rate clock. Since the plurality of test rate clocks are synchronized at a predetermined timing, the plurality of test patterns are also synchronized at a predetermined timing.
  • T as shown in FIG. 5, ⁇ 2, ⁇ .
  • Plurality of test rate clock synchronization such as' By starting a test cycle at the same timing, a plurality of test patterns in each test cycle can be supplied to the electronic device 60 in synchronization.
  • the timing shown in T 2 (test rate clock frequency [Hz] Zeta reference clock frequency [Hz] ) +
  • the test apparatus 100 controls the timing to start each test cycle by the pattern start signal generated by the pattern start signal generation unit 20 (see FIG. 1).
  • FIG. 6 shows an example of the configuration of the reference clock generator 10.
  • the reference clock generator 10 includes a variable oscillator 12, a third frequency divider 18, and a reference clock controller 22.
  • the variable oscillator 12 generates a variable frequency clock having an octave frequency variable range.
  • the variable oscillator 12 generates a variable frequency clock having a frequency variable range of 1 1 to 2 ⁇ .
  • the third frequency divider 18 divides the variable frequency clock at a desired frequency division ratio to generate a reference clock having a desired frequency.
  • the third frequency divider 18 generates a reference clock having a cycle of the least common multiple of the cycles of the plurality of test rate clocks.
  • the third frequency divider 18 can divide the frequency by a frequency division ratio of 1, 2,.
  • the reference clock generator 10 can generate a reference clock having an arbitrary frequency between 1.66 ° and 20 °.
  • the reference clock control unit 22 controls the variable oscillation unit 12 based on the frequency of the reference clock to be generated. And the frequency division ratio in the third frequency divider 18 are controlled.
  • variable oscillating unit 12 includes an oscillator 14 and an octave variable unit 16.
  • the oscillator 14 generates a clock having a predetermined frequency.
  • the octave variable unit 16 generates a variable frequency clock having an octave frequency based on the clock generated by the oscillator 14.
  • FIG. 7 illustrates an example of a control method in the reference cook control unit 22.
  • the left vertical axis indicates the frequency of the variable frequency clock
  • the horizontal axis indicates the frequency of the reference clock
  • the right vertical axis indicates the frequency division ratio in the third frequency divider 18.
  • the variable frequency clock has a variable frequency range of 10 MHz to 20 MHz
  • the third frequency divider 18 has a frequency division ratio of 1, 2, 3,. Can be set.
  • the reference clock control unit 22 sets the frequency division ratio in the third frequency divider 18 based on the number of divisions of the reference clock to be generated. For example, when it is desired to generate a reference clock of 8 MHz, the reference clock control unit 22 sets the frequency division ratio in the third frequency divider 18 to 2, as shown in FIG.
  • the reference cook control unit 22 may set the frequency division ratio in the third frequency divider 18 based on the following equation.
  • M is the frequency division ratio in the third frequency divider 18
  • f 0 min is the lower limit value of the variable frequency clock (10 MHz in this example)
  • f ref is the frequency of the reference clock to be generated.
  • the reference clock control unit 22 controls the frequency of the variable frequency clock generated by the variable oscillation unit 12 based on the set frequency division ratio and the frequency of the reference clock. For example, to generate an 8 MHz reference clock, as shown in FIG. 7, the reference clock controller 22 controls the frequency of the variable frequency clock generated by the variable oscillator 12 to 16 MHz. I do.
  • f o indicates the frequency of the variable frequency clock.
  • FIG. 8 illustrates an example of a control method of the frequency division control unit 36.
  • the left vertical axis indicates the frequency of the oscillation clock
  • the horizontal axis indicates the frequency of the test rate clock
  • the right vertical axis indicates the frequency division ratio in the first frequency divider 38.
  • the oscillation clock has a variable frequency range of 10 MHz to 20 MHz
  • the first divider 38 has a division ratio of 1, 2, 3,. It is possible.
  • the frequency division control unit 36 sets the frequency division ratio in the first frequency divider 38 based on the frequency of the test rate clock to be generated. For example, when a 3 MHz test rate clock is to be generated, as shown in FIG. 8, the frequency division control unit 36 sets the frequency division ratio in the first frequency divider 38 to 4.
  • the frequency division control section 36 may set the frequency division ratio in the first frequency divider 38 based on the following equation.
  • La is the frequency division ratio of the first frequency divider 38
  • fl min is the lower limit value of the oscillation clock (10 MHz in this example)
  • f rate is the frequency of the test rate clock to be generated. Indicates a number.
  • the oscillating unit 70 generates an oscillating clock having a frequency based on the frequency division ratio set by the frequency dividing control unit 36 and the frequency of the test rate clock. For example, if you want to generate a test, single-preparative clock 3 MH z, as shown in FIG. 8, the oscillating unit 7 0 generates an oscillation clock having a frequency of 1 2 MH Z.
  • f1 indicates the frequency of the oscillation clock.
  • FIG. 9 illustrates another example of the control method in the reference cook control unit 22.
  • the left vertical axis indicates the frequency of the variable frequency clock
  • the horizontal axis indicates the frequency of the reference clock
  • the right vertical axis indicates the frequency division ratio in the third frequency divider 18.
  • the variable frequency clock has a variable frequency range of 10 MHz to 20 MHz
  • the third frequency divider 18 has 1, 2, 4,,, 8,,.
  • a division ratio of 2 m is configurable.
  • the reference clock control unit 22 performs the same control as the reference clock control unit 22 described in FIG.
  • the reference cook control unit 22 sets the frequency division ratio in the third frequency divider 18 based on the following equation.
  • M is the frequency division ratio in the third frequency divider 18
  • f 0 min is the lower limit of the variable frequency clock (1 OMHz in this example)
  • f rei is the frequency of the reference clock to be generated.
  • FIG. 10 illustrates another example of the control method in the frequency division control unit 36.
  • the left vertical axis indicates the frequency of the oscillation clock
  • the horizontal axis indicates the frequency of the test rate clock
  • the right vertical axis indicates the frequency division ratio in the first frequency divider 38.
  • the oscillation clock has a variable frequency range of 10 MHz to 20 MHz
  • the first frequency divider 38 can set the frequency division ratio of 1, 2, 3,. is there.
  • the frequency division control unit 36 performs the same control as the frequency division control unit 36 described in FIG. In this example, the frequency division control unit 36 calculates Set the division ratio L a in the divider 38 of 1 (
  • L is represented by the following equation.
  • fl rai n (10 MHz in this example)
  • f ra te lower limit of the oscillation clock indicates the frequency of the test rate clocks to generate.
  • the oscillation unit 70 performs the same control as the oscillation unit 70 described in FIG.
  • the oscillation unit 70 generates an oscillation clock having a frequency based on the following equation.
  • fl indicates the frequency of the oscillation clock. According to this example, simplification of the circuit can be realized.
  • FIG. 11 illustrates still another example of the control method in the frequency division control unit 36.
  • the left vertical axis indicates the frequency of the oscillation clock
  • the horizontal axis indicates the frequency of the test rate clock
  • the right vertical axis indicates the frequency division ratio in the first frequency divider 38.
  • the oscillation clock has a variable frequency range of 10 MHz to 20 MHz
  • the first frequency divider 38 can set a frequency division ratio of 1, 2, 3,. is there.
  • the frequency division control unit 36 performs the same control as the frequency division control unit 36 described in FIG.
  • the frequency division control unit 36 sets the frequency division ratio in the first frequency divider 38 based on the following equation. max
  • La is the frequency division ratio of the first frequency divider 38
  • fl max is the upper limit value of the oscillation clock (20 MHz in this example)
  • f rate is the frequency of the test rate clock to be generated. Is shown.
  • the oscillating unit 70 performs the same control as the oscillating unit 70 described with reference to FIG.
  • F1 indicates the frequency of the oscillation clock.
  • the frequency division ratio of the first frequency divider 38 is set low and the frequency of the oscillation clock is set low, so that the jitter in the oscillation unit 70 is reduced as described above. Can be smaller. Also, in the example described with reference to FIG. 11, in order to set the frequency division ratio in the first frequency divider 38 high and set the frequency of the oscillation clock high, the variable delay The error can be reduced.
  • a plurality of cores having different operating frequencies are provided.
  • the electronic device having the key can be tested with high accuracy.

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Description

明
技術分野
本発明は、 電子デバイスを試験する試験装置に関する。 に、 本発明は、 動作 周波数の異なる複数のコアを有する電子デバイスを試験する試験装置に関する。 また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認 められる指定国については、下記の出願糸に記載された内容を参照により本出願に 組み込み、 本出願の記載の一部とする。
書
特願 2 0 0 2— 1 0 8 7 7 出願日 2 0 0 2年 1月 1 8日
背景技術
従来、 半導体デバイス等の電子デバイスを試験する試験装置は、 電子デバイスの 動作周波数に応じた周波数の試験パターンを電子デバィスに供給し、 電子デバィス の試験を行っている。 電子デバイスが、 動作周波数の異なる複数のコアを有する場 合、 試験装置はそれぞれのコアを順に試験していた。 例えば、 電子デバイスが動作 周波数の異なる中央演算装置とデコーダを有する場合、 試験装置は、 それぞれの動 作周波数に応じた周波数の試験パターンを、 中央演算装置とデコーダに順に供給し ていた。
しかしながら、 電子デバイスの試験を詳細に行うためには、 複数のコアを同時に 動作させて試験を行う必要がある。 従来は、 複数のコアのそれぞれの動作周波数に 応じた複数のクロックを生成し、 生成した複数のクロックに基づいて、 それぞれの コァに応じた試験パターンを電子デパイスのそれぞれのコァに供給していた。 しか し、 従来の試験装置においては、 複数のクロックが同期していないため、 再現性の ある試験を行うことが困難であった。 例えば、 試験を開始する毎の、 複数の試験パ ターンの位相関係に再現性が無く、 再現性の有る試験を行うことが困難であった。 そこで本発明は、上記の課題を解決することのできる試験装置を提供すること を目的とする。 この目的は、請求の範囲における独立項に記載の特徴の組み合わ せにより達成される。 また従属項は本発明の更なる有利な具体例を規定する。 発明の開示
上記課題を解決するために、 本発明の第 1の形態においては、 電子デバイスを試 験する試験装置であって、 第 1の周波数を有する基準クロックを生成する基準ク口 ツク生成部と、 基準クロックに基づいて、 第 1の周波数の略整数倍の周波数を有す る第 1の試験レートクロックを生成する第 1の試験レート生成部と、 基準クロック に基づいて、 第 1の周波数の略整数倍の周波数であって、 第 1の試験レートクロッ クの周波数と異なる周波数を有する第 2の試験レートクロックを生成する第 2の試 験レート生成部と、 第 1の試験レートクロックに応じて、 第 2の周波数を有し、 電 子デバイスを試験するための第 1の試験パターンを電子デバィスに供給する第 1の ドライバ部と、 第 2の試験レートクロックに応じて、 第 3の周波数を有し、 電子デ バイスを試験するための第 2の試験パターンを電子デパイスに供給する第 2のドラ ィバ部とを備えることを特徴とする試験装置を提供する。
第 1のドライバ部及ぴ第 2のドライバ部は、 電子デバイスに対する第 1の試験パ ターン及び第 2の試験パターンの供給を、 所望のタイミングで位相同期して開始す ることが好ましい。 また、 第 1のドライバ部及び第 2のドライバ部のそれぞれは、 対応する第 1の試験パターン又は第 2の試験パターンを、 対応する第 1の試験レー トク口ック又は第 2試験レートクロックの周波数と略同一の周波数で、 電子デパイ スに供給してよい。
基準ク口ック生成部は、 第 1の試験レート生成部が生成するべき第 1の試験レー トクロックの周期と、 第 2の試験レート生成部が生成するべき第 2の試験レートク ロックの周期との最小公倍数と略等しい周期を有する基準クロックを生成すること が好ましい。 また、 試験装置は、 所望のタイミングを示すパターンスタート信号を 生成するパターンスタート信号生成部を更に備え、 第 1のドライバ部及ぴ第 2のド ライパ部は、 パターンスタート信号に基づいて、 第 1の試験パターン及び第 2の試 験パターンの供給を開始してよい。
第 1の試験レート生成部及ぴ第 2の試験レート生成部のそれぞれは、 基準ク口ッ クを受け取り、 基準クロックの周波数の略整数倍の周波数を有する発振クロックを 生成する発振部と、 発振クロックを分周し、 第 1の試験レートクロック又は第 2の 試験レートクロックを生成する第 1の分周器と、 第 1の試験レートクロック又は第 2の試験レートクロックを分周し、 基準クロックの周波数と略同一の周波数を有す る参照クロックを生成する第 2の分周器とを有し、 それぞれの発振部は、 それぞれ の参照クロックの位相と、 基準クロックの位相とに基づいて、 それぞれの発振クロ ックの位相を同期させてよい。
第 1の試験レート生成部及び第 2の試験レート生成部のそれぞれは、 対応する第 ' 1の分周器における分周比を制御する分周制御部を更に有し、 それぞれの分周制御 部は、 対応する第 1の試験レート生成部又は第 2の試験レート生成部が生成するべ き、第 1の試験レートクロックの周波数又は第 2の試験レートクロックの周波数と、 対応する発振クロックの周波数とに基づいて、 対応する第 1の分周器における分周 比を制御してよい。 また、 試験装置は、 第 1の試験レート生成部又は第 2の試験レ 一ト生成部が生成するべき、 第 1の試験レートの周波数又は第 2の試験レートの周 波数と、 発振クロックの周波数と、 分周制御部が制御するべき第 1の分周器におけ る分周比とを対応付けて格納する格納部を更に備えてよい。
試験装置は、第 1の試験レート生成部及び第 2の試験レート生成部のそれぞれは、 基準クロックと、 パターンスタート信号とに基づいて、 対応する第 1の試験レート ク口ック又は第 2の試験レートクロックを、 対応する第 1のドライバ部又は第 2の ドライバ部に供給するか否かを切り替える切替部を更に有してよい。 切替部は、 基 準クロック及びパターンスタート信号が、それぞれ予め定められた値を示す場合に、 対応する第 1のドライバ部又は第 2のドライバ部に、 対応する第 1の試験レートク ロック又は第 2の試験レートクロックを供給してよい。
第 1のドライバ部及び第 2のドライバ部のそれぞれは、 対応する第 1の試験レー トク口ック又は第 2の試験レートクロックにおけるそれぞれのパノレスを、 対応する 発振ク口ックの周期の所望の整数倍だけ遅延させたタイミング信号を生成する粗遅 延部と、 タイミング信号に応じて、 対応する第 1の試験パターン又は第 2の試験パ ターンを生成するパターンジェネレータと、 対応する第 1の試験パターン又は第 2 の試験パターンを、 所望の時間遅延させて、 電子デバイスに供給する精遅延部とを 有してよい。
基準クロック生成部は、オクターブの周波数可変範囲を有する可変周波数ク口 ックを生成する可変発振部と、可変周波数クロックを所望の分周比で分周し、所 望の周波数を有する基準クロックを生成する第 3の分周器とを有してよい。 尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、 これらの特徴群のサブコンビネーションも又、 発明となりうる。 図面の簡単な説明
図 1は、 本発明に係る試験装置 1 0 0の構成の一例を示す図である。
図 2は、 複数の試験レート生成部 3 0の構成の一例を示す図である。
図 3は、複数の試験レート生成部 3 0が生成する複数の試験レートクロック の一例のタイミングチャートを示す図である。
図 4は、 ドライバ部 4 0の構成の一例を示す図である。
図 5は、複数のドライバ部 4 0が生成する複数の試験パターンの一例のタイ ミングチャートを示す図である。
図 6は、 基準クロック生成部 1 0の構成の一例を示す図である。
図 7は、基準ク口ック制御部 2 2における制御方法の一例について説明する 図である。
図 8は、 分周制御部 3 6の制御方法の一例について説明する図である。 図 9は、基準クロック制御部 2 2における制御方法の他の例について説明す る図である。
図 1 0は、分周制御部 3 6における制御方法の他の例について説明する図で あ 。
図 1 1は、分周制御部 3 6における制御方法の更に他の例について説明する 図である。 発明を実施するための最良の形態
以下、 発明の実施の形態を通じて本発明を説明するが、 以下の実施形態は特許請 求の範囲にかかる発明を限定するものではなく、 又実施形態の中で説明されている 特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図 1は、 本発明に係る試験装置 1 0 0の構成の一例を示す。 試験装置 1 0 0は、 電子デパイス 6 0を試験する。 電子デバィス 6 0は、 動作周波数の異なる複数のコ ァを有する。 試験装置 1 0 0は、 基準クロック生成部 1 0、 パターンスタート信号 生成部 2 0、 複数の試験レート生成部 3 0、 複数のドライバ部 4 0、 及ぴ複数の判 定部 5 0を備える。
基準クロック生成部 1 0は、 第 1の周波数を有する基準クロックを生成する。 基 準ク口ック生成部 1 0は、 それぞれの試験レート生成部 3 0が生成するべき複数の 試験レートクロックの周期の、 最小公倍数と略等しい周期を有する基準クロックを 生成することが好ましい。
複数の試験レート生成部 3 0のうち、 第 1の試験レート生成部 3 0 aは、 基準ク ロックに基づいて、 第 1の周波数の略整数倍の周波数を有する第 1の試験レートク 口ックを生成する。 また、 第 2の試験レート生成部 3 0 bは、 基準クロックに基づ いて、 第 1の周波数の略整数倍の周波数であって、 第 1の試験レートクロックの周 波数と異なる周波数を有する第 2の試験レートクロックを生成する。 また、 第 3の 試験レート生成部 3 0 cは、 基準クロックに基づいて、 第 1の周波数の略整数倍の 周波数であって、 第 1の試験レートクロックの周波数及び第 2の試験レートクロッ クの周波数と異なる周波数を有する第 3の試験レートクロックを生成する。
また、 本例においては、 第 1の試験レート生成部 3 0 a、 第 2の試験レート生成 部 3 0 b、 及び第 3の試験レート生成部 3 0 cは、 それぞれ異なる周波数を有する 03 00337
6
試験レートクロックを生成したが、 他の例においては、 1つ又は複数の試験レート 生成部 3 0は、 他の試験レート生成部 3 0が生成する試験レートクロックの周波数 と略同一の周波数を有する試験レートクロックを生成してもよい。 それぞれの試験 レート生成部 3 0は、 対応する電子デバイスのコアの動作周波数に応じた周波数の 試験レートクロックを生成する。
複数のドライバ部 4 0のうち、 第 1のドライバ部 4 0 aは、 第 1の試験レートク ロックに応じて、 第 2の周波数を有し、 電子デバイス 6 0を試験するための第 1の 試験パターンを電子デバイスに供給する。 また、 第 2のドライバ部 4 0 bは、 第 2 の試験レートクロックに応じて、 第 3の周波数を有し、 電子デバィス 6 0を試験す るための第 2の試験パターンを電子デバイス 6 0に供給する。 また、 第 3のドライ パ部 4 0 cは、 第 3の試験レートクロックに応じて、 第 4の周波数を有し、 電子デ ノ《イス 6 0を試験するための第 3の試験パターンを電子デバイス 6 0に供給する。
また、 第 1のドライバ部 4 0 a、 第 2のドライバ部 4 0 b、 及び第 3のドライバ 部 4 0 cのそれぞれは、 対応する第 1の試験パターン、 第 2の試験パターン、 又は 第 3の試験パターンを、 対応する第 1の試験レートクロック、 第 2の試験レートク ロック、 又は第 3の試験レートクロックの周波数と略同一の周波数で、 電子デバィ ス 6 0に供給してよレ、。 つまり、 複数のドライバ部 4 0は、 受け取った試験レート クロックの周波数と略同一の周波数を有する試験パターンを、 電子デバイスの対応 するコアに供給してよい。 例えば、 複数のドライバ部 4 0は、 受け取った試験レー トクロックのパルスに応じて、 試験パターンに含まれるパルスを、 対応する電子デ バイスのコアに供給してよい。
複数の判定部 5 0は、 それぞれ対応する電子デバイス 6 0のコアが、 対応する試 験パターンに基づいて出力する出力信号に基づいて、 電子デバイス 6 0の当該コア の良否を判定する。 複数の判定部 5 0は、 対応する電子デバイス 6 0のコアが、 対 応する試験パターンに基づいて出力するべき期待値信号と、 対応する電子デバイス 6 0のコアが出力した出力信号とに基づいて、 当該コアの良否を判定してよい。 こ の場合、 複数のドライバ部 4 0のそれぞれは、 対応する試験パターンに基づいて、 対応する電子デバイス 6 0のコアが出力するべき期待値信号を生成し、 対応する判 定部 5 0に供給してよレ、。
本例における試験装置 1 0 0によれば、 単一の基準クロックから複数の試験レー トクロックを生成し、 当該試験レートクロックに基づいて試験パターンを電子デバ イス 6 0に供給しているため、 同期した試験パターンで電子デバイス 6 0の複数の コアを試験することができる。 このため、 電子デバイス 6 0の試験を精度よく行う ことができる。
また、 複数のドライバ部 4 0は、 電子デバイス 6 0に対する複数の試験パターン の供給を、 所望のタイミングで位相同期して開始することが好ましい。 本例におい ては、 パターンスタート信号生成部 2 0は、 所望のタイミングを示すパターンスタ 一ト信号を生成する。複数のドライバ部 4 0はノ ターンスタート信号に基づいて、 複数の試験パターンの供給を開始する。 本例における試験装置 1 0 0によれば、 複 数の試験パターンの供給を、 所望のタイミングで位相同期して開始するため、 再現 性のある試験を行うことができる。
図 2は、 複数の試験レート生成部 3 0の構成の一例を示す。 複数の試験レート生 '成部 3 0は、 それぞれ同様の機能及び構成を有する。 本例においては、 第 1の試験 レート生成部 3 0 a及ぴ第 2の試験レート生成部 3 0 bの構成について説明する。 第 1の試験レート生成部 3 0 a及び第 2の試験レート生成部 3 0 bのそれぞれは、 発振部 7 0、第 1の分周器 3 8、第 2の分周器 4 2、切替部 8 0、分周制御部 3 6、 及ぴ格納部 3 2を有する。
発振部 7 0 aは、 基準クロック生成部 1 0から基準クロックを受け取り、 基準ク ロックの周波数の略整数倍の周波数を有する発振クロックを生成する。 それぞれの 発振部 7 0は、 後述するそれぞれの参照クロックの位相と、 基準クロックの位相と に基づいて、それぞれの発振クロック及び試験レートクロックの位相を同期させる。 本例において、それぞれの発振部 7 0は、フェーズロックループ（P L L ).である。 第 1の分周器 3 8は、 発振クロックを所望の分周比で分周し、 試験レートクロッ クを生成する。 つまり、 第 1の試験レート生成部 3 0 aの第 1の分周器 3 8 aは、 第 1の試験レートクロックを生成し、 第 2の試験レート生成部 3 0 bの第 1の分周 器 3 8 bは、 第 2の試験レートクロックを生成する。
第 2の分周器 4 2のそれぞれは、 対応する試験レートクロックを分周し、 基準ク ロックの周波数と略同一の周波数を有する参照クロックを生成する。 つまり、 第 1 の試験レート生成部 3 0 aの第 2の分周器 4 2 aは、 第 1の試験レートクロックを 分周し、 基準クロックの周波数と略同一の周波数を有する参照ク口ックを生成し、 第 2の試験レート生成部 3 0 bの第 2の分周器 4 2 bは、 第 2の試験レートクロッ クを分周し、 基準クロックの周波数と略同一の周波数を有する参照クロックを生成 'する。
発振部 7 0は、 位相検出器 7 2、 ループフイノレタ 7 4、 D A 7 7、 及ぴ電圧制御 発振器 7 6を有する。 電圧制御発振器 7 6は、 所望の周波数を有する発振クロック を生成する。 位相検出器 7 2は、 基準クロックの位相と参照クロックの位相とを検 出する。 ループフィルタ 7 4は、 位相検出器 7 2が検出した基準クロックの位相と 参照クロックの位相との差異に基づいて、 当該差異が減少するように電圧制御発振 器 7 6が生成する発振クロックの発振周波数を制御する。
また、 D A 7 .7は、 部品パラツキ等による試験レートクロックのスキューを補正 するためのオフセットを与える。 例えば、 D A 7 7 aと D A 7 7 bとは、 位相検出 器 7 2が出力する信号をそれぞれ所定の時間だけ遅延させ、 第 1の試験レートクロ ックと第 2の試験レートクロックとのスキューを補正する。
発振部 7 0は、 基準クロックの位相と参照クロックの位相とを同期させることに より、 基準クロックの位相と、 発振クロックの位相及び試験レートクロックの位相 とを同期させる。 基準クロックと参照クロックとは略同一の周波数を有するため、 基準クロックの位相と参照クロックの位相とを精度よく同期させることができる。 このため、 発振部 7 0は、 基準クロックと精度よく同期した、 発振クロック及び試 験レートクロックを生成することができる。 また、 それぞれの発振部 7 0は、 同一 の基準クロックと、 それぞれの試験レートクロックとを同期させるため、 それぞれ の発振部 7 0が生成する試験レートクロックを同期させることができる。 つまり、 複数の発振部 7 0は、 異なる周波数を有し、 且つ所定のタイミングで位相が同期し た複数の試験レートクロックを生成することができる。 また、 本例においては、 ル ープフィルタ 7 4を用いて、 基準ク口ックとそれぞれの試験レートクロックとを同 期させたが、 他の例においては、 他の方法を用いて基準クロックとそれぞれの試験 レートクロックとを同期させてよレ、。
また、 分周制御部 3 6は、 対応する第 1の分周器 3 8における分周比、 及ぴ対応す る第 2の分周器 4 2における分周比を制御する。 それぞれの分周制御部 3 6は、 対 応する試験レート生成部 3 0が生成するべき、 試験レートクロックの周波数と、 対 応する発振クロックの周波数とに基づいて、 対応する第 1の分周器 3 8における分 周比及ぴ対応する第 2の分周器 4 2における分周比を制御する。
分周制御部 3 6が第 1の分周器 3 8における分周比を制御することにより、 所望の 周波数を有する発振クロックから、 所望の周波数を有する試験レートクロックを生 成することができる。 また、 分周制御部 3 6が第 2の分周器 4 2における分周比を 制御することにより、 基準クロックの周波数と略等しい周波数を有する参照クロッ ク、 及び所望の周波数を有する発振クロックを生成することができる。
例えば、 発振部 7 0におけるジッタを小さくしたい場合、 発振部 7 0は、 発振ク ロックの周波数を低くしてよい。 また、 後述する精遅延部 9 2における可変誤差を 小さくしたい場合、 発振部 7 0は、 発振クロックの周波数を高くしてよい。 分周制 御部 3 6は、 発振クロックの周波数に基づいて、 第 1の分周器 3 8及ぴ第 2の分周 器 4 2における分周比を制御する。 試験装置 1 0 0は、 ユーザから発振部 7 0にお けるジッタを小さくする力、 精遅延部 9 2における可変誤差を小さくするかの指示 を受け取る指示部を更に備え、 分周制御部 3 6は、 当該指示に基づいて、 それぞれ 第 1の分周器 3 8、 及び/又は第 2の分周器 4 2を制御してよい。
また、 格納部 3 2は、 対応する試験レート生成部 3 0が生成するべき、 試験レー トの周波数と、 対応する発振クロックの周波数と、 対応する分周制御部 3 6が制御 するべき第 1の分周器 3 8における分周比及び第 2の分周器 4 2における分周比と を対応付けたテーブルを格納する。 例えば、 試験装置 1 0 0は、 それぞれの試験レ 一ト生成部 3 0が生成するべき試験レートの周波数に関する情報及び発振クロック の周波数に関する情報を外部から受け取る指示部を更に備えてよい。 分周制御部 3 6は、 指示部が受け取った情報に基づいて、 格納部 3 2が格納したテーブルを参照 し、 第 1の分周器 3 8及び第 2の分周器 4 2における分周比を制御する。 また、 発 振クロックの周波数は予め定められていてもよい。
それぞれの切替部 8 0は、基準クロックと、パターンスタート信号とに基づいて、 対応する試験レート生成部 3 0が生成する試験レートクロックを、 対応するドライ バ部 4 0 (図 1参照） に供給するか否かを切り替える。 切替部 8 0は、 基準クロッ ク及ぴパターンスタート信号が、 それぞれ予め定められた値を示す場合に、 対応す るドライバ部 4 0に、 対応する試験レートクロックを供給する。 本例において、 切 替部 8 0は、 フリップフロップ 8 2及ぴ論理積回路 8 4を有する。 フリップフロッ プ 8 2は、 基準クロックとパターンスタート信号とを受け取り、 基準クロックが所 望の値を示す場合に、 パターンスタート信号を出力する D— F Fである。 論理積回 路 8 4は、 フリップフロップ 8 2の出力が H論理を示す場合に、 対応する試験レー トクロックを対応するドライバ部 4 0に供給する。
それぞれの切替部 8 0が、 パターンスタート信号及び基準クロックに基づいて、 対応する試験レートクロックを対応するドライバ部 4 0に供給するか否かを切り替 えることにより、 それぞれのドライバ部 4 0が電子デバイス 6 0に対して試験パタ ーンの供給を開始するタイミングを同期させることができる。 また、 本例において は、 第 1の試験レート生成部 3 0 a及ぴ第 2の試験レート生成部 3 0 bの構成につ いて説明したが、 他の試験レート生成部 3 0も同様の機能及ぴ構成を有する。 つま り、 本例における試験装置 1 0 0によれば、 位相が同期し、 且つ周波数の異なる複 数の試験レートクロックを生成することができる。 このため、 周波数の異なる複数 の試験パターンを、 位相同期して電子デバイス 6 0に供給することができる。 図 3は、 複数の試験レート生成部 3 0が生成する複数の試験レートクロックの一 例のタイミングチャートを示す。 図 3において横軸は時間軸を示す。 基準クロック 生成部 1 0 (図 1参照） は、 それぞれの試験レート生成部 3 0が生成するべき複数 3 00337
11
の試験レートクロックの周期の、 最小公倍数と略等しい周期を有する基準クロック を生成する。 ここで、 最小公倍数と等しい周期とは、 それぞれの試験レートの周期 で割り切れる最小の周期を指し、 基準クロック、 試験レートクロックの周期は、 小 数で表されていてもよい。 本例において、 基準クロックの周波数を 1 ΜΗ ζ、 第 1 の試験レートクロックの周波数を 4 MH z、 第 2の試験レートクロックの周波数を 3 MH z、 第 3の試験レートクロックの周波数を 2 MH zとして説明する。
図 2において説明したように、 第 1の試験レートクロック、 第 2の試験レートク ロック、 及ぴ第 3の試験レートクロックは、 図 3に示すように基準クロックと同期 する。 本例においては、 複数の試験レートクロックは基準クロックのパルスのタイ ミング （Tい Τ 2、 Τ 3) で同期しているが、 他の例においては、 基準クロックの パルスのタイミングから、 所望のオフセット時間だけ遅れたタイミングで、 複数の 試験レートクロックは同期してよい。 例えば、 図 2において説明した試験レート生 成部 3 0は、 所望のオフセット時間だけ試験レートを遅延させる遅延回路をそれぞ れ有してよい。
複数の試験レート生成部 3 0は、 パターンスタート信号が Η論理を示し、 且つ基 準クロックが Η論理を示すタイミング（1\ ) で、対応するドライバ部 4 0 (図 1参 照） に試験レートクロックの供給を開始する。 ドライバ部 4 0は、 試験レートクロ ックのパルスに応じて、 試験パターンを供給する。 本例において、 ドライバ部 4 0 は、 試験レートクロックのパルスを所望の時間遅延させた信号を整形し、 試験パタ 'ーンとして電子デバイス 6 0に供給する。
また、 パターンスタート信号生成部 2 0は、 試験パターンの 1サイクルが開始す るタイミングに基づいて、 値が Η論理に変化し、 試験パターンが終了するタイミン グに基づいて、 値が L論理に変化するパターンスタート信号を生成する。 基準クロ ック生成部 1 0は、 複数の試験レートクロックの周期の最小公倍数と略同一の周期 を有する基準クロックを生成するため、 試験パターンのサイクルを連続して行う場 合であっても、 試験パターンの次サイクルを効率よく開始することができる。 つま り、 現サイクルが終了したタイミングの直後に複数の試験レートクロックが同期す るタイミングで、 次サイクルの試験パターンの供給を開始することができる。
図 4は、 ドライバ部 4 0の構成の一例を示す。 図 4に第 1のドライバ部 4 0 aの 構成を図示する。 他のドライバ部 4 0は、 第 1のドライバ部 4 0 aと同一又は同様 の機能及び構成を有する。 複数のドライブ部 4 0は、 セット側生成部 9 0 a、 リセ ット側生成部 9 0 b、 セットリセットラッチ 1 1 6、 判定部 5 0、 及びドライバ 1 1 8を有する。
セット側生成部 9 0 aは、 試験パターンの波形の立ち上がりエッジのタイミング を生成し、 リセット側生成部 9 0 bは、 試験パターンの波形の立ち下がりのェッジ のタイミングを生成する。 セット側生成部 9 0 aとリセット側生成部 9 0 bとは同 一又は同様の機能及ぴ構成を有する。
セットリセットラッチ 1 1 6は、 セット側生成部 9 0 aが生成するタイミングで 値が Ή論理に変化し、 リセット側生成部 9 0 bが生成するタイミングで値が L論理 に変化する試験パターンを生成する。 ドライバ 1 1 8は、 セットリセットラッチ 1 1 6が生成した試験パターンを電子デバイス 6 0に供給する。
セット側生成部 9 0 aは、 粗遅延部 1 1 0、 パターンジエネレータ 9 4、 論理積 回路 （9 6、 9 8 )、 及び精遅延部 9 2を有する。 粗遅延部 1 1 0は、 対応する試験 レートクロックにおけるそれぞれのパルスを、 対応する発振クロックの周期の所望 の整数倍だけ遅延させたタイミング信号を生成する。パターンジェネレータ 9 4は、 試験レートクロックに応じて、 対応する試験パターンの立ち上がりのエッジを示す パルスを生成する。 論理積回路 9 6及ぴ論理積回路 9 8は、 当該パルスをバースト 状の信号に整形する。 精遅延部 9 2は、 試験パターンの立ち上がりのエッジを示す パルスを所望の時間遅延させて、 セットリセットラッチ 1 1 6に供給する。
粗遅延部 1 1 0は、 カウンタ 1 1 2及ぴカゥンタ制御部 1 1 4を有する。 カウン タ 1 1 2は、 試験レートクロックをトリガとし、 発振クロックのパルス数をカウン トし、 所望のパルス数をカウントした場合に、 所定のパルスを出力する。 カウンタ 制御部 1 1 4は、 カウンタ 1 1 2がカウントするべきパルス数を制御する。 カウン タ制御部 1 1 4がカウンタ 1 1 2がカウントするべきパルス数を制御することによ 03 00337
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り、 試験レートクロックのパルスから、 発振クロックの周期の所望の整数倍だけ遅 延させてパルスを生成することができる。
精遅延部 9 2は、 発振クロックの周期より小さレ、所望の時間、 論理積回路 9 8が 生成したパルスを遅延させる。 精遅延部 9 2は、 可変遅延回路と、 当該可変遅延回 路における遅延量を制御するためのテーブルを格納するリユアライズメモリとを有 'する。 精遅延部 9 2は、 発振クロックの周期より小さい所望の時間の遅延を生成す るため、 予め発振クロックの周波数を高く設定することにより、 当該リニアライズ メモリの容量を小さくすることができる。 本例によれば、 所望の位相を有する試験 パターンを生成することができる。
判定部 5 0は、 電子デバイス 6 0が試験パターンに応じて出力する出力信号に基 づいて、 電子デバイス 6 0の良否を判定する。 判定部 5 0は、 コンパレータ 5 6、 比較器 5 2、 及ぴフェイルメモリ 5 4を有する。
コンパレータ 5 6は、 出力信号が予め定められた閾値より大きいか否かを示す信 号を、 ディジタル信号として比較器 5 2に供給する。 比較器 5 2は、 コンパレータ 5 6から受け取ったディジタル信号と、 パターンジェネレータ 9 4から受け取る期 待値信号とを比較し、 電子デバイス 6 0の対応するコアの良否を判定する。 フェイ ルメモリ 5 4は、 比較器 5 2における判定結果を格納する。
図 5は、 複数のドライバ部 4 0が生成する複数の試験パターンの一例のタイミン グチヤートを示す。 図 5において横軸は時間軸を示す。 また、 図 5において示す試 験レートクロックは図 3において示した試験レートクロックと同一の位相である。 それぞれのドライバ部 4 0は、 対応する試験レートクロックのそれぞれのパルス カ ら、 所望の時間だけ遅延したパルスを有する試験パターンを生成する。 例えば、 図 5に示すように、 第 1のドライバ部 4 0 aは、 第 1の試験レートクロックのパル スからそれぞれ Δ Tい Δ T 2だけ遅延したパルスを有する試験パターンを生成する。 複数の試験レートクロックは所定のタイミングで同期しているため、 複数の試験パ ターンも所定のタイミングで同期している。
また、 図 5に示した T 、 Τ 2、 · . 'のような複数の試験レートクロックが同期 しているタイミングで、 試験サイクルを開始することにより、 それぞれの試験サイ クルにおける複数の試験パターンを同期して電子デバイス 60に供給することがで きる。例えば、 それぞれのドライバ部 40において、 1\に示すタイミングで 1サイ クル目の試験パターンを開始し、 T2に示すタイミングで（試験レートクロックの周 波数 [Hz] Ζ基準クロックの周波数 [Hz]) + 1サイクル目の試験パターンを開 始することにより、 それぞれの試験サイクルにおける複数の試験パターンを同期さ せることができる。 試験装置 100は、 パターンスタート信号生成部 20 (図 1参 照） が生成するパターンスタート信号によって、 それぞれの試験サイクルを開始す るタイミングを制御する。
また、 1\のタイミングで試験パターンの供給を開始した場合の複数の試験パター ンの位相関係と、 τ2のタイミングで試験パターンの供給を開始した場合の複数の試 験パターンとの位相関係とは、 図 5に示すように略同一となる。 このため、 任意の タイミングで試験パターンの供給を開始した場合であっても、 再現性のある試験を 行うことができる。
図 6は、 基準クロック生成部 10の構成の一例を示す。 基準クロック生成部 10 は、 可変発振部 12、 第 3の分周器 18、 及び基準クロック制御部 22を有する。 可変発振部 12は、 オクターブの周波数可変範囲を有する可変周波数クロックを 生成する。 例えば、 可変発振部 12は、 1 ΟΜΗ ζ〜 2 ΟΜΗ ζの周波数可変範囲 を有する可変周波数クロックを生成する。
第 3の分周器 18は、 可変周波数クロックを所望の分周比で分周し、 所望の周波 数を有する基準クロックを生成する。 第 3の分周器 18は、 前述した複数の試験レ 一トクロックの周期の最小公倍数の周期を有する基準クロックを生成する。
例えば、 第 3の分周器 18が、 1、 2、 · · ·、 6の分周比で分周可能であり、 可 変発振部 12が 1 ΟΜΗ ζ〜 2 ΟΜΗ ζの周波数可変範囲を有する可変周波数ク口 ックを生成する場合、 基準クロック生成部 10は、 1. 66ΜΗζ〜20ΜΗζの 間の任意の周波数を有する基準クロックを生成することができる。 基準クロック制 御部 22は、 生成するべき基準クロックの周波数に基づいて、 可変発振部 12にお ける発振周波数及び第 3の分周器 1 8における分周比を制御する。
また、 可変発振部 1 2は、 発振器 1 4、 及ぴオクターブ可変器 1 6を有する。 発 振器 1 4は、 所定の周波数のクロックを生成する。 オクターブ可変器 1 6は、 発振 器 1 4が生成したクロックに基づいて、 オクターブの周波数を有する可変周波数ク ロックを生成する。
図 7は、 基準ク口ック制御部 2 2における制御方法の一例について説明する。 図 7において左側縦軸は可変周波数クロックの周波数を示し、 横軸は基準クロックの 周波数を示し、右側縦軸は第 3の分周器 1 8における分周比を示す。本例において、 可変周波数クロックは 1 0 MH z〜 2 0 MH zの可変周波数領域を有し、 第 3の分 周器 1 8には、 1、 2、 3、 · · ·の分周比が設定可能である。
基準ク口ック制御部 2 2は、まず生成するべき基準クロックの周嫁数に基づいて、 第 3の分周器 1 8における分周比を設定する。 例えば、 8 MH zの基準クロックを 生成したい場合、 図 7に示すように、 基準クロック制御部 2 2は、 第 3の分周器 1 8における分周比を 2に設定する。 基準ク口ック制御部 2 2は、 下記の数式に基づ いて、 第 3の分周器 1 8における分周比を設定してよい。
Figure imgf000017_0001
但し、 Mは第 3の分周器 1 8における分周比、 f 0 m i nは可変周波数クロックの下 限値 （本例においては 1 0 MH z )、 f r e fは生成するべき基準クロックの周波数を 示す。
次に、 基準クロック制御部 2 2は、 設定した分周比と、 基準クロックの周波数と に基づいて可変発振部 1 2が生成する可変周波数クロックの周波数を制御する。 例 えば、 8 MH zの基準クロックを生成したい場合、 図 7に示すように、 基準クロッ ク制御部 2 2は、 可変発振部 1 2が生成する可変周波数クロックの周波数を 1 6 M H zに制御する。 基準クロック制御部 2 2は、 下記の数式に基づいて、 可変発振部 1 2が生成する可変周波数ク口ックの周波数を制御してよい。 f 0=f r rft eff x
但し、 f oは可変周波数クロックの周波数を示す。
図 8は、 分周制御部 3 6の制御方法の一例について説明する。 図 8において左側 縦軸は発振クロックの周波数を示し、 横軸は試験レートクロックの周波数を示し、 右側縦軸は第 1の分周器 3 8における分周比を示す。 本例において、 発振クロック は 1 0 MH z〜 2 0 MH zの可変周波数領域を有し、 第 1の分周器 3 8には、 1、 2、 3、 · · 'の分周比が設定可能である。
分周制御部 3 6は、 生成するべき試験レートクロックの周波数に基づいて、 第 1 の分周器 3 8における分周比を設定する。 例えば、 3 MH zの試験レートクロック を生成したい場合、 図 8に示すように、 分周制御部 3 6は、 第 1の分周器 3 8にお ける分周比を 4に設定する。 分周制御部 3 6は、 下記の数式に基づいて、 第 1の分 周器 3 8における分周比を設定してよい。
Figure imgf000018_0001
伹し、 L aは第 1の分周器 3 8における分周比、 f l m i nは発振クロックの下限値 (本例においては 1 0 MH z；)、 f r a t eは生成するべき試験レートクロックの周波 数を示す。
また、 発振部 7 0は、 分周制御部 3 6が設定した分周比と、 試験レートクロック の周波数とに基づく周波数の発振クロックを生成する。 例えば、 3 MH zの試験レ 一トクロックを生成したい場合、 図 8に示すように、 発振部 7 0は、 1 2 MH Zの 周波数を有する発振クロックを生成する。 発振部 7 0は、 下記の数式に基づく周波 数を有する発振クロックを生成してよい。 f 1 =f rate x La
但し、 f 1は発振クロックの周波数を示す。 0337
17
図 9は、 基準ク口ック制御部 22における制御方法の他の例について説明する。 図 9において左側縦軸は可変周波数クロックの周波数を示し、 横軸は基準クロック の周波数を示し、 右側縦軸は第 3の分周器 18における分周比を示す。 本例におい て、 可変周波数クロックは 10 MH z〜 20 MH zの可変周波数領域を有し、 第 3 の分周器 18には、 1、 2、 4、 · · ·、 8、 · · ·、 2 mの分周比が設定可能である。 本例においても、 基準クロック制御部 22は、 図 7において説明した基準クロッ ク制御部 22と同様の制御を行う。 本例においては、 基準ク口ック制御部 22は、 下記の数式に基づいて、 第 3の分周器 18における分周比を設定する。
M= 2m
Figure imgf000019_0001
但し、 Mは第 3の分周器 18における分周比、 f 0minは可変周波数クロックの下 限値 （本例においては 1 OMH z；)、 f reiは生成するべき基準クロックの周波数を 示す。
また、 基準クロック制御部 22は、 下記の数式に基づいて、 可変発振部 12が fO=f ref X 2 m 但し、 f οは可変周波数クロックの周波数を示す。 本例によれば、 回路の簡略化を 実現することができる。
図 10は、 分周制御部 36における制御方法の他の例について説明する。 図 10 において左側縦軸は発振クロックの周波数を示し、 横軸は試験レートクロックの周 波数を示し、 右側縦軸は第 1の分周器 38における分周比を示す。 本例において、 発振クロックは 10 MH z〜 20 MH zの可変周波数領域を有し、 第 1の分周器 3 8には、 1、 2、 3、 · · 'の分周比が設定可能である。
本例においても、 分周制御部 36は、 図 8において説明した分周制御部 36と同 様の制御を行う。 本例においては、 分周制御部 36は、 下記の数式に基づいて、 第 1の分周器 38における分周比 L aを設定する (
L a = 2L
'但し、 Lは下式で表される。
Figure imgf000020_0001
但し、 f lrai nは発振クロックの下限値（本例においては 10MHz)、 f ra t eは生 成するべき試験レートクロックの周波数を示す。
また、 本例においても、 発振部 70は、 図 8において説明した発振部 70と同様 の制御を行う。 本例においては、 発振部 70は、 下記の数式に基づく周波数を有す る発振クロックを生成する。
■M二
Figure imgf000020_0002
rate x
但し、 f lは発振クロックの周波数を示す。 本例によれば、 回路の簡略化を実現す ることができる。
図 1 1は、 分周制御部 36における制御方法の更に他の例について説明する。 図 1 1において左側縦軸は発振クロックの周波数を示し、 横軸は試験レートクロック の周波数を示し、 右側縦軸は第 1の分周器 38における分周比を示す。 本例におい て、 発振クロックは 10 MH z〜 20 MH zの可変周波数領域を有し、 第 1の分周 器 38には、 1、 2、 3、 · · 'の分周比が設定可能である。
本例においても、 分周制御部 36は、 図 8において説明した分周制御部 36と同 様の制御を行う。 本例においては、 分周制御部 36は、 下記の数式に基づいて、 第 1の分周器 38における分周比を設定する。 max
La=mt
f rate 伹し、 L aは第 1の分周器 3 8における分周比、 f l m a xは発振クロックの上限値 (本例においては 2 0 MH z )、 f r a t eは生成するべき試験レートクロックの周波 数を示す。
また、 本例においても、 発振部 7 0は、 図 8において説明した発振部 7 0と同様 の制御を行う。 本例においては、 発振部 7 0は、 下記の数式に基づく周波数を有す る発振クロックを生成する。 f 1 =f r raatt ee x La
伹し、 f lは発振クロックの周波数を示す。
図 8において説明した例においては、 第 1の分周器 3 8における分周比を低く設 定し、 発振クロックの周波数を低く設定するため、 前述したように発振部 7 0にお けるジッタを小さくすることができる。また図 1 1において説明した例においては、 第 1の分周器 3 8における分周比を高く設定し、 発振クロックの周波数を高く設定 するため、 前述したように精遅延部 9 2における可変遅延誤差を小さくすることが できる。
以上、 本発明を実施の形態を用いて説明したが、 本発明の技術的範囲は上記実施 '形態に記載の範囲には限定されない。 上記実施形態に、 多様な変更または改良を加 えることができる。 そのような変更または改良を加えた形態も本発明の技術的範囲 に含まれ得ること力 特許請求の範囲の記載から明らかである。
以上、 本発明を実施の形態を用いて説明したが、 本発明の技術的範囲は上記実施 の形態に記載の範囲には限定されない。 上記実施の形態に、 多様な変更又は改良を 加えることが可能であることが当業者に明らかである。 その様な変更又は改良を加 えた形態も本発明の技術的範囲に含まれ得ることが、 請求の範囲の記載から明らか である。 産業上の利用可能性
上記説明から明らかなように、本発明によれば、動作周波数の異なる複数のコ ァを有する電子デバイスを精度よく試験することができる。

Claims

請 求 の 範 囲
. 1 . 電子デバイスを試験する試験装置であって、
第 1の周波数を有する基準クロックを生成する基準クロック生成部と、
前記基準クロックに基づいて、 前記第 1の周波数の略整数倍の周波数を有する第 1の試験レートクロックを生成する第 1の試験レート生成部と、
前記基準ク口ックに基づいて、 前記第 1の周波数の略整数倍の周波数であって、 前記第 1の試験レートク口ックの周波数と異なる周波数を有する第 2の試験レート クロックを生成する第 2の試験レート生成部と、
前記第 1の試験レートクロックに応じて、 第 2の周波数を有し、 前記電子デバィ, スを試験するための第 1の試験パターンを前記電子デバイスに供給する第 1のドラ ィバ部と、
前記第 2の試験レートクロックに応じて、 第 3の周波数を有し、 前記電子デバィ •スを試験するための第 2の試験パタ一ンを前記電子デパイスに供給する第 2のドラ ィバ部と
を備えることを特徴とする試験装置。
2 . 前記第 1のドライバ部及び前記第 2のドライバ部は、 前記電子デバイスに対 する前記第 1の試験パターン及び前記第 2の試験パターンの供給を、 所望のタイミ ングで位相同期して開始することを特徴とする請求項 1に記載の試験装置。
3 . 前記第 1のドライバ部及び前記第 2のドライバ部のそれぞれは、 対応する前 記第 1の試験パターン又は前記第 2の試験パターンを、 対応する前記第 1の試験レ 一トクロック又は前記第 2試験レートクロックの周波数と略同一の周波数で、 前記 電子デバィスに供給することを特徴とする請求項 2に記載の試験装置。
4 . 前記基準クロック生成部は、 前記第 1の試験レート生成部が生成するべき前 '記第 1の試験レートクロックの周期と、 前記第 2の試験レート生成部が生成するべ き前記第 2の試験レートクロックの周期との最小公倍数と略等しい周期を有する前 記基準クロックを生成することを特徴とする請求項 3に記載の試験装置。
5 . 前記所望のタイミングを示すパターンスタート信号を生成するパターンスタ ート信号生成部を更に備え、
前記第 1のドライバ部及ぴ第 2のドライバ部は、 前記パターンスタート信号に基 づいて、 前記第 1の試験パターン及ぴ第 2の試験パターンの供給を開始することを 特徴とする請求項 4に記載の試験装置。
6 . 前記第 1の試験レート生成部及び前記第 2の試験レート生成部のそれぞれは、 前記基準クロックを受け取り、 前記基準クロックの周波数の略整数倍の周波数を 有する発振クロックを生成する発振部と、
前記発振クロックを分周し、 前記第 1の試験レートクロック又は前記第 2の試験 レートクロックを生成する第 1の分周器と、
前記第 1の試験レートクロック又は前記第 2の試験レートクロックを分周し、 前 記基準クロックの周波数と略同一の周波数を有する参照クロックを生成する第 2の 分周器と
を有し、
それぞれの前記発振部は、 それぞれの前記参照クロックの位相と、 前記基準クロ ックの位相とに基づいて、 それぞれの前記発振クロックの位相を同期させることを 特徴とする請求項 5に記載の試験装置。
'
7 . 前記第 1の試験レート生成部及び前記第 2の試験レート生成部のそれぞれは、 対応する前記第 1の分周器における分周比を制御する分周制御部を更に有し、 それぞれの前記分周制御部は、 対応する前記第 1の試験レート生成部又は前記第 2の試験レート生成部が生成するべき、 前記第 1の試験レートクロックの周波数又 は前記第 2の試験レートクロックの周波数と、 対応する前記発振クロックの周波数 とに基づいて、 対応する前記第 1の分周器における分周比を制御することを特徴と する請求項 6に記載の試験装置。
8 . 前記第 1の試験レート生成部又は前記第 2の試験レート生成部が生成するべ き、 前記第 1の試験レートの周波数又は前記第 2の試験レートの周波数と、 前記発振クロックの周波数と、 前記分周制御部が制御するべき前記第 1の分周器における分周比と を対応付けて格納する格納部を更に備えることを特徴とする請求項 7に記載の試験
9 . 前記第 1の試験レート生成部及び前記第 2の試験レート生成部のそれぞれは、 前記基準クロックと、 前記パターンスタート信号とに基づいて、 対応する前記第 1の試験レートクロック又は前記第 2の試験レートクロックを、 対応する前記第 1 のドライバ部又は前記第 2のドライバ部に供給するか否かを切り替える切替部を更 に有することを特徴とする請求項 8に記載の試験装置。
1 0 . 前記切替部は、 前記基準クロック及ぴ前記パターンスタート信号が、 それ ぞれ予め定められた値を示す場合に、 対応する前記第 1のドライバ部又は前記第 2
'のドライバ部に、 対応する前記第 1の試験レートクロック又は前記第 2の試験レー トクロックを供給することを特徴とする請求項 9に記載の試験装置。
1 1 . 前記第 1のドライバ部及び前記第 2のドライバ部のそれぞれは、
対応する前記第 1の試験レートクロック又は前記第 2の試験レートクロックにお けるそれぞれのパルスを、 対応する前記発振クロックの周期の所望の整数倍だけ遅 延させたタイミング信号を生成する粗遅延部と、
前記タイミング信号に応じて、 対応する前記第 1の試験パターン又は前記第 2の 試験パターンを生成するパターンジェネレータと、
対応する前記第 1の試験パターン又は前記第 2の試験パターンを、 所望の時間遅 延させて、 前記電子デバイスに供給する精遅延部と
を有することを特徴とする請求項 1 0に記載の試験装置。
1 2 . 前記基準クロック生成部は、
オクターブの周波数可変範囲を有する可変周波数クロックを生成する可変発振部 と、
前記可変周波数クロックを所望の分周比で分周し、 所望の周波数を有する前記基 準クロックを生成する第 3の分周器と
を有することを特徴とする請求項 1 1に記載の試験装置。
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