KR101213166B1

KR101213166B1 - 시험 장치 및 도메인간 동기 방법

Info

Publication number: KR101213166B1
Application number: KR1020117003950A
Authority: KR
Inventors: 타츠야 야마다
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2008-09-17
Filing date: 2009-09-15
Publication date: 2012-12-18
Also published as: JPWO2010032440A1; TW201015090A; CN102159960A; WO2010032440A1; KR20110043705A; US8700964B2; CN102159960B; JP5134089B2; US20110161763A1; TWI400461B

Abstract

피시험 디바이스를 시험하는 시험 장치에 있어서, 마스터 주기 신호를 발생하는 마스터 주기 신호 발생부를 가지며, 마스터 주기 신호에 기초하여 동작하는 마스터 도메인과, 슬레이브 주기 신호를 발생하는 슬레이브 주기 신호 발생부를 가지며, 슬레이브 주기 신호에 기초하여 동작하는 슬레이브 도메인을 포함하고, 마스터 주기 신호 발생부는, 제어 신호를 받아, 홀드하고 있는 마스터 주기 신호의 발생을 재개하고, 슬레이브 주기 신호 발생부는, 제어 신호를 받아, 슬레이브 주기 신호의 위상 데이터를 초기화함과 함께, 홀드하고 있는 상기 슬레이브 주기 신호의 발생을 재개하는 시험 장치를 제공한다.

Description

시험 장치 및 도메인간 동기 방법{TESTING DEVICE AND INTERDOMAIN SYNCHRONIZATION METHOD}

본 발명은, 시험 장치 및 도메인간 동기 방법에 관한 것이다. 본 출원은, 아래의 일본 출원에 관련하여, 아래의 일본 출원으로부터의 우선권을 주장하는 출원이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 아래의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.

1. 일본특허출원 2008-237414 출원일 2008년 9월 17일

예를 들어 특허 문헌 1은, 제1 주파수를 가지는 기준 클록을 생성하는 기준 클록 생성부와, 제1 주파수의 실질적으로 정수배의 주파수를 가지는 제1 시험 레이트 클록을 생성하는 제1 시험 레이트 생성부와, 제1 주파수의 실질적으로 정수배의 주파수이며, 제1 시험 레이트 클록의 주파수와 다른 주파수를 가지는 제2 시험 레이트 클록을 생성하는 제2 시험 레이트 생성부와, 제1 시험 레이트 클록에 따라, 시험 패턴을 전자 디바이스에 공급하는 제1 드라이버부와, 제2 시험 레이트 클록에 따라, 시험 패턴을 전자 디바이스에 공급하는 제2 드라이버부를 포함하는 시험 장치를 개시한다. 해당 시험 장치에서, 스타트 시에 도메인간의 동기를 취하는 것이 개시되고 있다.

국제 공개 WO2003/062843호 공보

시험 장치에서 도메인간의 동기를 스타트 시에 취할 수 있다. 그러나, 각 도메인의 동작 중에 동기를 취하려면, 일정한 제약이 있다. 즉, 각 도메인에서, 동작 클록과 주기 신호의 위상이 일치하는 공배수의 타이밍일 필요가 있어, 동기하려고 하는 도메인간에서도 각 도메인의 동작 클록 및 주기 신호의 위상이 일치하는 공배수의 타이밍을 가늠하여 동기를 취할 필요가 있다. 이러한 요청은 패턴 프로그램의 작성에서의 제약 조건이 되어, 패턴 프로그램의 작성을 복잡하게 하는 요인이 된다. 따라서, 패턴 프로그램의 작성에서 제약이 적은 동기 방법이 요구되고 있다.

상기 과제를 해결하기 위해서, 본 발명의 제1 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 있어서, 마스터 주기 신호를 발생하는 마스터 주기 신호 발생부를 가지며, 마스터 주기 신호에 기초하여 동작하는 마스터 도메인과, 슬레이브 주기 신호를 발생하는 슬레이브 주기 신호 발생부를 가지며, 슬레이브 주기 신호에 기초하여 동작하는 슬레이브 도메인을 포함하고, 마스터 주기 신호 발생부는, 제어 신호를 받아, 홀드하고 있는 마스터 주기 신호의 발생을 재개하고, 슬레이브 주기 신호 발생부는, 제어 신호를 받아, 슬레이브 주기 신호의 위상 데이터를 초기화함과 함께, 홀드하고 있는 상기 슬레이브 주기 신호의 발생을 재개하는 시험 장치를 제공한다.

슬레이브 주기 신호 발생부는, 위상 데이터를 카운트하는 위상 데이터 카운터와, 슬레이브 주기 신호의 주기를 나타내는 주기 데이터를 격납하는 주기 메모리와, 위상 데이터가 슬레이브 주기 신호 발생부의 동작 클록 주기의 1배 이상 2배 미만인 제1 조건을 만족하는지 여부를 판정하고, 제1 조건을 만족하는 경우에 주기 펄스 신호를 생성함과 함께 주기 데이터를 위상 데이터에 가산하는 제1 판정 처리부와, 위상 데이터가 0이 아닌 제2 조건을 만족하는지 여부를 판정하고, 제2 조건을 만족하는 경우에 위상 데이터로부터 동작 클록 주기를 감산하는 제2 판정 처리부와, 위상 데이터를 동작 클록 주기로 뺀 나머지를 출력하는 나머지 데이터 출력부와, 홀드 신호를 수신하여 주기 펄스 신호의 출력을 정지하고, 제어 신호를 수신하여 주기 펄스 신호의 출력을 개시 또는 재개함과 함께 위상 데이터 카운터를 초기화하는 정지 재개 제어부를 포함하여도 된다. 마스터 주기 신호 발생부는, 제어 신호를 받았을 때, 마스터 주기 신호의 위상 데이터를 초기화하지 않고, 홀드하고 있는 마스터 주기 신호의 발생을 재개하여도 된다. 마스터 주기 신호 발생부 및 슬레이브 주기 신호 발생부는, 마스터 주기 신호 발생부 및 슬레이브 주기 신호 발생부의 각 동작 클록의 공배 주기와, 마스터 주기 신호의 주기의 공배수 타이밍으로, 제어 신호를 수신하여도 된다. 마스터 주기 신호 발생부를 복수로 구비하고, 복수의 마스터 주기 신호 발생부 및 슬레이브 주기 신호 발생부는, 복수의 마스터 주기 신호 발생부의 각 동작 클록 및 슬레이브 주기 신호 발생부의 동작 클록의 공배 주기와, 마스터 주기 신호의 주기의 공배수 타이밍으로, 제어 신호를 수신하여도 된다.

본 발명의 제2 태양에서는, 피시험 디바이스를 시험하는 시험 장치에서의 도메인간 동기 방법에 있어서, 시험 장치는, 마스터 주기 신호를 발생하는 마스터 주기 신호 발생부를 가지고, 마스터 주기 신호에 기초하여 동작하는 마스터 도메인과, 슬레이브 주기 신호를 발생하는 슬레이브 주기 신호 발생부를 가지고, 슬레이브 주기 신호에 기초하여 동작하는 슬레이브 도메인을 포함하고, 마스터 주기 신호 발생부 및 슬레이브 주기 신호 발생부에 제어 신호를 공급하는 단계와, 제어 신호를 받아, 마스터 주기 신호 발생부가 마스터 주기 신호의 발생을 재개하고, 슬레이브 주기 신호 발생부가 슬레이브 주기 신호의 위상 데이터를 초기화함과 함께 슬레이브 주기 신호의 발생을 재개하는 단계를 포함하는 도메인간 동기 방법을 제공한다.

제어 신호를 공급하는 단계의 전에, 마스터 주기 신호 발생부 및 슬레이브 주기 신호 발생부에, 마스터 주기 신호 및 슬레이브 주기 신호를 정지하는 홀드 신호를 공급하는 단계를 더 포함하여도 된다. 홀드 신호를 공급하는 단계의 실행에 의해 마스터 주기 신호 및 슬레이브 주기 신호가 정지한 것을 확인하는 단계를 더 포함하여도 된다. 제어 신호를 공급하는 단계에서, 마스터 주기 신호 발생부 및 슬레이브 주기 신호 발생부의 각 동작 클록의 공배 주기와, 마스터 주기 신호의 주기의 공배수 타이밍으로, 제어 신호를 공급하여도 된다.

또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.

도 1은 본 실시 형태의 시험 장치(100)의 기능 블록의 일례를 피시험 디바이스(DUT)(200)와 함께 도시한다.
도 2는 슬레이브 주기 신호 발생부(122)의 기능 블록의 일례를 도시한다.
도 3은 슬레이브 주기 신호 발생부(122) 및 마스터 주기 신호 발생부(112)의 출력예를 도시한다.

이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되고 있는 특징의 조합의 모두가 발명의 해결 수단에 필수이라고는 할 수 없다.

도 1은, 본 실시 형태의 시험 장치(100)의 기능 블록의 일례를 피시험 디바이스(DUT)(200)와 함께 도시한다. 시험 장치(100)는, 피시험 디바이스(200)를 시험한다. 시험 장치(100)는, 마스터 도메인(110)과 복수의 슬레이브 도메인(120)을 구비한다. 마스터 도메인(110)은, 마스터 주기 신호 발생부(112) 및 시험부(114)를 가지고, 마스터 주기 신호에 기초하여 동작한다. 슬레이브 도메인(120)은, 슬레이브 주기 신호 발생부(122) 및 시험부(124)를 가지고, 슬레이브 주기 신호에 기초하여 동작한다.

마스터 주기 신호 발생부(112)는, 마스터 주기 신호를 발생한다. 마스터 주기 신호 발생부(112)는, 제어 신호의 일례이어도 되는 계속 신호(CONT)를 받아, 홀드하고 있는 마스터 주기 신호의 발생을 재개한다. 마스터 주기 신호 발생부(112)는, 복수로 구비하여도 된다. 슬레이브 주기 신호 발생부(122)는, 슬레이브 주기 신호를 발생한다. 슬레이브 주기 신호 발생부(122)는, 제어 신호의 일례이어도 되는 계속 신호(CONT)를 받아, 슬레이브 주기 신호의 위상 데이터를 초기화함과 함께, 홀드하고 있는 슬레이브 주기 신호의 발생을 재개한다.

시험부(114) 및 시험부(124)는, 각 도메인에서 피시험 디바이스(200)를 시험한다. 또한, 여기에서는 각 도메인의 기능으로서 시험부(114) 및 시험부(124)에 의한 시험 기능을 예시하고 있지만, 각 도메인의 기능은 시험 기능에 한정되지 않는다. 예를 들어 각 도메인은, 피시험 디바이스(200)에 시험 주기를 공급하는 기능을 가져도 되고, 또는, 각 도메인 사이의 동기를 취하는 것을 목적으로 한 동기 신호를 발생하는 기능을 구비하여도 된다. 시험부(114)와 시험부(124)는, 같은 구성을 가지므로, 이하 시험부(114)에 대해서만 설명한다. 시험부(114)는, 패턴 발생부(140), 파형 생성부(142), 드라이버(144), 컴퍼레이터(146), 논리 비교부(148) 및 결과 기록부(150)를 포함한다.

패턴 발생부(140)는, 마스터 주기 신호 발생부(112)로부터 주기 펄스 신호(PGRATE)를 받아, 시험 패턴(PAT) 및 기대값 패턴(EXP)을 생성한다. 생성한 시험 패턴(PAT) 및 기대값 패턴(EXP)은, 각각 파형 생성부(142) 및 논리 비교부(148)에 공급한다. 패턴 발생부(140)는, 또한, 마스터 주기 신호 발생부(112)에 타이밍 세트(TS)를 공급한다.

파형 생성부(142)는, 패턴 발생부(140)로부터의 시험 패턴(PAT)에 기초하여, 마스터 주기 신호 발생부(112)로부터의 주기 펄스 신호(ORATE) 및 나머지 데이터(PAD)에 따라 시험 파형을 생성한다. 드라이버(144)는, 파형 생성부(142)가 생성한 시험 파형을 피시험 디바이스(200)에 공급한다.

컴퍼레이터(146)는, 피시험 디바이스(200)로부터의 출력 신호를 소정의 임계값과 비교하여 논리값 레벨로 변환한다. 논리 비교부(148)는, 컴퍼레이터(146)가 출력하는 논리값 신호를, 기대값 패턴(EXP)과 비교한다. 비교의 결과는, 결과 기록부(150)에 격납한다.

도 2는, 슬레이브 주기 신호 발생부(122)의 기능 블록의 일례를 도시한다. 슬레이브 주기 신호 발생부(122)는, 주기 메모리(152), 가산기(154), 멀티플렉서(156), 위상 데이터 카운터(158), 제1 판정 처리부(160), 제2 판정 처리부(162), 나머지 데이터 출력부(164), AND 회로(166), OR 회로(168), SR 플립플롭 회로(170), AND 회로(172) 및 슬레이브 플래그(174)를 가진다.

주기 메모리(152)는, 타이밍 세트(TS)를 받아, 슬레이브 주기 신호의 주기를 나타내는 주기 데이터를 격납한다. 가산기(154)는, 제2 판정 처리부(162)의 출력과 주기 메모리(152)에 격납된 주기 데이터를 가산한다. 멀티플렉서(156)는, 제1 판정 처리부(160)로부터의 신호에 따라, 가산기(154)로부터의 출력과 제2 판정 처리부(162)의 출력의 어느 하나를 선택하여 출력한다. 멀티플렉서(156)의 출력은 위상 데이터 카운터(158)에 공급되어 위상 데이터를 카운트업한다.

위상 데이터 카운터(158)는, 위상 데이터를 카운트한다. 위상 데이터 카운터(158)의 출력은 위상 데이터로서 제1 판정 처리부(160), 제2 판정 처리부(162), 나머지 데이터 출력부(164)에 공급된다.

제1 판정 처리부(160)는, 위상 데이터가 슬레이브 주기 신호 발생부(122)의 동작 클록 주기의 1배 이상 2배 미만인 제1 조건을 만족하는지 여부를 판정한다. 예를 들어 동작 클록 주기가 4 ns인 경우, 위상 데이터가 4 ns 이상 8 ns 미만인지를 판정한다. 판정의 결과, 해당 조건을 만족하는 경우에는, 제1 판정 처리부(160)는 주기 펄스 신호(ORATE)를 생성함과 함께 주기 데이터를 위상 데이터에 가산한다. 또한, 주기 데이터의 위상 데이터에의 가산 기능은, 가산기(154) 및 멀티플렉서(156)에 의해 실현되므로, 가산기(154) 및 멀티플렉서(156)를 제1 판정 처리부에 포함하여도 된다.

제2 판정 처리부(162)는, 위상 데이터가 0이 아닌 제2 조건을 만족하는지 여부를 판정한다. 제2 조건을 만족하는 경우, 즉 위상 데이터가 0이 아닌 경우에는, 제2 판정 처리부(162)는, 위상 데이터로부터 동작 클록 주기를 감산한다. 나머지 데이터 출력부(164)는, 위상 데이터를 동작 클록 주기로 뺀 나머지를 출력한다. 예를 들어 동작 클록 주기가 4 ns인 경우에 위상 데이터가 6 ns인 경우에는, 나머지 데이터 출력부(164)는, 2 ns를 출력한다.

AND 회로(166)는, 제1 판정 처리부(160)의 출력과 SR 플립플롭 회로(170)의 출력의 AND를 출력한다. OR 회로(168)는, AND 회로(166)의 출력과 CONT 신호 또는 START 신호의 OR를 출력한다. OR 회로(168)의 출력은 주기 펄스 신호(PGRATE)가 된다.

SR 플립플롭 회로(170)는, AND 회로(166)와 협동하여, 홀드 신호를 수신하여 주기 펄스 신호(PGRATE)의 출력을 정지한다. SR 플립플롭 회로(170)는, 제어 신호의 일례이어도 되는 CONT 신호 또는 START 신호를 수신하고, AND 회로(166)와 협동하여, 주기 펄스 신호(PGRATE)의 출력을 개시 또는 재개한다. AND 회로(172)는, 슬레이브 플래그(174)가 켜져 있을 때, 제어 신호의 일례이어도 되는 CONT 신호 또는 START 신호를 수신하여, 위상 데이터 카운터(158)를 초기화한다. 또한, SR 플립플롭 회로(170) 및 AND 회로(172)는, 정지 재개 제어부의 일례이어도 된다.

상기한 구성에 의해, 슬레이브 주기 신호 발생부(122)는, 타이밍 세트(TS), HOLD 신호, CONT 신호 또는 START 신호를 받아, 주기 펄스 신호(ORATE), 주기 펄스 신호(PGRATE) 및 나머지 데이터(PAD)를 포함한 슬레이브 주기 신호를 생성할 수 있다. 또한, 마스터 주기 신호 발생부(112)는, 슬레이브 주기 신호 발생부(122)의 슬레이브 플래그(174)가 켜져 않은 경우, 또는 슬레이브 플래그(174) 및 AND 회로(172)가 없는 경우에 상당한다. 즉, 마스터 주기 신호 발생부(112)는, 제어 신호의 일례이어도 되는 CONT 신호 또는 START 신호를 받았을 때, 마스터 주기 신호의 위상 데이터를 초기화하지 않고, 홀드하고 있는 마스터 주기 신호의 발생을 재개할 수 있다.

도 3은, 슬레이브 주기 신호 발생부(122) 및 마스터 주기 신호 발생부(112)의 출력예를 도시한다. 도 3에서 횡축은, ns 단위의 시간을 나타낸다. (1)은 동작 클록을, (2)는 슬레이브 도메인의 위상 데이터를, (3)은 슬레이브 도메인의 주기 펄스 신호(ORATE)를, (4)는 슬레이브 도메인의 나머지 데이터(PAD)를, (5)는 슬레이브 도메인의 출력 파형을 나타낸다. (6)은 마스터 도메인의 위상 데이터를, (7)은 마스터 도메인의 주기 펄스 신호(ORATE)를, (8)은 마스터 도메인의 나머지 데이터(PAD)를, (9)는 마스터 도메인의 출력 파형을 나타낸다.

여기에서, 마스터 도메인 및 슬레이브 도메인의 동작 클록 주기는 모두 4 ns, 마스터 도메인의 주기 신호는 6 ns 주기, 슬레이브 도메인의 주기 신호는 5 ns주기인 것으로 하고, 마스터 도메인 및 슬레이브 도메인의 어느 도메인도 주기 펄스 신호(ORATE)의 선두에서 상승하고 1 ns 후에 하강하는 주기 파형이 출력된다고 했다.

0 ns에서 슬레이브 및 마스터의 양 도메인이 스타트하면, 각 도메인에서 동작 클록((1))마다의 처리가 실행된다. 즉, 0 ns의 사이클에서 위상 데이터 및 나머지 데이터((2), (4), (6), (8))이 0으로 초기화되고, 슬레이브 및 마스터의 위상 데이터((2), (6))에 각각 5 ns 및 6 ns씩 가산된다. 이 때, 위상 데이터가 4 ns 이상 8 ns 미만이면 주기 펄스 신호(ORATE)((3), (7))가 활성화된다. 또한, 개시(START) 또는 계속(CONT) 시에는 무조건 주기 펄스 신호(ORATE)((3), (7))가 활성화된다.

또한, 위상 데이터가 0이 아니면, 4 ns가 감산되어, 위상 데이터의 4 ns보다 작은 나머지는 나머지 데이터(PAD)((4), (8))로서 출력된다. 각 도메인은, 주기 펄스 신호(ORATE) 및 잔여 데이터(PAD)로부터 출력 파형((5), (9))을 합성하여 출력한다.

여기에서, 각 도메인을 동기하는 경우에 대해 설명한다. 도메인 사이의 동기는, 마스터 도메인의 주기 신호를 기준으로 실시할 수 있다. 즉, 마스터가 되는 도메인으로서 예를 들어 피시험 디바이스(200)에 시험용 클록 신호를 공급하는 것과 같이, 시험의 도중에 정지하지 않은 신호를 생성하고 있는 도메인을 선택한다. 그리고, 마스터 도메인의 주기 신호와 동작 클록의 주기가 공배수가 되는 타이밍, 예를 들어 도 3에서는 24 ns의 화살표 A로 나타낸 타이밍을 선택하여 동기를 취하기 위한 계속(CONT) 신호를 인가한다. 이러한 타이밍을 선택함으로써, 마스터 도메인에 대해서는 동작을 정지하지 않아도 된다.

슬레이브 도메인에서는, 계속(CONT) 신호를 수신하면, 위상 데이터((2))를 0으로 초기화한다. 이에 의해 출력 파형((5))의 주기성이 무너지지만, 간편하게 마스터 도메인과 동기를 취할 수 있다. 슬레이브 도메인이 동기를 취하는 전후로 주기성을 유지할 필요가 없는 경우에는, 어떠한 불이익이 없는 슬레이브 도메인을 마스터 도메인에 동기시킬 수 있다. 또한, 이 경우, 주기성을 유지하는 요청이 높은 마스터 도메인에 대해서는 주기성이 유지되는 것에 주의하여야 한다.

이상대로, 주기 신호의 주기성 유지의 요청이 높은 마스터 도메인에 대해서는 주기성을 유지하면서, 슬레이브 도메인에 대해서는 거의 제약 없이 마스터 도메인과 동기시킬 수가 있다. 또한, 상기한 실시 형태에서는 마스터 도메인과 슬레이브 도메인의 동작 클록이 같은 경우를 설명했지만, 마스터 도메인의 동작 클록과 슬레이브 도메인의 동작 클록이 상이하여도 된다. 이 경우, 계속(CONT) 신호를 수신할 수 있는 타이밍은, 마스터와 슬레이브의 각 도메인의 동작 클록의 공배수일 필요가 있다.

즉, 마스터 주기 신호 발생부(112) 및 슬레이브 주기 신호 발생부(122)는, 마스터 주기 신호 발생부(112) 및 슬레이브 주기 신호 발생부(122)의 각 동작 클록의 공배 주기와 마스터 주기 신호의 주기의 공배수 타이밍으로, 제어 신호 예를 들어 계속(CONT) 신호를 수신할 수 있다. 마스터 주기 신호 발생부(112)를 복수로 구비하는 경우, 복수의 마스터 주기 신호 발생부(112) 및 슬레이브 주기 신호 발생부(122)는, 복수의 마스터 주기 신호 발생부(112)의 각 동작 클록 및 슬레이브 주기 신호 발생부(122)의 동작 클록의 공배 주기와 마스터 주기 신호의 주기의 공배수 타이밍으로, 제어 신호 예를 들어 계속(CONT) 신호를 수신할 수 있다.

또한, 제어 신호 예를 들어 계속(CONT) 신호를 공급하기 전에, 마스터 주기 신호 발생부(112) 및 슬레이브 주기 신호 발생부(122)에, 마스터 주기 신호 및 슬레이브 주기 신호를 정지하는 홀드 신호를 공급하여도 된다. 또한, 홀드 신호를 공급하여 마스터 주기 신호 및 슬레이브 주기 신호가 정지된 것을 확인하고, 그 후, 계속(CONT) 신호를 공급하여도 된다. 계속(CONT) 신호는 개시(START) 신호로 대신하여도 된다.

이상, 본 발명을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.

청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 청구의 범위, 명세서, 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용하여 설명했다고 하여도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.

100 시험 장치
110 마스터 도메인
112 마스터 주기 신호 발생부
114 시험부
120 슬레이브 도메인
122 슬레이브 주기 신호 발생부
124 시험부
140 패턴 발생부
142 파형 생성부
144 드라이버
146 컴퍼레이터
148 논리 비교부
150 결과 기록부
152 주기 메모리
154 가산기
156 멀티플렉서
158 위상 데이터 카운터
160 제 1 판정 처리부
162 제 2 판정 처리부
164 나머지 데이터 출력부
166 AND 회로
168 OR 회로
170 SR 플립플롭 회로
172 AND 회로
174 슬레이브 플래그
200 피시험 디바이스
CONT 계속 신호
EXP 기대값 패턴
ORATE 주기 펄스 신호
PAD 나머지 데이터
PAT 시험 패턴
PGRATE 주기 펄스 신호
TS 타이밍 세트

Claims

피시험 디바이스를 시험하는 시험 장치에 있어서,
마스터 주기 신호를 발생하는 마스터 주기 신호 발생부를 가지며, 상기 마스터 주기 신호에 기초하여 동작하는 마스터 도메인; 및
슬레이브 주기 신호를 발생하는 슬레이브 주기 신호 발생부를 가지며, 상기 슬레이브 주기 신호에 기초하여 동작하는 슬레이브 도메인
을 포함하고,
상기 마스터 주기 신호 발생부는, 제어 신호를 받아, 홀드하고 있는 상기 마스터 주기 신호의 발생을 재개하고,
상기 슬레이브 주기 신호 발생부는, 상기 제어 신호를 받아, 상기 슬레이브 주기 신호의 위상 데이터를 초기화함과 함께, 홀드하고 있는 상기 슬레이브 주기 신호의 발생을 재개하는,
시험 장치.
제1항에 있어서,
상기 슬레이브 주기 신호 발생부는,
상기 위상 데이터를 카운트하는 위상 데이터 카운터;
상기 슬레이브 주기 신호의 주기를 나타내는 주기 데이터를 격납하는 주기 메모리;
상기 위상 데이터가 상기 슬레이브 주기 신호 발생부의 동작 클록 주기의 1배 이상 2배 미만인 제1 조건을 만족하는지 여부를 판정하고, 상기 제1 조건을 만족하는 경우에 주기 펄스 신호를 생성함과 함께 상기 주기 데이터를 상기 위상 데이터에 가산하는 제1 판정 처리부;
상기 위상 데이터가 0이 아닌 제2 조건을 만족하는지 여부를 판정하고, 상기 제2 조건을 만족하는 경우에 상기 위상 데이터로부터 상기 동작 클록 주기를 감산하는 제2 판정 처리부;
상기 위상 데이터를 상기 동작 클록 주기로 뺀 나머지를 출력하는 나머지 데이터 출력부; 및
홀드 신호를 수신하여 상기 주기 펄스 신호의 출력을 정지하고, 상기 제어 신호를 수신하여 상기 주기 펄스 신호의 출력을 개시 또는 재개함과 함께 상기 위상 데이터 카운터를 초기화하는 정지 재개 제어부
를 포함하는,
시험 장치.
제2항에 있어서,
상기 마스터 주기 신호 발생부는, 상기 제어 신호를 받았을 때, 상기 마스터 주기 신호의 위상 데이터를 초기화하지 않고, 홀드하고 있는 상기 마스터 주기 신호의 발생을 재개하는,
시험 장치.
제3항에 있어서,
상기 마스터 주기 신호 발생부 및 상기 슬레이브 주기 신호 발생부는, 상기 마스터 주기 신호 발생부 및 상기 슬레이브 주기 신호 발생부의 각 동작 클록의 공배 주기와, 상기 마스터 주기 신호의 주기의 공배수 타이밍으로, 상기 제어 신호를 수신하는,
시험 장치.
제3항에 있어서,
상기 마스터 주기 신호 발생부를 복수로 구비하고,
복수의 상기 마스터 주기 신호 발생부 및 상기 슬레이브 주기 신호 발생부는, 복수의 상기 마스터 주기 신호 발생부의 각 동작 클록 및 상기 슬레이브 주기 신호 발생부의 동작 클록의 공배 주기와, 상기 마스터 주기 신호의 주기의 공배수 타이밍으로, 상기 제어 신호를 수신하는,
시험 장치.
피시험 디바이스를 시험하는 시험 장치에서의 도메인간 동기 방법에 있어서,
상기 시험 장치는, 마스터 주기 신호를 발생하는 마스터 주기 신호 발생부를 가지고, 상기 마스터 주기 신호에 기초하여 동작하는 마스터 도메인과, 슬레이브 주기 신호를 발생하는 슬레이브 주기 신호 발생부를 가지고, 상기 슬레이브 주기 신호에 기초하여 동작하는 슬레이브 도메인을 포함하고,
상기 마스터 주기 신호 발생부 및 상기 슬레이브 주기 신호 발생부에 제어 신호를 공급하는 단계; 및
상기 제어 신호를 받아, 상기 마스터 주기 신호 발생부가 상기 마스터 주기 신호의 발생을 재개하고, 상기 슬레이브 주기 신호 발생부가 상기 슬레이브 주기 신호의 위상 데이터를 초기화함과 함께 상기 슬레이브 주기 신호의 발생을 재개하는 단계
를 포함하는,
도메인간 동기 방법.
제6항에 있어서,
상기 제어 신호를 공급하는 단계의 전에, 상기 마스터 주기 신호 발생부 및 상기 슬레이브 주기 신호 발생부에, 상기 마스터 주기 신호 및 상기 슬레이브 주기 신호를 정지하는 홀드 신호를 공급하는 단계를 더 포함하는,
도메인간 동기 방법.
제7항에 있어서,
상기 홀드 신호를 공급하는 단계 후에, 상기 마스터 주기 신호 및 상기 슬레이브 주기 신호가 정지한 것을 확인하는 단계를 더 포함하는,
도메인간 동기 방법.
제8항에 있어서,
상기 제어 신호를 공급하는 단계에서, 상기 마스터 주기 신호 발생부 및 상기 슬레이브 주기 신호 발생부의 각 동작 클록의 공배 주기와, 상기 마스터 주기 신호의 주기의 공배수 타이밍으로, 상기 제어 신호를 공급하는,
도메인간 동기 방법.