JP2008118179A - 半導体集積回路 - Google Patents
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Abstract
【課題】 回路がリセット解除後に動き出すまでの時間をより短くする半導体集積回路を提供する。
【解決手段】 クロックが必要な同期リセットによる一定期間クロックの供給を止める信号を受け対象回路へのクロックの供給をその間止める第１の回路と、前記期間に前記同期リセットに由来する非同期リセット信号を受け対象回路へこの非同期リセット信号を出力する第２の回路と、前記期間の終了前に前記同期リセットに由来するロード信号を受け対象回路へ前記期間の終了後の初期値を出力する第３の回路とを有することを特徴とする半導体集積回路。
【選択図】 図１
【解決手段】 クロックが必要な同期リセットによる一定期間クロックの供給を止める信号を受け対象回路へのクロックの供給をその間止める第１の回路と、前記期間に前記同期リセットに由来する非同期リセット信号を受け対象回路へこの非同期リセット信号を出力する第２の回路と、前記期間の終了前に前記同期リセットに由来するロード信号を受け対象回路へ前記期間の終了後の初期値を出力する第３の回路とを有することを特徴とする半導体集積回路。
【選択図】 図１
Description
本発明は、半導体集積回路に係り、特にリセット信号を解除するタイミングに関する。
大規模LSIの回路において、例えばフリップフロップの殆どは非同期リセットを持つが、リセット解除後に動き出すまでの時間をなるべく短くしたいという需要がある。このとき必要なことはクロックの立ち上がりとリセットの解除が被らないようにすることである。
関連して特許文献１に記載されている技術は、例えば電源投入後にPLL回路が安定するまで待ってから、クロックを止めその間にリセット信号のリリースを行うものでありクロックのエッジとリセットのエッジが重なることを抑止するという基本的な機能は盛込まれているが、LSIの通常の動作中のリセット解除後に動き出すまでの時間をなるべく短くしたいという需要に応える技術の開示は行われていない。
特開２００６−１６３５３１号公報
本発明は、回路がリセット解除後に動き出すまでの時間をより短くする半導体集積回路を提供することを目的とする。
上記課題を解決するために、本発明の半導体集積回路は、クロックが必要な同期リセットによる一定期間クロックの供給を止める信号を受け対象回路へのクロックの供給をその間止める第１の回路と、前記期間に前記同期リセットに由来する非同期リセット信号を受け対象回路へこの非同期リセット信号を出力する第２の回路とを有することを特徴とする。
本発明によれば、回路がリセット解除後に動き出すまでの時間をより短くする半導体集積回路が得られる。
以下、本発明の実施例を説明する。
本発明による実施例１を図１及び図２を参照して説明する。
図１は、この発明の一実施例を示す回路構成図を示している。第１のフリップフロップ群１と第２のフリップフロップ群２とがあり、それぞれのリセット端子には外部から供給される２つの非同期リセット信号ASYNC_RST_X_IOとASYNC_RST_X_COREのいずれかがLOWアクティブのときにリセットがかかるようにゲート回路３が接続されている。このうちASYNC_RST_X_IOは例えばLSIの外部ピンから導かれLSI全体をリセットするような信号である。またASYNC_RST_X_COREは次にタイミング図を参照しながら説明する同期リセット信号由来の信号である。
図１は、この発明の一実施例を示す回路構成図を示している。第１のフリップフロップ群１と第２のフリップフロップ群２とがあり、それぞれのリセット端子には外部から供給される２つの非同期リセット信号ASYNC_RST_X_IOとASYNC_RST_X_COREのいずれかがLOWアクティブのときにリセットがかかるようにゲート回路３が接続されている。このうちASYNC_RST_X_IOは例えばLSIの外部ピンから導かれLSI全体をリセットするような信号である。またASYNC_RST_X_COREは次にタイミング図を参照しながら説明する同期リセット信号由来の信号である。
またAND回路４はクロックイネーブル信号CLKENが遅延要素４ａ（１ビットシフトレジスタ等）により１CLK分近く遅延された結果である遅延信号がアクティブのときクロック信号CLKが第１のフリップフロップ群１と第２のフリップフロップ群２とへGATED_CLKとして供給されるように接続されている。
また第１のフリップフロップ群１のデータ入力は論理回路５の出力と接続され、論理回路５と初期値の保持手段である初期値設定レジスタ６の出力はSOFT_RST_LOAD信号で切換えられるセレクタ７を介して第２のフリップフロップ群２のデータ入力へと導かれている。
なお第１のフリップフロップ群１と第２のフリップフロップ群２のセット端子は通常はHIGHレベルの図示せぬ信号に接続されている。
図２は実施例１の制御信号の波形を示すタイミング図である。外図１の回路の外部から供給されるクロック信号CLKに同期する外部の同期リセット信号SYNC_RSTを発端とする、同じく外部の一連のタイミング信号COUNT_EN、COUNT、SOFT_RST_LOAD、CLKEN、ASYNC_RST_X_COREがある。
図２は実施例１の制御信号の波形を示すタイミング図である。外図１の回路の外部から供給されるクロック信号CLKに同期する外部の同期リセット信号SYNC_RSTを発端とする、同じく外部の一連のタイミング信号COUNT_EN、COUNT、SOFT_RST_LOAD、CLKEN、ASYNC_RST_X_COREがある。
ソフトリセットがアサート（発現）されると即ちまずSYNC_RSTにより次のCLKタイミングでカウントイネーブル信号COUNT_ENがアクティブとなり、図示せぬ外部の８進カウンタのカウントがはじまる。このカウント値を示すCOUNTは、COUNT_ENの次のCLKタイミングからカウントアップし、値が７まで達するとSOFT_RST_LOAD信号を発し次のタイミングでCOUNT_ENがLOWとなりカウンタにリセットがかかりカウント値は０となる。
他方、CLKENはSYNC_RSTの立下りより１CLKタイミング遅れてLOWになるように供給されていて、更に１CLKタイミング遅れてASYNC_RST_X_COREが１CLK周期LOWアクティブになるよう入力されている。
従来戻り値をプログラマブルに制御したいなどと言う要求により、上記とは別の同期リセット信号を持つ事もあった。この同期リセットをそのまま非同期に入れると、クロックツリーとリセットツリーでスキューの問題が生じるので、シミュレーションやレイアウトが難しくなる。ここでは同期リセットをカウンタの開始信号とし、カウンタ値でクロック供給を一旦止める事によりスキュー問題を解消している。
即ちソフトリセットがアサート（発現）されると即ちまずSYNC_RSTに起因してカウントが始まり、初めにクロック供給が止められる。クロックが止まっている間（GATED_CLKがデアサート）に非同期リセットASYNC_RST_X_COREでリセットが掛けられて、リセット開放からクロック供給再開まで待つ。図では5クロック待っているが、待つ時間は、クロックツリーとリセットツリーのスキューとカウントするクロックの周期で決定されるので、可変であっても良い。これは、リセット解除後に動き出すまでの時間をなるべく短くしたいという需要に応えるものである。結局、同期リセット信号SYNC_RSTを非同期リセット信号ASYNC_RST_X_COREとして言わば同期／非同期混在回路を形成することにより、クロックの立ち上がりとリセットの解除が被らないようにすることを確実にしながらリセットの開放を行っている。
本発明による実施例２を図１及び図３を参照して説明する。実施例１と共通する部分は説明を省略する。
図３は実施例２のタイミング図である。この例では同期リセットはCLK自身の4分周クロック（CLK4）もSYNC_RSTより2CLKタイミング後にリセットするように別途されている。
図３は実施例２のタイミング図である。この例では同期リセットはCLK自身の4分周クロック（CLK4）もSYNC_RSTより2CLKタイミング後にリセットするように別途されている。
ソフトリセットがアサートされるタイミングとCLK4の位相には制約が無いが、クロック供給が止められる間に、分周クロック生成用のカウンタもリセットする事により、リセット開放時には4分周クロックの位相は揃う。この為、4分周クロック用にプログラマブルな値を読み込ませる為のSOFT_RST_LOAD信号を遅延させる必要が無い。
より詳細に説明すると第１のフリップフロップ群１は従来であれば例えばSYNC_RSTのタイミングで全てリセットまたはセットされるように、論理回路５と固定値０または１の信号線とのセレクタ出力がデータ信号として供給されているような構成が想定されるものである。
しかしここでは、SYNC_RSTにかわるSOFT_RST_LOADのタイミングでは全てリセットされている。第１のフリップフロップ群１の例として4分周クロック発生回路は主にフリップフロップ２個で構成され、もし全てセットした方が都合が良い場合であれば、ここでSYNC_RSTより2CLKタイミング後にセットするようにフリップフロップのセット端子側に信号を入れるように変更しておけばよく、リセットすることと本質は同じである。
上記のように従来多くの同期リセット線があってもプログラマブルな値を読み込ませる必要のあるフリップフロップの数は限られているので、この方法を適用すると多くの同期リセット線が回路から取り除かれセレクタ等gate数を削減することが出来る。
従来戻り値をプログラマブルに制御したいなどと言う要求により、上記とは別の同期リセット信号を持つ事もあった。この同期リセットが増えるとgate数が増加していたがプログラマブル部に対してはロード信号を発生させる一方で、同期リセットの配線を大幅に減らす事を可能にしている。
なお、この発明は上記実施例に限定されるものではなく、この外その要旨を逸脱しない範囲で種々変形して実施することができる。
また、上記した実施の形態に開示されている複数の構成要素を適宜に組み合わせることにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除しても良いものである。さらに、異なる実施の形態に係る構成要素を適宜組み合わせても良いものである。
また、上記した実施の形態に開示されている複数の構成要素を適宜に組み合わせることにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除しても良いものである。さらに、異なる実施の形態に係る構成要素を適宜組み合わせても良いものである。
１…第１のフリップフロップ群、２…第２のフリップフロップ群、３…ゲート回路、４…AND回路、４ａ…遅延要素、５…論理回路、６…初期値設定レジスタ。
Claims (4)
- クロックが必要な同期リセットによる一定期間クロックの供給を止める信号を受け対象回路へのクロックの供給をその間止める第１の回路と、
前記期間に前記同期リセットに由来する非同期リセット信号を受け対象回路へこの非同期リセット信号を出力する第２の回路とを
有する半導体集積回路。 - クロックが必要な同期リセットによる一定期間クロックの供給を止める信号を受け対象回路へのクロックの供給をその間止める第１の回路と、
前記期間に前記同期リセットに由来する非同期リセット信号を受け対象回路へこの非同期リセット信号を出力する第２の回路と、
前記期間の終了前に前記同期リセットに由来するロード信号を受け対象回路へ前記期間の終了後の初期値を出力する第３の回路とを
有することを特徴とする半導体集積回路。 - 前記初期値の保持手段を有し、前記第３の回路はこの保持手段による前記初期値を出力する以外のときには外部の論理回路の出力を対象回路に向けて通過させて出力することを特徴とする請求項２に記載の半導体集積回路。
- 前記期間に前記同期リセットに由来する外部のリセットを受けていない外部回路を対象回路として、前記第３の回路は外部の論理回路の出力をこの対象回路に向けて通過させて出力することを特徴とする請求項３に記載の半導体集積回路。
Priority Applications (1)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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ID=39503814
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010032440A1 (ja) * | 2008-09-17 | 2010-03-25 | 株式会社アドバンテスト | 試験装置およびドメイン間同期方法 |
| JP2013046268A (ja) * | 2011-08-25 | 2013-03-04 | Sanyo Electric Co Ltd | クロック分周装置 |
| US8514004B2 (en) | 2010-09-10 | 2013-08-20 | Samsung Electronics Co., Ltd. | Clock management unit and method of managing a clock signal |
-
2006
- 2006-10-31 JP JP2006296863A patent/JP2008118179A/ja active Pending
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| US8514004B2 (en) | 2010-09-10 | 2013-08-20 | Samsung Electronics Co., Ltd. | Clock management unit and method of managing a clock signal |
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