JP2006010695A - ピンごとのクロック合成方法およびシステム - Google Patents

Abstract

【課題】複数のピンを有する被測定電子デバイス（ＤＵＴ）用のデジタルクロック信号を合成するための方法を提供する。
【解決手段】本発明による方法は、中央で基準クロック（ＲＣＬＫ）を生成するステップと、この基準クロック（ＲＣＬＫ）を複数の電子回路に分配するステップと、を含み、電子回路の各々は、被測定デバイス（ＤＵＴ）のピンを所定の信号パターンで電気的に制御するテスト信号プロセッサ（２０ａ、２０ｂ、２０ｃ）を備えており、本方法は、テスト信号プロセッサ（２０ａ、２０ｂ、２０ｃ）においてデジタルクロック信号（ＰＣＬＫ）をローカルに合成するステップにより特徴付けられ、デジタルクロック信号（ＰＣＬＫ）は、テスト信号プロセッサ（２０ａ、２０ｂ、２０ｃ）によって電気的に制御される被測定デバイス（ＤＵＴ）のピンに対して、個別的である。
【選択図】図１

Description

本発明は、異なる周波数が可能な、チャネル間の位相と周波数同期化を含む、自動テスト装置（ＡＴＥ）内の多重チャネルのクロック合成の改善に関する。

一般に適切な動作を保証するために集積回路（ＩＣ）をテストする必要がある。これは特に、ＩＣ開発および製造時に要求される。製造の場合は、ＩＣは通常、最終的に適用する前にテストされる。テスト中、ＩＣは被測定デバイス（ＤＵＴ）として、種々のタイプの刺激信号に晒され、その応答が測定、処理され、通常は、良好なデバイスで期待される応答と比較される。自動テスト装置（ＡＴＥ）は通常、デバイス特有のテストプログラムに従ってこれらのタスクを行う。ＡＴＥの例は、たとえばｈｔｔｐ：／／ｗｗｗ．ａｔｅ．ａｇｉｌｅｎｔ．ｃｏｍ／ｓｔｅ／ｐｒｏｄｕｃｔｓ／ｉｎｔｅｌｌｉｇｅｎｔ＿ｔｅｓｔ／ＳＯＣ＿ｔｅｓｔ／ＳＯＣ＿Ｔｅｃｈ＿Ｏｖｉｅｗ．ｓｈｔｍｌに開示された、アジレント・テクノロジーズ（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ）社の半導体テストシステムのＡｇｉｌｅｎｔ８３０００ファミリと９３０００ファミリである。これらのシリーズの詳細は、たとえばＥＰ−Ａ−８５９３１８、ＥＰ−Ａ−８６４９７７、ＥＰ−Ａ−８８６２１４、ＥＰ−Ａ−８８２９９１、ＥＰ−Ａ−１０９２９８３、ＵＳ−Ａ−５，４９９，２４８、ＵＳ−Ａ−５，４５３，９９５にも開示されている。

自動テスト装置（ＡＴＥ）は通常は電子回路を含むカードを使用して構成される。各カードはテスト信号プロセッサによって、既定の信号パターンで被測定デバイス（ＤＵＴ）のピンの対を電気的に制御する。多くのカードがカードケージの中でそれぞれ配列され、また通常は多くのカードケージがＡＴＥを形成する。

基準周波数は中央から提供され、ここから典型的には数１００ＭＨｚの１つまたはいくつかの同期化されたマスタクロック（ＭＣＬＫ）が導出され、中央で同期化され、カードに分配される。カードクロック（ＣＣＬＫ）は、カードにおいて数個のマスタクロック（ＭＣＬＫ）からローカルに選択することができる。

別法としては、クロックは中央基準周波数を使用してカードレベルで合成することができ、カードクロックは、直接デジタル合成（ＤＤＳ）および後続の位相ロックループ（ＰＬＬ）に供給される中央同期信号（ＳＹＮＣ）に同期化することができる。

本発明の目的は、改善されたクロック合成を提供することである。本発明の別の目的は、改善されたクロック合成を使用して電子デバイスのテストを改善することである。

これらの目的は独立請求項が定義するように解決される。好ましい実施形態は、従属請求項が定義する。

本発明によれば、クロックはピンごとに合成される。すなわち、本発明はピンごとのクロック合成に関する。

好ましくは、基準周波数したがって基準クロック（ＲＣＬＫ）を中央で生成し、カード、すなわち、テスト信号プロセッサを含む電子回路に分配する。テスト信号プロセッサの各々はＤＵＴのピンを電気的に制御する。好ましくは、各テスト信号プロセッサは、ＤＵＴの１本のシングルピンをそれぞれ制御する。ピンごとのクロック（ＰＣＬＫ）が合成され、ＰＣＬＫの周波数、および／または、位相、振幅の変調を含む、ピンの制御下でのクロック変調が可能である。

好ましくは、超周期（super-period）クロック（ＳＣＬＫ）が中央で生成され、ピンごとの制御に分配される。ここでＳＣＬＫはＲＣＬＫをＮ／Ｍで除算することによって生成される。上式でＮとＭは整数でＮ＜Ｍである。ＰＣＬＫはＳＣＬＫと同期化できる。ＰＣＬＫの合成および同期化は、モノリシックにテスト信号プロセッサに集積できる。

本発明では、ジッタは最小になる。すなわち、きれいで高速なクロックとなり、ノイズピックアップはトラッキング速度のすぐ下であり、特に重要な高速ジッタはＰＬＬ内で抑制され、カード上でピックアップされたノイズからのジッタが回避される。ＤＤＳ内の高速デジタル／アナログ変換器（ＤＡＣ）から生じるコストとパフォーマンスの限界が回避される。クロック周波数および／または位相は、完全にピン制御下にあり、ピンごとに変調できる。

本発明はさらに、コンピュータなどのデータ処理システム上で実行するとデジタルクロック信号を合成する方法を実行するソフトウェアプログラムまたは製品に関する。好ましくは、プログラムまたは製品はデータキャリア上に記憶される。

さらに本発明は、本発明によってデジタルクロック信号を合成するシステムに関する。

本発明の他の目的および多くの付随する利点は、次の詳細な説明を、付随する図面と共に参照すれば容易によりよく理解できるであろう。実質的または機能的に等しいかまたは同様な機能は、同じ参照記号で参照する。

図１は、被測定電子デバイスＤＵＴ（図示せず）すなわち自動テスト装置ＡＴＥ用のデジタルクロック信号ＰＣＬＫを合成するシステム１０の構成図を示す。システム１０は中央のクロック発生器１２と、中央で生成されたクロック信号ＲＣＬＫ、ＳＣＬＫ、および同期信号ＳＹＮＣを複数のカード１６ａ〜１６ｃおよび１８ａ〜１８ｃに分配するクロック分配線１４と、を含む。カード１６ａ〜１６ｃおよび１８ａ〜１８ｃは、カードケージ１６および１８の中にそれぞれ配置される。

各カード１６ａ〜１６ｃおよび１８ａ〜１８ｃは、複数のテスト信号プロセッサ２０ａ〜２０ｃを備えることができる。これらの各々はＤＵＴの１本のピンを制御する、すなわち対応するピンを刺激し、刺激に対する電気応答を検出する。中央クロック発生器１２は基準クロックＲＣＬＫ、超周期クロックＳＣＬＫ、同期信号ＳＹＮＣを提供し分配する。ここでＳＣＬＫとＳＹＮＣは下記のようにＲＣＬＫから導出される。

図２は、中央クロック発生器１２およびテスト信号プロセッサ２０ａの構成をより詳細に示す。中央クロック発生器１２は好ましくはシステム１０の中央に備えられ、基準クロックＲＣＬＫを生成する基準周波数発生器２２を備える。基準クロックＲＣＬＫは分配線１４によってすべてのカードケージ１６、１８のすべてのカード１６ａ〜１６ｃのすべてのテスト信号プロセッサ２０ａに分配される。中央クロック発生器１２の中で、超周期クロックＳＣＬＫがＲＣＬＫのＮ／Ｍ除算２４によって合成される。ここでＮとＭは整数でＮ＜Ｍであり、後続の位相ロックループＰＬＬを伴う。さらに、同期信号ＳＹＮＣは、同期化手段２６がＳＣＬＫから導出する。ＳＣＬＫおよびＳＹＮＣも分配線１４によってすべてのテスト信号プロセッサ２０ａに分配される。

上記の実施形態では、カード１６ａは、２０ａ〜２０ｃの３つのテスト信号プロセッサを含む。信号ＲＣＬＫ、ＳＣＬＫ、ＳＹＮＣは各テスト信号プロセッサ２０ａ〜２０ｃに分配され、各テスト信号プロセッサはＤＵＴの１本のピンを個別に制御する。ＳＣＬＫは、同期化する必要があるすべてのピン周期の最小公倍数に設定される。各超周期の後、すべてのＰＣＬＫは同じ位相を有する。テスト信号プロセッサ２０ａの中では、ＲＣＬＫはＮ／Ｍ除算３４を受ける。ここで、ＮとＭは整数でありＮ＜Ｍで、後続のＰＬＬを伴う。この結果得られるクロック信号は遅延素子３６に入力される。遅延素子３６は制御可能な遅延時間を提供し、遅延素子３６によって出力される正規化されたクロック信号ＮＣＬＫの位相を調節する機能を有する。遅延素子３６は位相検出器３８によって制御され、位相検出器３８にはＮＣＬＫとＳＣＬＫが入力される。各超周期の後に、すべてのＰＣＬＫは同じ位相を有する。各ピンは、そのＮＣＬＫを超周期に対してアライメントする。ＮＣＬＫは除数Ｐを有する除算器４０に入力され、ピンごとのクロックＰＣＬＫが生成される。除算器４０は、ＳｙｎｃとＲＣＬＫが入力される遅延カウンタ４２から出力されるスタート信号によって始動される。制御可能な遅延はＮＣＬＫをＳＣＬＫに対してアライメントするために必要な時間より長い。すべてのＮＣＬＫがアライメントされると、除算器４０が始動し、ＰＣＬＫを生成する。

周波数分解能は、因数Ｎ、Ｍ、Ｐによって決定される。Ｐ＝１については、除算器４０は簡単なゲートに置き換えることができる。ＲＣＬＫをテスト信号プロセッサ２０ａに分配せずＳＣＬＫからＲＣＬＫを導出することも可能である。しかし、ＳＣＬＫは低い場合があり、低いＳＣＬＫからＲＣＬＫを導出することは簡単ではないので、ＲＣＬＫとＳＣＬＫの両方を分配することが好ましい。

図３は、フラクショナル（分数）Ｎ ＰＬＬまたはデルタシグマ変調（ＤＳＭ）フラクショナルＮ ＰＬＬでピンごとにクロックを合成する本発明で可能な微細な周波数分解能の構成図である。入力周波数ｆｉｎは除算器５２を使用してＭで除算され、ｆＭ＝ｆｉｎ／Ｍが得られ、これは位相検出器５４に入力される。位相検出器５４の出力信号は低域通過フィルタ５６に入力される。低域通過フィルタ５６の出力信号は、出力周波数ｆｏｕｔを有する電圧制御発振器５８を制御する。

出力周波数ｆｏｕｔを有する出力信号は、Ｎａｖｇ＝値ＮのシーケンスＮ（ｋ）の平均、と定義される調節可能な除数Ｎａｖｇを有する除算器６０を介して位相検出器５４にフィードバックされる。したがって除算器６０は周波数ｆＮ＝ｆｏｕｔ／Ｎａｖｇの出力信号を有し、これは位相検出器５４に入力される。従って、出力周波数と入力周波数の商ｆｏｕｔ／ｆｉｎはＮａｖｇ／Ｍとして調節可能である。ここで商は非常に微細に調節でき、特にＮの端数部（fractional of N）はシーケンスＮ（ｋ）の値に依存する。さらに、出力周波数ｆｏｕｔの出力信号は、入力周波数ｆｉｎの入力信号と同じ位相を有する。このような奇周波数（odd frequency）は必ずしも位相同期化する必要がなく、ＮＣＬＫとＳＣＬＫとのアライメントをとる必要がない場合があるが、必要かまたは少なくとも有利であれば、図３に示す回路はこのような同期化を提供する。

図４は、図３に示す除算器６０の値ＮのシーケンスＮ（ｋ）を提供する２つの可能な実施形態を示す。一方、上記の図３の回路は、特にピンごとのダイナミックな周波数変動についてブロック５０に示される。シーケンスＮ１（Ｋ）は、パターンメモリ６４からデータを受信し、中央のワークステーションまたはローカルプロセッサの制御線６６によって制御されるデータシーケンサ６２から直接提供される。別法としては、シーケンスＮ２（ｋ）は専用ハードウェア、たとえばデルタシグマ変調器（ＤＳＭ）６８が提供することができる。これはハードウェアまたはソフトウェアで実現できる。

ピンごとの周波数変動により、高速周波数揺動（wobbling）または掃引が可能になり、ＤＵＴが機能仕様に合格する周波数範囲を決定することができる。タイミングと周期は短時間で変更できる。アナログ／デジタル変換（ＡＤＣ）クロックを使用し、非均一サンプリングを行い、エイリアシングを低減することができる。変調された中間周波数（ＩＦ）信号と無線周波数（ＲＦ）信号は、図３に示す回路５０の除算器６０を、適切なデータシーケンサまたはデータソースで単にシーケンス化することで生成できる。

図５は、ピン制御下でデジタルビットストリーム内に生成される可能性のあるジッタの構成図を示す。図３に示し上述された回路はブロック５０で表す。出力周波数ｆｏｕｔは、データソース、すなわち、データソース７８からブロック５０に入力されたシーケンスＮ（ｋ）にしたがって変調されたクロックを表す。ｆｏｕｔを変調することにより、パターンメモリ７４から発生されデータシーケンサ７６を通過しＤＵＴに入力される、先入れ先出し（ＦＩＦＯ）メモリの出力ビットストリームは、出力周波数ｆｏｕｔの変調に従ったジッタを含む。

本発明の修正および／または変形の例として、ＰＬＬは、ＬＣ発振器またはリング発振器に基づいていてもよいことに注意されたい。正規化されたクロックＮＣＬＫは、Ｎ／Ｍ ＰＬＬ、フラクショナルＮ ＰＬＬ、デルタシグマ変調フラクショナルＮ ＰＬＬで合成できる。ＲＣＬＫ信号は固定でもよいし、アプリケーション依存で調節してもよい。ここでＲＣＬＫはたとえば１０ＭＨｚの範囲など非常に低くてもよく、１００ＭＨｚの範囲など中間でもよく、１ＧＨｚまたは１ＧＨｚ以上の範囲など高くてもよい。

デジタルクロック信号合成システムの構成図である。 中央クロック発生器およびテスト信号プロセッサの構成をより詳細に示す図である。 本発明のピンごとのクロック合成について可能な微細な周波数分解能の構成図である。 シーケンスＮ（ｋ）を提供する２つの可能な実施形態を示す図である。 ピン制御下のデジタルビットストリーム中で可能なジッタ生成の構成図である。

符号の説明

１０：システム
１２：中央のクロック発生器
１４：クロック分配線
１６：カードケージ
１６ａ〜１６ｃ：カード
１８：カードケージ
１８ａ〜１８ｃ：カード
２０ａ〜２０ｃ：テスト信号プロセッサ
２２：基準周波数発生器
２４：除算
３４：除算
３６：遅延素子
３８：位相検出器
４０：除算器
４２：遅延カウンタ
５２：除算器
５４：位相検出器
５６：低域通過フィルタ
５８：電圧制御発振器
６０：除算器
６２：データシーケンサ
６４：パターンメモリ
６６：制御線
６８：デルタシグマ変調器
７４：パターンメモリ
７６：データシーケンサ
７８：データソース

Claims (11)

1. 複数のピンを有する被測定電子デバイス用のデジタルクロック信号を合成する方法であって、
   中央で基準クロックを生成するステップと、
   前記基準クロックを複数の電子回路に分配するステップであって、該電子回路の各々は、前記被測定デバイスのピンを既定の信号パターンで電気的に制御するテスト信号プロセッサを備えている、ステップと、
   前記テスト信号プロセッサにおいてデジタルクロック信号をローカルに合成するステップであって、該デジタルクロック信号は、前記テスト信号プロセッサが電気的に制御する被測定デバイスのピンについて個別である、ステップと、
   を含む、方法。
2. 前記ピンごとのデジタルクロック信号の周波数、位相、および／または、振幅を、デジタルデータソースに記憶されたデジタルデータに従ってピンごとに変調することを特徴とする、請求項１に記載の方法。
3. 前記ピンごとのデジタルクロック信号の合成は、前記テスト信号プロセッサにおいてモノリシックに集積され、前記信号パターンのシーケンス、タイミング、およびクロックは、１つの半導体チップの中でピンごとに生成されることを特徴とする、請求項１または２に記載の方法。
4. 前記被測定デバイスの少なくとも一部のピンまたは好ましくはすべてのピンについて、個別のテスト信号プロセッサが、ピンごとのデジタルクロック信号の集積合成手段を備えていることを特徴とする、請求項３に記載の方法。
5. 前記合成は、後続の位相ロックループを伴う、前記基準クロックのＮ／Ｍ除算（ＮおよびＭは整数であり、Ｎ＜Ｍ）を備えていることを特徴とする、請求項１から４のいずれか一項に記載の方法。
6. 前記Ｎ／Ｍ除算された基準クロックは、後続の位相ロックループを伴う、前記基準クロックのＮ／Ｍ除算（ＮとＭは整数であり、Ｎ＜Ｍ）を含む中央で生成された同期信号と同期化され、該同期信号は前記電子回路に分配されることを特徴とする、請求項５に記載の方法。
7. 超周期が中央で生成され前記電子回路に分配され、前記超周期は同期化する必要のあるすべてのピンごとのクロック周期の最小公倍数に設定されることを特徴とする、請求項１から６のいずれか一項に記載の方法。
8. 前記超周期は、Ｎ／Ｍ除算（ＮおよびＭは整数であり、Ｎ＜Ｍ）によって前記基準クロックから生成されることを特徴とする、請求項７に記載の方法。
9. 前記ピンごとのクロックは前記超周期に同期化されることを特徴とする、請求項７または８に記載の方法。
10. コンピュータなどのデータ処理システム上で実行したときに、前記請求項１から９のいずれか一項に記載の方法を実行する、好ましくはデータキャリアに記憶されたソフトウェアプログラムまたは製品。
11. 複数のピンを有する被測定電子デバイス用のデジタルクロック信号を合成するシステムであって、
    中央で基準クロックを生成する手段と、
    前記基準クロックを複数の電子回路に分配する手段と、
    を備え、
    前記電子回路の各々は、既定の信号パターンで前記被測定デバイスのピンを電気的に制御するテスト信号プロセッサを備え、
    前記システムは、
    前記テスト信号プロセッサにおいてデジタルクロック信号をローカルに合成する手段を特徴とし、前記デジタルクロック信号は、前記テスト信号プロセッサによって電気的に制御される前記被測定デバイスのピンについて個別であることを特徴とする、システム。

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