KR100881842B1 - 지터 생성 방법 및 시스템과 컴퓨터 판독가능 저장 매체 - Google Patents

Abstract

본 발명은 메모리(4,104,204)에 저장된 사전결정된 데이터 패턴을 갖는 디지털 데이터 신호에 지터를 생성하는 방법에 관한 것으로, 상기 방법은 클록 소스(14,114,214)에 의해 제공되는 클록 신호를 사용하여 상기 메모리(4,104,204)로부터 상기 디지털 데이터 신호를 판독하는 단계와, 상기 클록 소스(14,114,214)에 의해 제공된 상기 클록 신호를 클록 제어 데이터에 따라 변조하는 단계를 포함하되, 상기 클록 제어 데이터는 상기 메모리(4,104,204)로부터 판독된 상기 디지털 데이터 신호에서 생성되는 상기 지터를 나타낸다.

Description

지터 생성 방법 및 시스템과 컴퓨터 판독가능 저장 매체{IMPROVED JITTER GENERATION}

본 발명은 지터 발생을 개선시키는 것에 관한 것으로, 특히 피검사 장치(DUT)에 대한 자극 신호(stimulus signal)에 지터를 발생시키는 것에 관한 것이다.

집적 회로(IC)는 일반적으로 적절한 동작을 보장하기 위해 테스트될 필요가 있다. 이것은 특히 IC 개발 및 제조 동안에 요구된다. 후자의 경우, IC는 통상적으로 최종 적용전에 테스트된다. 테스트 동안, 피검사 장치(DUT)로서의 IC는 다양한 유형의 자극 신호에 노출되고, 그에 대한 응답이 측정, 처리되고 통상적으로 양호한 장치의 예상되는 응답과 비교된다. 자동화된 테스트 장비(ATE)는 통상적으로 이러한 과정을 장치-특정 테스트 프로그램에 따라 수행한다. ATE에 대한 예는 애질런트 테크놀로지스의 반도체 테스트 시스템의 애질런트 83000 및 93000 계열이며, 이들은 예를 들어 http://www.ate.agilent.com/ste/products/intelligenttest/SOCtest/SOCTechOview. shtml에 개시되어 있다. 이들 계열에 대한 세부사항은 또한 예를 들어 EP-A-859318, EP-A864977, EP-A-886214, EP-A-882991, EP-A-1092983, US-A-5,499,248, US-A-5,453,995에 개시되어 있다.

EP 1 162 739A는 디지털 데이터 신호에 지터 및 레벨 노이즈를 부가하는 필터를 개시한다. 생성된 지터는 필터의 특성에 따른 디지털 데이터 신호에 의존한다.

본 발명의 목적은 개선된 지터 생성을 제공하는 것으로, 특히 피검사 장치(DUT)에 대한 자극 신호인 디지털 데이터 신호에 개선된 지터 생성을 제공하는 것이다.

이러한 목적은 독립항에 정의된 바와 같이 해결된다.

바람직한 실시예는 종속항에 의해 정의된다.

본 발명에 따르면, 위상 또는 주파수 변조된 클록 신호가 사용되어 디지털 데이터 신호에 원하는 지터를 생성하는데, 예를 들어 상기 변조된 클록 신호를 데이터 패턴을 클록킹하는데 사용함으로써 DUT에 대한 자극 신호에 원하는 지터를 생성한다. 본 발명을 사용하면, DUT의 고속 디지털 입력이 테스트될 수 있다. 특히, 본 발명은 클록 데이터 복원 회로의 위상 고정 루프가 추적해야 하는 소위 대역 내 지터(in-band jitter)라 불리는 저속 지터, 및 클록 데이터 복원 회로의 위상 고정 루프가 허용해야 하는 소위 대역 밖 지터(out-of-band jitter)로 불리는 고속 지터를 추적하는 클록 데이터 복원 회로의 테스트능력을 제공한다.

본 발명에 따라 생성되는 지터는 디지털 데이터 신호와는 별개로 조정될 수 있다. 즉, 랜덤한 지터 및 결정론적 지터가 생성될 수 있다. 지터 진폭 및 지터 스펙트럼은 완전히 프로그램가능하며, 따라서 특정 애플리케이션에 쉽게 조정될 수 있다. 지터 생성을 위한 전자 회로는 CMOS 반도체 기술로 집적될 수 있다. 테스트되는 DUT의 각 핀마다 개별적으로 생성될 수 있다.

본 발명은 또한 컴퓨터와 같은 데이터 프로세싱 시스템 상에서 실행되는 경우 디지털 클록 신호를 동기화하는 방법을 실행하는 소프트웨어 프로그램 또는 제품에 관한 것이다. 바람직하게, 상기 프로그램 또는 제품은 데이터 캐리어 상에 저장된다.

또한, 본 발명은 본 발명에 따라 디지털 데이터 신호에 지터를 생성하는 시스템에 관한 것이다.

본 발명의 다른 목적 및 그에 수반하는 다수의 장점은 첨부한 도면과 연계하여 후속하는 상세한 설명을 참조함으로써 보다 잘 이해될 것이다. 실질적으로 또는 기능적으로 동일 또는 유사한 특징부들은 동일한 참조 부호를 사용하여 지칭될 것이다.

도 1은 제 1 실시예에 대한 블록도,

도 2는 제 2 실시예에 대한 블록도,

도 3은 제 3 실시예에 대한 블록도,

도 4는 클록 소스를 구현하는 제 1 가능성의 블록도,

도 5는 시퀀스 N(k)를 제공하는 두 개의 가능한 실시예를 도시하는 도면,

도 6은 클록 소스를 구현하는 제 2 가능성의 블록도,

도 7은 클록 소스를 구현하는 제 3 가능성의 블록도.

도 1은 본 발명의 제 1 실시예에 대한 블록도를 도시한다. 도 1에 도시되어 있는 시스템은 자동화된 테스트 장비(ATE)에 배치되어 출력 라인(2) 상에 피검사 장치(DUT)(도시되어 있지 않음)에 대한 자극 신호로서 사용될 디지털 데이터 신호를 제공한다. 디지털 데이터 신호는 사전결정된 데이터 패턴을 가지며, 이 데이터 패턴은 제 1 실시예에서 ATE에 위치한 데이터 패턴 소스(4)에 의해 제공된다. 데이터 패턴은 특히 DUT의 기능을 테스트하는데 특히 적합하며, DUT의 응답은 ATE에 의해 평가된다.

데이터 패턴은 제 1 클록(10)에 따라 데이터 패턴 라인(6)을 통해 메모리(8)에 입력되며, 제 1 클록(10)은 제 1 클록 라인(12)을 통해 데이터 패턴 소스(4)로 분배되어 데이터 패턴을 판독하고 또한 메모리(8)로 분배되어 데이터 패턴을 읽어들이도록 한다. 메모리(8)는 FIFO 아키텍쳐를 갖는다. 메모리(8)에 저장된 데이터는 클록 라인(18) 상에서 클록 소스(14)에 의해 메모리(8)에 제공되는 클록 신호에 따라 구동 유닛(16)을 통해 출력 라인(2)에 출력된다.

클록 소스(14)에 의해 제공되는 클록 신호는 대응하는 클록-제어 패턴 메모리, 룩업 테이블, 카운터 등을 포함할 수 있는 클록-제어 데이터 소스(20)에 저장된 클록-제어 데이터에 따라 변조된다. 클록 제어 데이터는 클록 제어 데이터 라인(22)을 통해 클록 소스(14)에 분배된다. 클록 제어 데이터는, 메모리(8)로부터 판독되고 출력 라인(2)을 통해 DUT에 제공되는 디지털 데이터 신호에서의 상기 지터를 나타낸다. 클록 제어 데이터는 클록 라인(18) 상의 클록에 대한 완전한 위상 및/또는 주파수 제어를 제공한다. 따라서, 데이터 패턴이 메모리(8)로부터 판독되는 클록은 데이터 소스(10)의 클록-제어 데이터에 따라 위상 또는 주파수 변조된다.

클록-제어 데이터는 완전히 프로그램 가능하며, 그에 따라 DUT의 특정 애플리케이션 또는 특정 테스트에 지터 생성이 쉽게 적응될 수 있다. 생성되는 지터의 양은 메모리(8)의 저장 용량에 의해서만 제한된다. 클록-제어 데이터에 따라서만 임의의 지터 분해능이 생성될 수 있다.

도 2는 본 발명의 제 2 실시예에 대한 블록도를 도시한다. 제 2 실시예에서, DUT에 대한 자극을 정의하는 데이터 패턴은 DUT 그 자체에 의해 제공되며, 이 패턴은 소위 역순환 테스트(loop-back test)를 나타낸다. DUT로부터 제공되는 신호는 DUT에 의존하는 또는 라인에 의존하는 지터를 포함할 수 있으며, 따라서 DUT 패턴 라인(128)을 지나 구동 유닛(124)을 경유하여 위상 고정 루프를 포함하는 클록 데이터 복원 유닛(126)에 입력된다. 클록 데이터 복원 유닛(126)은 데이터 패턴 라인(106) 상에 데이터 패턴을 복원하고 메모리(108)에 입력되는 데이터 패턴에 따라 제 1 클록 라인(112) 상에 제 1 클록을 복원한다.

구동 유닛(116)을 통해 상기 메모리(108)로부터 출력 라인(102)으로 상기 디지털 데이터 신호를 판독하는 것은 제 1 실시예에서 기술한 것과 동일하다. 즉, 클록 소스(114)의 클록 신호가 사용되며 이 신호는 클록-제어 데이터 소스(120)의 클록-제어 데이터에 따라 변조된다.

도 3은 본 발명의 제 3 실시예에 대한 블록도를 도시한다. 제 2 실시예와 유사하게, 제 3 실시예에서도, 데이터 패턴은 DUT 패턴 라인(228)을 통해 DUT에 의해 제공된다. 제 3 실시예가 제 2 실시예와 다른 점은, 데이터 패턴이 위상 고정 루프를 포함하지 않으나 제 1 클록 라인(212)을 통해 제 1 클록 신호를 외부로부터 수신하는 데이터 복원 유닛(230)에 입력된다는 것이다. 따라서, 데이터 복원 유닛(230)은 DUT로부터 수신된 신호 내에서 데이터 패턴을 복원하고 상기 데이터 패턴을 데이터 패턴 라인(206)을 통해 메모리(208)에 입력하기만 하면 된다.

제 3 실시예의 나머지 부분은 제 1 및 제 2 실시예의 대응하는 부분과 동일하다. 즉, 디지털 데이터가 클록 소스(214)에 의해 제공되는 클록 신호를 사용하여 메모리(208)로부터 구동 유닛(216)을 경유하여 출력 라인(202)으로 판독되며, 상기 클록 신호는 클록 제어 데이터 소스(220)의 클록 제어 데이터에 따라 변조된다.

제 2 및 제 3 실시예에서, 출력 라인(102,202) 상의 디지털 데이터 신호에서 생성되는 지터는 DUT로부터 수신된 신호에 포함된 지터와는 독립적인데, 그 이유는 시간은 제 2 실시예에서 클록 데이터 복원 유닛(126)에 의해 복원되고 제 3 실시예에서는 제 1 클록 라인(212) 상에서 ATE에 의해 제공될 수 있는 외부 클록 신호에 의해 복원되기 때문이다. 따라서, 생성된 지터는 DUT 출력에서의 지터 양과는 무관하다.

도 4는 분수 분주형(fractional-N) PLL 또는 델타-시그마-변조(DSM) 분수 분주형 PLL을 포함하는 클록 소스(14,114,214)를 구현하는 제 1 가능성의 블록도를 나타낸다. 기준 주파수(72)를 나타내는 입력 주파수(fin)는 분할기(52)를 사용하여 M으로 분할되며 그에 따라 fM=fin/M이며 이는 위상 검출기(54)에 입력된다. 위상 검출기(54)의 출력 신호는 저역 통과 필터(56)에 입력되고, 이 필터의 출력 신호는 출력 주파수(fout)를 갖는 전압 제어형 발진기(VCO)(58)를 제어한다.

VCO의 출력 신호는 값(N)의 시퀀스 N(k)의 평균으로서 정의되는 조정가능한 제수(divisor)(Navg)를 갖는 분할기(60)를 통해 위상 검출기(54)로 다시 공급된다. 따라서, 분할기(60)는 위상 검출기(54)에 입력되는 주파수(fN=fout/Navg)를 갖는 출력 신호를 갖는다. 따라서, 몫(fout/fin)은 Navg/M으로 조정가능하며, 이 몫은 매우 정밀하게 조정될 수 있고 또한 특히 시퀀스 N(k)의 값에 따라 N의 분수만큼 조정될 수 있다. 또한, 출력 주파수(fout)의 위상은 시퀀스 N(k)의 값에 따라 조정될 수 있고 따라서 클록 라인(18) 상의 VCO의 출력 신호는 시퀀스 N(k)에 따라 위상 변조될 수 있다. 메모리(8)로부터 판독하기 위해 클록 신호를 나타내는 fout의 변조로 인해, 출력 라인(2) 상의 메모리(8)의 출력 비트 스트림은 출력 주파수(fout)의 변조에 따른, 따라서 클록 제어 데이터를 나타내며 클록 제어 데이터 소스(20)로부터 클록 제어 데이터 라인(22)을 통해 제공되는 시퀀스 N(k)에 따른 지터를 포함한다.

도 5는 값(N)의 시퀀스 N(k)을 분할기(60)에 제공하는 두 개의 가능한 실시예를 도시한다. 시퀀스 N1(k)은 패턴 메모리(64)로부터 데이터를 수신하고 제어 라인(66)에 의해 제어가능한 데이터 시퀀서(62)에 의해 직접 제공될 수 있다. 이와 달리, 시퀀스 N2(k)는 전용의 하드웨어, 예를 들어 하드웨어 또는 소프트웨어로 구현될 수 있는 델타-시그마 변조기(DSM)(68)에 의해 제공될 수 있다.

도 6은 직접 디지털 합성(DDS) 유닛(70)을 포함하는 클록 소스(14,114,214)를 구현하는 제 2 가능성의 블록도를 도시한다. 기준 주파수(72) 또는 기준 클록은 위상 누적기(74), 룩업 테이블(76) 및 디지털 아날로그 변환기(DAC)(78)에 제공된다. DDS 유닛(70)은 클록 제어 데이터 소스(20)에 의해 클록 제어 데이터 라인(22)을 통해 공급받는다. 클록 제어 데이터의 위상은 누적되며 이상적인 사인 파형의 디지털 샘플링 값이 저장되는 룩업 테이블(76)에 입력된다. DAC(78)는 디지털 샘플링 값을 대응하는 아날로그 신호로 변환하며, 이 아날로그 신호는 이어서 DDS 유닛(70)의 외부에 또한 위치할 수 있는 저역 통과 필터(80)에 의해 필터링된다. 저역 통과 필터(80)의 출력은 최종적으로 DDS 유닛(70)의 외부에 위치한 비교기(82)에 의해 성형되며, 그 결과 신호는 클록 제어 데이터에 따라 변조되는 클록으로서 클록 라인(18) 상에 출력된다. 제한없는 위상 변형이 가능하며 변조 속도는 DAC(78) 및 저역 통과 필터(80)에 의해 제한된다.

도 7은 링 발진기(90)를 포함하는 클록 소스(14,114,214)를 구현하는 제 3 가능성의 블록도를 도시한다. 멀티플렉서(92)는 클록 제어 데이터 소스(20)에 의 해 클록 제어 데이터 라인(22)을 통해 제어된다. 클록 라인(18) 상의 변조 클록의 위상은 멀티플렉서(92)에 의해 선택되어 클록 제어 데이터에 따라 클록 라인(18)을 스위칭하는 탭(94,96)에 의존한다. 변조 속도는 매우 높다. 인접 탭(94,96) 사이에서 정밀한 분해능을 위한 보간이 가능하다. 멀티플렉서(92)가 루프를 여러번 반복하는 경우 위상 시프팅의 여러 기간이 구현될 수 있다.

Claims (14)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 메모리(8,108,208)에 저장된 사전결정된 데이터 패턴을 갖는 디지털 데이터 신호에 지터를 생성하는 방법에 있어서,

   클록 소스(14,114,214)에 의해 제공되는 클록 신호를 사용하여 상기 메모리(8,108,208)로부터 상기 디지털 데이터 신호를 판독하는 단계와,

   상기 클록 소스(14,114,214)에 의해 제공된 상기 클록 신호를 클록 제어 데이터에 따라 변조하는 단계를 포함하되,

   상기 클록 제어 데이터는 상기 메모리(8,108,208)로부터 판독된 상기 디지털 데이터 신호에서 생성되는 상기 지터를 나타내고

   상기 사전결정된 데이터 패턴을 갖는 상기 디지털 데이터 신호는 제 1 클록을 사용하여 상기 메모리(8,108,208)에 입력되며,

   상기 제 1 클록은 상기 메모리(8,108,208)로부터 상기 디지털 데이터 신호를 판독하는데 사용되는 상기 클록 신호와는 다르고

   상기 제 1 클록은 상기 디지털 데이터 신호의 상기 사전결정된 데이터 패턴을 또한 포함하는 비트 스트림으로부터 복원되는 지터 생성 방법.
6. 삭제
7. 삭제
8. 삭제
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13. 삭제
14. 삭제

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