TW202315337A - 半導體積體電路，電子機器及頻率檢測方法 - Google Patents

半導體積體電路，電子機器及頻率檢測方法 Download PDF

Info

Publication number
TW202315337A
TW202315337A TW111104683A TW111104683A TW202315337A TW 202315337 A TW202315337 A TW 202315337A TW 111104683 A TW111104683 A TW 111104683A TW 111104683 A TW111104683 A TW 111104683A TW 202315337 A TW202315337 A TW 202315337A
Authority
TW
Taiwan
Prior art keywords
clock signal
frequency
circuit
voltage
aforementioned
Prior art date
Application number
TW111104683A
Other languages
English (en)
Inventor
浦川剛
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202315337A publication Critical patent/TW202315337A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

提供一種可簡單且不增大電路規模檢測時脈的頻率之半導體積體電路、電子機器、頻率檢測方法。 實施形態的半導體積體電路係具備： 電壓控制振盪電路，其係根據設定值及控制電壓來產生可控制頻率的第1時脈信號，設定值係對應於第1時脈信號的頻率； 校準電路，其係將根據第2時脈信號的頻率和第1時脈信號的頻率而產生的設定值供給至電壓控制振盪電路； 相位同步電路，其係根據第2時脈信號與以第1分頻比來將第1時脈信號分頻的第3時脈信號的相位差，產生控制電壓，將產生的控制電壓供給至電壓控制振盪電路； 判定電路，其係根據第2時脈信號及第3時脈信號來判定第1時脈信號和第2時脈信號是否成為鎖定狀態；及 變更電路，其係在未成為鎖定狀態時變更第1分頻比。

Description

半導體積體電路，電子機器及頻率檢測方法
本發明的實施形態是關於半導體積體電路、電子機器及頻率檢測方法。 [關聯申請案] 本案是以日本專利申請案第2021-154522號(申請日：2021年9月22日)為基礎主張優先權。本申請案是藉由參照此基礎申請案而包含其全部的內容。
電子機器為了內部的電路的動作，使用內部時脈信號。內部時脈信號是以參照時脈信號(Reference Clock)作為基準而產生。當電子機器與主裝置連接時，有電子機器從主裝置接受參照時脈信號的情形。接受參照時脈信號的電子機器是以接受的參照時脈信號作為基準，可產生內部時脈信號。當電子機器與未知的主裝置時，參照時脈的頻率為未知。因此，有造成阻礙電子機器之內部時脈信號的產生的可能性。
本發明的實施形態是以提供一種可不增大電路規模檢測時脈信號的頻率之半導體積體電路、電子機器、頻率檢測方法為目的。 實施形態的半導體積體電路係具備： 電壓控制振盪電路，其係根據設定值及控制電壓來產生可控制頻率的第1時脈信號，前述設定值係對應於前述第1時脈信號的頻率； 校準電路，其係將根據第2時脈信號的頻率和第1時脈信號的頻率而產生的設定值供給至電壓控制振盪電路； 相位同步電路，其係根據第2時脈信號與以第1分頻比來將第1時脈信號分頻的第3時脈信號的相位差，產生控制電壓，將產生的控制電壓供給至電壓控制振盪電路； 判定電路，其係根據第2時脈信號及第3時脈信號來判定第1時脈信號和第2時脈信號是否成為鎖定狀態；及 變更電路，其係在未成為鎖定狀態時變更第1分頻比。
(實施形態的電子機器) 以下，參照圖面來詳細說明實施形態。如圖1所示般，實施形態的電子機器D是可與主裝置H連接。電子機器D是具備記憶體200及控制器300。控制器300是具備時脈產生器100、CPU400及介面電路(I/F)500。控制器300是按照來自主裝置H的指令，進行往記憶體200的資料的寫入或來自記憶體200的資料的讀出等之處理區塊。控制器300是被構成為將時脈產生器100、CPU400及介面電路500配置於1個的封裝內的SoC。 時脈產生器100是供給時脈信號至電子機器D所具備的各電路構成(例如介面電路500)的電路。時脈產生器100是例如從主裝置H等的電子機器D的外部接收時脈信號。時脈產生器100是根據接收的時脈信號，產生電子機器D所具備的各電路構成使用的時脈信號。被產生的時脈信號是不被限定於單一的頻率的信號，亦可為複數的不同的頻率的複數的信號。時脈產生器100是實施形態的半導體積體電路的一例。 記憶體200是例如可非揮發地記憶資訊的記憶裝置。記憶體200是例如藉由NAND型快閃記憶體來實現。記憶體200是例如記憶從主裝置H發送的使用者資料、電子機器D的管理資訊、系統資料及主裝置H或電子機器D的記錄資料。 中央處理裝置(CPU)400是藉由實行從記憶體200或未圖示的ROM等的記憶裝置讀出的程式或韌體來進行各種的控制之運算電路。 介面電路500是實行關於在電子機器D與主裝置H之間被轉送的信號的處理之電路。介面電路500是接受時脈產生器100所產生的時脈信號。介面電路500是根據此時脈信號來處理在與主裝置H之間被轉送的信號。 時脈產生器100是產生與主裝置H所使用的時脈信號同步的時脈信號。因此，時脈產生器100是可從主裝置H接受參照時脈信號。在此，當電子機器D與未知的主裝置H連接時，從主裝置H接受的參照時脈信號的頻率是未知。於是，時脈產生器100是具有檢測從主裝置H接受的參照時脈信號的頻率的機能。 (時脈產生器的構成) 接著，參照圖2說明實施形態的時脈產生器100的構成。如圖2所示般，實施形態的時脈產生器100是具有相位同步電路(Phase Locked Loop)PLL、校準控制電路CAL及判定控制電路DET。時脈產生器100是輸入參照時脈信號REFCLK，輸出振盪時脈信號VCOCLK。參照時脈信號REFCLK是經由節點CLKIN來從時脈產生器100的外部輸入。參照時脈信號REFCLK是例如從主裝置H發送。振盪時脈信號VCOCLK是經由節點CLKOUT來輸出至時脈產生器100的外部。振盪時脈信號VCOCLK是藉由電子機器D所具備的各電路構成來使用。實施形態的時脈產生器100是更具有作為頻率檢測器的機能。 相位同步電路PLL是以參照時脈信號REFCLK作為基準產生振盪時脈信號VCOCLK之振盪電路區塊。相位同步電路PLL是接受參照時脈信號REFCLK，根據此參照時脈信號REFCLK來產生振盪時脈信號VCOCLK及分頻時脈信號DIVCLK。相位同步電路PLL是具備：電壓控制振盪器(VCO；Voltage-Controlled Oscillator)10、作為反饋分頻器機能的可變分頻器(Programmable Frequency Divider)20、相位檢測器(PFD；Phase Frequency Detector)30、電荷泵(Charge pump)40及環路濾波器50。 電壓控制振盪器10是可根據被給予的控制電壓Vc來控制振盪頻率的振盪器。電壓控制振盪器10是產生振盪頻率被控制的振盪時脈信號VCOCLK。進一步，電壓控制振盪器10是接受校準代碼CALCODE來變更基礎的振盪頻率，藉此可變更控制電壓Vc與振盪頻率f的關係(特性)。亦即，電壓控制振盪器10是根據控制電壓Vc及校準代碼CALCODE來產生振盪時脈信號VCOCLK。電壓控制振盪器10是可設為例如使用LC共振的振盪方式。 可變分頻器20是使將電壓控制振盪器10所產生的振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK反餽至相位檢測器30的電路。可變分頻器20是輸入來自電壓控制振盪器10的振盪時脈信號VCOCLK。可變分頻器20是從判定控制電路DET接收關於振盪時脈信號VCOCLK的分頻比N的信號。可變分頻器20是根據關於分頻比N的信號來產生將振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK。可變分頻器20輸出產生的分頻時脈信號DIVCLK。亦即，就此實施形態的相位同步電路PLL而言，是可控制反饋分頻器的分頻比。 相位檢測器30是相位比較參照時脈信號REFCLK與分頻時脈信號DIVCLK的電路。相位檢測器30是測出參照時脈信號REFCLK與分頻時脈信號DIVCLK的相位差，以測出結果作為脈衝信號輸出。電荷泵40是將相位檢測器30所輸出的脈衝信號變換成電壓，輸出變換結果。環路濾波器50是作為相位同步電路PLL的反饋環路濾波器機能的低通濾波器。環路濾波器50是輸出過濾電荷泵40的輸出的控制電壓Vc。環路濾波器50的輸出電壓Vc是被輸入至電壓控制振盪器10。 如此，相位同步電路PLL是構成相位比較將電壓控制振盪器10所產生的振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK與參照時脈信號REFCLK，將比較結果反餽至相位同步電路PLL的相位控制迴路。 校準控制電路CAL是調整相位同步電路PLL的電壓控制振盪器10所產生的振盪時脈信號VCOCLK的基礎的振盪頻率之電路區塊。校準控制電路CAL是接受參照時脈信號REFCLK及分頻時脈信號DIVCLK，產生校準代碼CALCODE。校準控制電路CAL是具備校準電路60及代碼產生器70。 校準電路60是輸入參照時脈信號REFCLK及將電壓控制振盪器10所產生的振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK。校準電路60是比較參照時脈信號REFCLK的頻率與分頻時脈信號DIVCLK的頻率。校準電路60是輸出表示比較結果的信號。代碼產生器70是輸入校準電路60所輸出的比較結果。代碼產生器70是根據此比較結果來產生校準代碼CALCODE。代碼產生器70是輸出產生的校準代碼CALCODE。 電壓控制振盪器10是產生以對應於代碼產生器70所產生的校準代碼CALCODE的頻率作為基礎的振盪時脈信號VCOCLK。根據校準代碼CALCODE的振盪頻率的調整是例如在振盪時脈信號VCOCLK的振盪頻率超過可藉由控制電壓Vc來控制電壓控制振盪器10的頻率範圍時進行。 在此，參照圖3來詳細說明校準控制電路CAL的校準電路60的構成例。如圖3所示般，校準電路60是具備計數期間產生器61及計數器62。計數期間產生器61是以參照時脈信號REFCLK作為基準，產生某時間間隔的時機信號的電路區塊。時機信號是以對應於參照時脈信號REFCLK的預定的脈衝數的時間間隔而產生的信號。計數器62是以在根據從計數期間產生器61取得的時機信號的期間中被輸入的分頻時脈信號DIVCLK的脈衝數作為計數值計數。例如，若根據時機信號的期間為相當於參照時脈信號REFCLK的脈衝10個分的期間，則計數器62是計數在該期間內接受的分頻時脈信號DIVCLK的脈衝的數量。藉由比較該等，計數器62是可判定參照時脈信號REFCLK與振盪時脈信號VCOCLK的哪個的頻率高。 代碼產生器70是根據計數器62所計數的計數值來產生用以控制成為電壓控制振盪器10的基礎的振盪頻率之校準代碼CALCODE。計數器62的計數值是校準電路60的比較結果。例如，當從計數器62接受的計數值比臨界值更小時，代碼產生器70是在校準代碼CALCODE加上1，若從計數器62接受的計數值比臨界值更大，則從校準代碼CALCODE減算1。電壓控制振盪器10是按照接受的校準代碼CALCODE來使成為基礎的振盪頻率變化。 如此，構成經由校準代碼CALCODE來粗略調整成為電壓控制振盪器10的基礎的頻率之頻率控制迴路。亦即，根據校準控制電路CAL的控制迴路是頻率控制迴路。 如圖2所示般，判定控制電路DET是接受參照時脈信號REFCLK及分頻時脈信號DIVCLK，輸出關於分頻比N的信號。判定控制電路DET是測出相位同步電路PLL的動作的鎖定狀態，控制給予可變分頻器20的分頻比N之電路區塊。又，判定控制電路DET是判定代碼產生器70所產生的校準代碼CALCODE是否位於適切的範圍。相位同步電路PLL的動作鎖定是與相位同步電路PLL鎖定同義。相位同步電路PLL的動作鎖定是參照時脈信號REFCLK及振盪時脈信號VCOCLK的頻率及相位的偏差為容許範圍內的狀態。鎖定是與成為鎖定狀態同義。 判定控制電路DET是具有鎖定檢測電路80、判定電路82、分頻比設定電路84及代碼比較電路86。鎖定檢測電路80是藉由比較參照時脈信號REFCLK的相位與分頻時脈信號DIVCLK的相位，測出相位同步電路PLL的動作是否鎖定之電路區塊。判定控制電路DET是輸出表示測出結果的信號。 判定電路82是根據鎖定檢測電路80的輸出信號來判定相位同步電路PLL的動作是否鎖定，按照判定結果來控制給予可變分頻器20的分頻比N之電路區塊。判定電路82是根據鎖定檢測電路80的輸出信號來判定成相位同步電路PLL的動作未鎖定時，使給予可變分頻器20的分頻比N變化於分頻比設定電路84。判定電路82是根據鎖定檢測電路80的輸出信號來判定成相位同步電路PLL的動作鎖定時，使給予可變分頻器20的分頻比N固定於分頻比設定電路84。判定電路82是將用以設定給予可變分頻器20的分頻比N的設定信號輸出至分頻比設定電路84。並且，判定電路82是具有在判定成相位同步電路PLL的動作鎖定時判定代碼產生器70所產生的校準代碼CALCODE是否成為規定範圍內的值之機能。當校準代碼CALCODE超過規定範圍時，判定電路82是使給予可變分頻器20的分頻比N再度變化。 分頻比設定電路84是根據用以設定來自判定電路82的分頻比N的設定信號，來設定可變分頻器20的分頻比N之電路區塊。分頻比設定電路84是亦可預先記憶複數個對應於被假想的每個參照時脈信號REFCLK的頻率之分頻比的值，從記憶的複數的分頻比的值之中，將分頻比N給予可變分頻器20。 代碼比較電路86是比較校準控制電路CAL所產生的校準代碼CALCODE與臨界值代碼之電路區塊。代碼比較電路86是判定校準控制電路CAL所產生的校準代碼CALCODE是否成為規定範圍內的值。 如此，實施形態的判定控制電路DET是根據相位同步電路PLL的動作的鎖定的狀態來控制可變分頻器20的分頻比N。又，判定控制電路DET是根據代碼產生器70所產生的校準代碼CALCODE的合適與否來控制可變分頻器20的分頻比N。 (時脈產生器100的校準動作) 實施形態的時脈產生器100是使校準控制電路CAL、相位同步電路PLL及判定控制電路DET分別動作。校準控制電路CAL是粗調整時脈產生器100所產生的成為振盪時脈信號VCOCLK的基礎的頻率。相位同步電路PLL是根據藉由校準控制電路CAL的動作所調整的成為基礎的頻率來使振盪時脈信號VCOCLK的頻率同步於參照時脈信號REFCLK的頻率。判定控制電路DET是當相位同步電路PLL的動作不鎖定時，控制可變分頻器20的分頻比N來將相位同步電路PLL的動作引導至鎖定。以下，參照圖2~圖5來說明時脈產生器100的校準動作。 校準控制電路CAL是在電子機器D被連接至主裝置H的情況等，被供給新的頻率或未知的頻率的參照時脈信號REFCLK時動作。一旦被供給參照時脈信號REFCLK，則校準電路60的計數期間產生器61是根據參照時脈信號REFCLK的頻率，產生規定計數期間的時機信號。計數器62是根據計數期間產生器61所產生的時機信號，計數將電壓控制振盪器10所產生的時脈信號分頻的分頻時脈信號DIVCLK的脈衝數。 代碼產生器70是在計數器62計數的計數期間中的計數值比臨界值更小時產生加算某數(例如「1」)的校準代碼CALCODE。計數期間中的計數值比臨界值更小是表示將振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK的頻率要比參照時脈信號REFCLK的頻率更低。又，代碼產生器70是在計數器62的計數值比臨界值更大時產生減算某數(例如「1」)的校準代碼CALCODE。計數期間中的計數值比臨界值更大是表示將振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK的頻率要比參照時脈信號REFCLK的頻率更高。 在圖4中，橫軸是控制電壓Vc，縱軸是振盪時脈信號VCOCLK的頻率。圖4是表示有關各校準代碼CALCODE，振盪時脈信號VCOCLK的頻率的範圍對於相同的控制電壓Vc的範圍不同的情形。例如圖4所示般，現在的校準代碼CALCODE為「0011」，計數器62的計數值比臨界值更小時(分頻時脈信號DIVCLK的頻率要比參照時脈信號REFCLK的頻率更低時)，代碼產生器70是將校準代碼CALCODE只加算「1」而設為「0100」。其結果，電壓控制振盪器10的振盪特性會從圖4中「a」變化成「b」，振盪時脈信號VCOCLK對於控制電壓Vc的振盪頻率會全體高移動。其結果，若計數器62的計數值與臨界值大略一致(若參照時脈信號REFCLK的頻率與分頻時脈信號DIVCLK的頻率大略一致)，則校準代碼CALCODE會被固定於「0100」，電壓控制振盪器10是形成以圖4中「b」的特性來產生振盪時脈信號VCOCLK。 又，如圖4所示般，現在的校準代碼CALCODE為「0011」，計數器62的計數值比臨界值更大時(分頻時脈信號DIVCLK的頻率要比參照時脈信號REFCLK的頻率更高時)，代碼產生器70是將校準代碼CALCODE只減算「1」而設為「0010」。其結果，電壓控制振盪器10的振盪特性會從圖4中「a」變化成「c」，振盪時脈信號VCOCLK對於控制電壓Vc的頻率會全體低移動。其結果，若計數器62的計數值與臨界值一致(若參照時脈信號REFCLK的頻率與分頻時脈信號DIVCLK的頻率大略一致)，則校準代碼CALCODE會被固定於「0010」，電壓控制振盪器10是形成以圖4中「c」的特性來產生振盪時脈信號VCOCLK。 就一例而言，參照時脈信號REFCLK的頻率是被規格化，例如使用19.2MHz、26MHz、38.4MHz、52MHz、76.8MHz、102MHz之類的複數的頻率。電子機器D的電壓控制振盪器10是藉由設定對應於所對應的頻率之分頻數N，可產生同一頻率的振盪時脈信號VCOCLK。另外，就圖5所示的對應表而言，參照時脈信號REFCLK的頻率(Frequency)、對應於該頻率的週期(Period)、對應的代碼(Code)會建立對應。參照時脈信號REFCLK的週期是例如可在計數週期產生器61產生時機信號時參照。對應的代碼是例如可在代碼產生器70將校準代碼CALCODE的初期值設定於電壓控制振盪器10時參照。 (時脈產生器100的頻率測出動作) 參照圖6說明有關實施形態的時脈產生器100的頻率測出動作。分頻比設定電路84是預先將分頻比N的初期值設定於可變分頻器20(S600)。又，此時，代碼產生器70是將校準代碼CALCODE的初期值設定於電壓控制振盪器10。 若未知的參照時脈信號REFCLK被輸入至節點CLKIN，則校準控制電路CAL是實行校準動作(S610)。在此，校準電路60是比較未知的參照時脈信號REFCLK與將電壓控制振盪器10所產生的振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK，代碼產生器70是根據校準電路60的比較結果來增減校準代碼CALCODE。 校準控制電路CAL是具有將成為電壓控制振盪器10的基礎的振盪頻率換言之振盪特性(Vc-f特性)如圖4所示般離散性地調整的機能。藉此，即使是參照時脈信號REFCLK的頻率每次被變更的狀況，根據相位同步電路PLL的頻率鎖定還是可迅速地動作。校準控制電路CAL是在如此的機能的性質上，比相位同步電路PLL起動更前的階段鎖定校準代碼CALCODE。 至校準代碼CALCODE鎖定為止，校準控制電路CAL是繼續校準代碼CALCODE的增減(S620的No･S610)。一旦校準代碼CALCODE鎖定(S620的Yes)，則代碼產生器70是將最終鎖定的校準代碼CALCODE給予電壓控制振盪器10。電壓控制振盪器10是產生根據被給予的校準代碼CALCODE之基礎頻率的振盪時脈信號VCOCLK。相位同步電路PLL是同步控制參照時脈信號REFCLK及將電壓控制振盪器10所產生的振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK(S630)。亦即，相位同步電路PLL是進行PLL動作。 相位同步電路PLL的動作是使將電壓控制振盪器10所產生的振盪時脈信號VCOCLK分頻的分頻時脈信號DIVCLK同步於參照時脈信號REFCLK者。電壓控制振盪器10所產生的振盪時脈信號VCOCLK是被輸入至可變分頻器20。可變分頻器20是將分頻時脈信號DIVCLK傳送至相位檢測器30，該分頻時脈信號DIVCLK是以從分頻比設定電路84給予的分頻比N來將振盪時脈信號VCOCLK分頻者。相位檢測器30是相位比較被給予的參照時脈信號REFCLK及分頻時脈信號DIVCLK，將對應於相位差的脈衝信號傳送至電荷泵40。電荷泵40是將接受的信號變換成電壓。變換結果是作為輸出電壓Vc經由環路濾波器50來傳送至電壓控制振盪器10。電壓控制振盪器10是以環路濾波器50的輸出電壓Vc作為控制電壓，產生頻率被控制的振盪時脈信號VCOCLK。藉由如此的相位同步迴路，電壓控制振盪器10是可產生同步於參照時脈信號REFCLK且安定的振盪時脈信號VCOCLK。 鎖定檢測電路80是監視被輸入至相位檢測器30的參照時脈信號REFCLK及可變分頻器20所輸出的分頻時脈信號DIVCLK。判定電路82是根據鎖定檢測電路80的監視結果，判定相位同步電路PLL的動作是否鎖定了(S640)。 相位同步電路PLL的同步控制的結果不鎖定時(S640的No)，分頻比設定電路84是從初期值變更可變分頻器20的分頻比N而設定於可變分頻器20(S650)。若分頻比N被變更，則分頻時脈信號DIVCLK的頻率會變化，因此校準控制電路CAL開始校準動作(S610)，一旦校準代碼決定(S620的Yes)，則相位同步電路PLL進行PLL動作(S630)。自此以後的動作也同樣進行。 當相位同步電路PLL的同步控制的結果鎖定時(S640的Yes)，代碼比較電路86是將鎖定時的校準代碼CALCODE的值與規定範圍亦即預先指定的最小值臨界值A及最大值臨界值B各者作比較(S660)。 判定電路82是代碼比較電路86的比較結果，校準代碼CALCODE為最小值臨界值A以下或最大值臨界值B以上時(S660的No)，分頻比設定電路84是進一步變更可變分頻器20的分頻比N而設定於可變分頻器20(S670)。一旦分頻比N被變更，則校準控制電路CAL開始校準動作(S610)，若校準代碼決定(S620的Yes)，則相位同步電路PLL進行PLL動作(S630)。自此以後的動作也同樣進行。 判定電路82是當根據代碼比較電路86的比較的結果，校準代碼CALCODE超過最小值臨界值A，未滿最大值臨界值B時(S660的Yes)，將分頻比N固定，分頻比設定電路84是將給予可變分頻器20的分頻比N固定。藉此，電壓控制振盪器10所產生的振盪時脈信號VCOCLK的頻率安定。此時的分頻比N是對應於電壓控制振盪器10所產生的振盪時脈信號VCOCLK的頻率，因此可根據分頻比設定電路84所固定的分頻比N來測出參照時脈信號REFCLK的頻率。 (時脈產生器的頻率測出原理) 例如，電子機器D被連接至供給未知的參照時脈信號REFCLK的主裝置H時，在將電子機器D連接至主裝置H的階段，參照時脈信號REFCLK的頻率是未知。實施形態的時脈產生器100是在被給予頻率為未知的信號時，亦作為檢測該頻率的頻率檢測器動作。參照圖2，圖7~圖9說明時脈產生器100的頻率測出原理。實施形態的時脈產生器100是在相位同步電路PLL的動作的鎖定的過程測出該頻率。 作為某規格的成為電子機器D的內部時脈信號的基準的參照時脈信號REFCLK的頻率的例子，如前述般19.2MHz、26MHz、38.4MHz、52MHz、76.8MHz、102MHz等的頻率為人所知。若針對此例思考，由於被假想的最低的頻率與最高的頻率的差大，因此就實施形態的時脈產生器100而言，是藉由根據校準控制電路CAL的控制迴路來控制電壓控制振盪器10的基礎頻率，使對應於所有的頻率。 被假想的參照時脈信號REFCLK的頻率的候補是形成持有任意的頻率間隔的頻率的集合。於是，就實施形態的時脈產生器100而言，是可使電壓控制振盪器10的振盪頻率配合被假想的參照時脈信號REFCLK的頻率來離散性地變化。例如圖7所示般，若將被假想的參照時脈信號REFCLK設為19.2MHz、26MHz、38.4MHz、52MHz、76.8MHz、102MHz，則可知各個相鄰的頻率的差是在提高頻率的方向掃描時大概36%以上，在降低頻率的方向掃描時大概26%以上偏差。通常，利用LC的電壓控制振盪器的振盪頻率的範圍是大約20%前後為人所知，若超過此的頻率的參照時脈信號REFCLK被輸入至鎖定狀態的相位同步電路PLL，則無法使相位同步電路PLL的動作鎖定。亦即，若與相鄰的頻率的頻率間隔為該頻率的20%以上，則無法使相位同步電路PLL的動作鎖定。於是，若將電壓控制振盪器10的振盪頻率配合被假想的參照時脈信號REFCLK的頻率來離散性地控制，則藉由測出相位同步電路PLL的動作是否鎖定，可知參照時脈信號REFCLK的頻率。 就實施形態的時脈產生器100而言，是使相位同步電路PLL的迴路內的分頻電路亦即可變分頻器20的分頻比N變化，作為使電壓控制振盪器10的振盪頻率離散性地變化的方法。例如，圖8是表示針對圖7所示的被假想的參照時脈信號REFCLK的頻率各者，將電壓控制振盪器10的基礎振盪頻率設為14GHz時所必要的分頻比N。在此，分頻比N是電壓控制振盪器10的振盪頻率÷參照頻率。如圖8所示般，為了使對應於19.2MHz、26MHz、38.4MHz、52MHz、76.8MHz、102MHz的任一個的頻率的參照時脈信號REFCLK，分頻比設定電路84是預先記憶對應的730、539、365、270、182、135的分頻比N。然後，分頻比設定電路84是從該等的分頻比群之中選擇分頻比N而給予可變分頻器20。藉此，相位同步電路PLL是可在分頻比N被輸入的時機設為鎖定狀態。 如圖7及8所示般，若相位同步電路PLL的動作鎖定的分頻比N決定，則參照時脈信號REFCLK的頻率也同時確定。就實施形態的時脈產生器100而言，是可藉由如此的程序來取得參照時脈信號REFCLK的頻率。 其次，參照圖4，圖7~圖9說明有關在相位同步電路PLL的動作鎖定之後判定校準代碼CALCODE是否位於規定範圍內的意義。如圖4所示般，時脈產生器100的校準控制電路CAL是控制給予電壓控制振盪器10的控制電壓Vc與振盪頻率f的特性。但，由於根據控制電壓Vc的電壓控制振盪器10的振盪頻率的變化幅度是比較廣，因此即使校準代碼CALCODE不是最適的值，也可藉由控制電壓Vc的控制來使相位同步電路PLL鎖定於參照時脈信號REFCLK的頻率。 但，若考慮系統的安定，則最好使電壓控制振盪器10儘可能振盪於安定動作的區域。於是，就實施形態的時脈產生器100而言，是在相位同步電路PLL的動作鎖定之後進行判定校準代碼CALCODE是否為安定動作的範圍，脫離適切的範圍時再度變更分頻比N而進行校準動作及PLL動作。然後，藉由校準代碼CALCODE收於規定範圍的分頻比N來使相位同步電路PLL的動作鎖定。 例如圖7所示般假想6個未知的參照時脈信號REFCLK時，如圖9所示般不僅鎖定的分頻比N0，在鄰接的分頻比N1及N2也有相位同步電路PLL的動作鎖定的可能性。但，如圖9所示般，就鄰接的分頻比N1及N2而言，由於形成在校準代碼CALCODE的變化範圍的邊緣B點及A點鎖定，因此從系統的安定的觀點不期望。就實施形態的時脈產生器100而言，是在相位同步電路PLL的動作鎖定之後判定校準代碼CALCODE是否位於規定範圍(圖9的A~B之間)，不是時藉由其他的分頻比來進行使鎖定的分頻比的變更。 若根據實施形態的時脈產生器100，則可容易且不增大電路規模來檢測參照時脈信號REFCLK的頻率。又，若根據實施形態的時脈產生器100，則由於使相位同步電路PLL的反饋分頻器的分頻比掃頻而鎖定判定，因此在安裝中不必事前測試可取得高的精度。另外，就實施形態的時脈產生器100而言，是以相位同步電路PLL的動作的鎖定成否和校準控制電路CAL的鎖定的二階段來控制分頻比N，但不限定於此。亦可根據相位同步電路PLL的動作的鎖定成否和該時的分頻比N來取得未知的參照時脈信號REFCLK的頻率。 說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等新穎實施形態是可在其他的各種的形態被實施，可在不脫離發明的主旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形是與含在發明的範圍或主旨同樣，為申請專利範圍記載的發明及其均等的範圍所包含者。
H:主裝置 D:電子機器 100:時脈產生器 200:記憶體 300:控制器 400:中央處理裝置(CPU) 500:介面(I/F) 10:電壓控制振盪器 20:可變分頻器 30:相位檢測器 40:電荷泵 50:環路濾波器 60:校準電路 70:代碼產生器 80:鎖定檢測電路 82:判定電路 84:分頻比設定電路 86:代碼比較電路
[圖1]是表示實施形態的電子機器的構成的方塊圖。 [圖2]是表示實施形態的半導體積體電路之一例的構成的方塊圖。 [圖3]是表示實施形態的半導體積體電路的校準電路的構成的方塊圖。 [圖4]是說明實施形態的半導體積體電路的校準電路的動作的圖。 [圖5]是表示實施形態的半導體積體電路的參照時脈信號的對應表之一例的圖。 [圖6]是說明實施形態的半導體積體電路的動作的流程圖。 [圖7]是說明實施形態的頻率檢測的原理的圖。 [圖8]是說明實施形態的頻率檢測的原理的圖。 [圖9]是說明有關實施形態的校準代碼的判定的圖。
100:時脈產生器
10:電壓控制振盪器
20:可變分頻器
30:相位檢測器
40:電荷泵
50:環路濾波器
60:校準電路
70:代碼產生器
80:鎖定檢測電路
82:判定電路
84:分頻比設定電路
86:代碼比較電路

Claims (7)

  1. 一種半導體積體電路，其特徵係具備： 電壓控制振盪電路，其係根據設定值及控制電壓來產生可控制頻率的第1時脈信號，前述設定值係對應於前述第1時脈信號的頻率； 校準電路，其係將根據第2時脈信號的頻率和前述第1時脈信號的頻率而產生的前述設定值供給至前述電壓控制振盪電路； 相位同步電路，其係根據前述第2時脈信號與以第1分頻比來將前述第1時脈信號分頻的第3時脈信號的相位差，產生前述控制電壓，將產生的前述控制電壓供給至前述電壓控制振盪電路； 判定電路，其係根據前述第2時脈信號及前述第3時脈信號來判定前述第1時脈信號和前述第2時脈信號是否成為鎖定狀態；及 變更電路，其係在未成為前述鎖定狀態時變更前述第1分頻比。
  2. 如請求項1記載的半導體積體電路，其中，更具備比較電路，其係比較前述設定值與第1臨界值及比前述第1臨界值更大的第2臨界值各者， 前述變更電路係前述設定值為前述第1臨界值以下時或前述代碼為前述第2臨界值以上時，變更前述分頻比。
  3. 如請求項1或2記載的半導體積體電路，其中，前述第2時脈信號係具有預先決定的複數的頻率之中的任一個的頻率。
  4. 如請求項3記載的半導體積體電路，其中，前述複數的頻率係與相鄰的頻率之間的頻率間隔為其頻率的20%以上。
  5. 如請求項1或2記載的半導體積體電路，其中，前述電壓控制振盪電路係使用LC共振。
  6. 一種電子機器，其特徵係具備： 請求項1~5的任一項記載的半導體積體電路；及 根據前述電壓控制振盪電路所產生的前述第1時脈信號來動作的電路。
  7. 一種頻率檢測方法，係具備電壓控制振盪電路的裝置的頻率檢測方法，該電壓控制振盪電路係根據設定值及控制電壓來產生可控制頻率的第1時脈信號，前述設定值係對應於前述第1時脈信號的頻率， 其特徵為： 將根據第2時脈信號的頻率和前述第1時脈信號的頻率而產生的前述設定值供給至前述電壓控制振盪電路， 根據前述第2時脈信號與以第1分頻比來將前述第1時脈信號分頻的第3時脈信號的相位差，產生前述控制電壓， 將產生的前述控制電壓供給至前述電壓控制振盪電路； 根據前述第2時脈信號及前述第3時脈信號來判定前述第1時脈信號和前述第2時脈信號是否成為鎖定狀態， 在未成為前述鎖定狀態時變更前述第1分頻比。
TW111104683A 2021-09-22 2022-02-09 半導體積體電路，電子機器及頻率檢測方法 TW202315337A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021154522A JP2023045907A (ja) 2021-09-22 2021-09-22 半導体集積回路、電子機器、および周波数検知方法
JP2021-154522 2021-09-22

Publications (1)

Publication Number Publication Date
TW202315337A true TW202315337A (zh) 2023-04-01

Family

ID=85571771

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111104683A TW202315337A (zh) 2021-09-22 2022-02-09 半導體積體電路，電子機器及頻率檢測方法

Country Status (3)

Country Link
US (1) US20230092151A1 (zh)
JP (1) JP2023045907A (zh)
TW (1) TW202315337A (zh)

Also Published As

Publication number Publication date
US20230092151A1 (en) 2023-03-23
JP2023045907A (ja) 2023-04-03

Similar Documents

Publication Publication Date Title
CN102868399B (zh) 锁相环频率综合器和锁相环失锁检测及调节方法
JP4567974B2 (ja) 試験装置
US7750618B1 (en) System and method for testing a clock circuit
US9998128B2 (en) Frequency synthesizer with injection locked oscillator
US5719510A (en) Software configurable digital clock generator
JPH11514511A (ja) 周波数シンセサイザにおいて電圧制御発振器の同調範囲を制御する方法および装置
KR20070009749A (ko) 주파수 합성기의 적응 주파수 조정장치
CN101656536B (zh) 锁相环及其锁定检测装置和方法
US8358159B1 (en) Adaptive phase-locked loop (PLL) multi-band calibration
JPWO2012127637A1 (ja) クロック生成回路及びクロック生成回路制御方法
US6950957B1 (en) Phase comparator for a phase locked loop
US6686803B1 (en) Integrated circuit incorporating circuitry for determining which of at least two possible frequencies is present on an externally provided reference signal and method therefor
US9973195B2 (en) Local phase detection in realigned oscillator
TW202315337A (zh) 半導體積體電路，電子機器及頻率檢測方法
CN111294043B (zh) 一种基于pll的自动恢复外部时钟的系统
KR20010014543A (ko) 위상 동기 루프 회로
EP0454955B1 (en) Sampling clock generating circuit
KR100706575B1 (ko) 고속 락 기능을 갖는 주파수 합성기
CN110061737A (zh) 相位锁定检测输出电路及全数字锁相环系统
KR100980499B1 (ko) 프로그램 분주기의 지터 제거용 리타이밍부가 구비된위상고정루프
US11171658B1 (en) Semiconductor integrated circuit, electronic device, and method of detecting frequency
JPH10322200A (ja) 位相ロック検出回路
US6285260B1 (en) Phase-locked loop having circuit for synchronizing starting points of two counters
JP2003018001A (ja) 位相ロック検出回路およびパワー測定装置
US20220006463A1 (en) Phase locked loop circuit