JP2001289918A - Ｐｌｌ半導体装置並びにその試験の方法及び装置 - Google Patents

Ｐｌｌ半導体装置並びにその試験の方法及び装置

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JP2001289918A JP2000113200A JP2000113200A JP2001289918A JP 2001289918 A JP2001289918 A JP 2001289918A JP 2000113200 A JP2000113200 A JP 2000113200A JP 2000113200 A JP2000113200 A JP 2000113200A JP 2001289918 A JP2001289918 A JP 2001289918A
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Abstract

(57)【要約】 【課題】電圧制御発振器及び分周器を含むＰＬＬ半導体
装置の試験をより簡単に行なうことにより試験所要時間
を短縮にして試験コストを低減する。 【解決手段】ＰＬＬ半導体装置２０には、電圧制御発振
器１０Ａのみならず、Ｒ分周器２１、Ａの値が可変であ
る（ＰＮ＋Ａ）分周器２２、位相比較器２３及びチャー
ジポンプ２４も形成されており、これに、標準的な特性
を有することが確認されたローパスフィルタ２５を外付
けすることにより、試験対象のＰＬＬ回路が構成され
る。（ＰＮ＋Ａ）分周器２２はパスルスワロー方式であ
り、試験簡単化のためにＡの値をユーザ通常使用時の前
後の値に設定するための入力端がＰＬＬ半導体装置２０
の外部端子に接続されている。分周器２２の分周値を該
前後値にして、ＰＬＬ回路が所定時間内に同期発振する
かどうかをチェックすることにより、ＰＬＬ半導体装置
２０の良否を判定する

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ半導体装置
並びにその試験の方法及び装置に関する。
【０００２】
【従来の技術】図１１（Ａ）は、電圧制御発振器１０に
対する従来の試験装置の概略ブロック図である。図１０
（Ｂ）は、電圧制御発振器１０の電圧信号ＶＣと出力周
波数との関係を示す。
【０００３】電圧制御発振器１０がテストボード１１の
ソケットに差し込まれ、テスタ１２から電圧制御発振器
１０へ電圧信号ＶＣが印加され、電圧制御発振器１０の
出力クロックＯＵＴがテスタ１２に供給される。テスタ
１２は、電圧信号ＶＣがＶ１、Ｖ２及びＶ３である時の
各々について、出力クロックＯＵＴの周波数が許容範囲
内であるかどうかをチェックし、全て許容範囲内であれ
ば電圧制御発振器１０が良品であると判定する。
【０００４】
【発明が解決しようとする課題】しかし、電圧制御発振
器１０が良品であると判定されても、電圧制御発振器１
０をＰＬＬ回路に用いた場合に、参照クロックに対し該
ＰＬＬ回路が所定時間内にロック状態になるかどうかに
ついてもチェックしなければならず、試験コストが高く
なる原因となる。特に、電圧制御発振器１０が分周器等
とともにワンチップ化されているものに対しては、デバ
イス試験所要時間を短縮してコストを低減することが要
求されている。
【０００５】本発明の目的は、このような点に鑑み、電
圧制御発振器及び分周器を含むＰＬＬ半導体装置の試験
をより簡単に行なうことにより試験所要時間を短縮にし
て試験コストを低減することを可能にするＰＬＬ半導体
装置並びにその試験の方法及び装置を提供することにあ
る。
【０００６】
【課題を解決するための手段及びその作用効果】本発明
では、電圧制御発振器と、入力クロック又は該電圧制御
発振器の出力クロックを分周する可変分周器とを有する
ＰＬＬ半導体装置を含むＰＬＬ回路の動作を試験するＰ
ＬＬ半導体装置試験方法において、該可変分周器の分周
値を通常使用時の前後の値にして、該ＰＬＬ回路が所定
時間内に同期発振するかどうかをチェックすることによ
り、該ＰＬＬ半導体装置の良否を判定する。
【０００７】このＰＬＬ半導体装置試験方法によれば、
電圧制御発振器のみならず、ＰＬＬ回路全体としても動
作チェックが行なわれるので、電圧制御発振器及びＰＬ
Ｌ回路の各々について動作試験を行う従来法よりも試験
が簡単になり、試験時間が短縮されて試験コストを削減
することが可能になる。
【０００８】他の本発明では、電圧制御発振器と入力ク
ロック又は該電圧制御発振器の出力クロックを分周する
可変分周器とを有するＰＬＬ半導体装置を試験するＰＬ
Ｌ半導体装置試験装置であって、良品であることが確認
された、該ＰＬＬ半導体装置に接続されてＰＬＬ回路を
構成する回路と、該可変分周器の分周値を第１値にし
て、該ＰＬＬ回路が所定時間内に同期発振するかどうか
をチェックし、該分周値を該第１値と異なる第２値にし
て、該ＰＬＬ回路が所定時間内に同期発振するかどうか
をチェックする動作チェック回路と、チェック結果に基
づいて該ＰＬＬ半導体装置の良否を判定する判定回路と
を有する。
【０００９】このＰＬＬ半導体装置試験装置によれば、
ＰＬＬ半導体装置を該試験装置に接続することにより上
記方法を容易に実施することができる。
【００１０】さらに他の本発明では、電圧制御発振器
と、入力クロック又は該電圧制御発振器の出力クロック
を分周する可変分周器とを有するＰＬＬ半導体装置であ
って、該可変分周器の分周値を通常使用時の前後の値に
定める信号が供給される外部端子を有する。
【００１１】このＰＬＬ半導体装置によれば、上記試験
装置を用いて上記方法を容易に実施することができる。
【００１２】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
【００１４】［第１実施形態］図１は、本発明の第１実
施形態のＰＬＬ回路の概略ブロック図である。
【００１５】ＰＬＬ半導体装置２０には、電圧制御発振
器１０Ａのみならず、Ｒ分周器２１、Ａの値が可変であ
る（ＰＮ＋Ａ）分周器２２、位相比較器２３及びチャー
ジポンプ２４も形成されており、これにローパスフィル
タ（ループフィルタ）２５を外付けすることにより、Ｐ
ＬＬ回路が構成される。
【００１６】ローパスフィルタ２５がＰＬＬ半導体装置
２０に形成されていないのは、ローパスフィルタ２５が
比較的容量の大きいキャパシタを備えているので、ロー
パスフィルタ２５をＰＬＬ半導体装置２０に形成する
と、ＰＬＬ半導体装置２０のチップ面積が増大して製品
コストが高くなるからである。
【００１７】Ｒ分周器２１及び（ＰＮ＋Ａ）分周器２２
のクロック入力端Ｃにはそれぞれ、温度が一定のとき周
波数が一定である入力クロックＣＬＫ、及び、電圧制御
発振器１０Ａの出力クロックＯＵＴが供給される。Ｒ分
周器２１及び（ＰＮ＋Ａ）分周器２２で分周された参照
クロックＣＫＲ及び比較クロックＣＫＣは、位相比較器
２３に供給されて両者の位相が比較される。位相比較器
２３は、位相誤差が０になるように比較クロックＣＫＣ
の周波数を上げるため及び下げるためのアップ信号ＵＰ
及びダウン信号ＤＮをチャージポンプ２４に供給する。
チャージポンプ２４は、アップ信号ＵＰ及びダウン信号
ＤＮのパルスに応答して、電流パルスの信号ＩＰをロー
パスフィルタ２５に供給する。ローパスフィルタ２５
は、該電流パルスで電圧が滑らかに変化するキャパシタ
を備えており、その電圧出力信号ＶＣは電圧制御発振器
１０Ａの制御入力端に供給される。
【００１８】（ＰＮ＋Ａ）分周器２２はパスルスワロー
方式であり、試験簡単化のためにＡの値をユーザ通常使
用時の前後の値に設定するための入力端がＰＬＬ半導体
装置２０の外部端子Ｄ０及びＤ１に接続されている。Ｐ
又はＮの値を１変化させると分周値はＰ又はＮ変化す
る。簡単な構成で分周比を大きくするには、Ｐ及びＮの
値をある程度以上にする必要がある。これに対し、Ａの
値を１変化させれば分周値は１だけ変化するので、通常
使用時の前後の適当な値にすることが容易になる。
【００１９】図２は、（ＰＮ＋Ａ）分周器２２の構成例
を示す。
【００２０】プリスケーラ２２１は、その制御入力端に
供給される制御信号Ｓ２が低レベルのときＰ分周器とし
て機能し、制御信号Ｓ２が高レベルのとき（Ｐ＋１）分
周器として機能する。プリスケーラ２２１は、そのクロ
ック入力端Ｃに供給されるクロックＯＵＴを分周して信
号Ｓ１を生成し、メインカウンタ２２２のクロック入力
端Ｃに供給する。メインカウンタ２２２は、信号Ｓ１を
Ｎ分周して比較クロックＣＫＣを生成する。
【００２１】可変分周器２２は、もし制御信号Ｓ２が低
レベルに固定されていればＰ・Ｎ分周器であり、もし制
御信号Ｓ２が高レベルに固定されていれば（Ｐ＋１）・
Ｎ分周器である。可変分周器２２の分周値を両分周値の
中間の値に設定できるようにするために、スワローカウ
ンタ２２３、アンドゲート２２４及びコントロール回路
２２５が分周器２２に備えられている。
【００２２】図４は、スワローカウンタ２２３の構成例
を示す論理回路図である。
【００２３】Ｔフリップフロップ３０〜３３は、ダウン
カウンタとして機能するように縦続接続されている。該
ダウンカウンタのカウントが２になった時にナンドゲー
ト３４の出力が低レベルになるように、Ｔフリップフロ
ップ３０〜３３の出力Ｓ３１〜Ｓ３４がナンドゲート３
４に供給される。Ｔフリップフロップ３０及びＤフリッ
プフロップ３５のクロック入力端Ｃには信号Ｓ３が供給
される。スワローカウンタ２２３の出力信号Ｓ４でもあ
るＤフリップフロップ３５の出力Ｑは、Ｔフリップフロ
ップ３０〜３３のロード制御入力端ＬＤに供給される。
ビットＤ０〜Ｄ３は、Ｔフリップフロップ３０〜３３の
ロード制御入力端ＬＤが低レベルのとき、それぞれＴフ
リップフロップ３０〜３３にロードされる。
【００２４】図５は、図４の回路の動作を示すタイミン
グチャートである。
【００２５】カウントが２になると信号Ｓ３５が低レベ
ルに遷移し、次の信号Ｓ３の立ち上がりで信号Ｓ４が低
レベルに遷移し、スワローカウンタ２２３のカウントが
Ａ＝Ｄ３Ｄ２Ｄ１Ｄ０にセットされ、これにより信号Ｓ
３５が高レベルに遷移する。この高レベルは、次の信号
Ｓ３の立ち上がりでＤフリップフロップ３５にラッチさ
れ、信号Ｓ４が高レベルに遷移する。その後、信号Ｓ３
が立ち上がる毎にダウンカウントされる。カウントが２
になると、このような動作が繰り返される。
【００２６】図２に戻って、信号Ｓ１及びＳ２がアンド
ゲート２２４に供給され、その出力信号Ｓ３がスワロー
カウンタ２２３のクロック入力端Ｃに供給される。スワ
ローカウンタ２２３の出力信号Ｓ４及びメインカウンタ
２２２のクロックＣＫＣがコントロール回路２２５に供
給され、これから制御信号Ｓ２が出力される。
【００２７】図３は、図２の回路の動作を示すタイミン
グチャートである。
【００２８】信号Ｓ４が高レベルのとき、制御信号Ｓ２
が高レベルとなる。制御信号Ｓ２が高レベルの間、信号
Ｓ１がアンドゲート２２４を通って信号Ｓ３となる。一
方では、信号Ｓ３の立ち上がりに応答してスワローカウ
ンタ２２３のカウントがデクリメントされ、他方では、
信号Ｓ１の立ち上がりに応答してメインカウンタ２２２
のカウントがデクリメントされる。Ａ＜Ｎであるので、
スワローカウンタ２２３の方がメインカウンタ２２２よ
りも先にカウントアップする。スワローカウンタ２２３
のカウントが２になると、次の信号Ｓ３の立ち上がりで
信号Ｓ４が低レベルに遷移する。その後、制御信号Ｓ２
が低レベルとなって、アンドゲート２２４が閉じられる
と共に、プリスケーラ２２１の分周値がＰになる。信号
Ｓ２の高レベル期間は、信号Ｓ１のパルス周期のＡ倍で
ある。この後、信号Ｓ１のパルスによりメインカウンタ
２２２のカウントが１になると、次の信号Ｓ１の立ち上
がりでメインカウンタ２２２にＮがロードされると共
に、クロックＣＫＣが高レベルに遷移する。これにより
制御信号Ｓ２が高レベルに遷移して、アンドゲート２２
４が開かれると共に、プリスケーラ２２１の分周値が
（Ｐ＋１）になる。信号Ｓ２の低レベル期間は、信号Ｓ
１のパルス周期の（Ｎ−Ａ）倍である。次の信号Ｓ１の
立ち上がりで、クロックＣＫＣが低レベルに遷移すると
共に、信号Ｓ４が高レベルに遷移する。
【００２９】このような動作により、クロックＣＫＣの
１周期中に含まれる出力クロックＯＵＴのパルス数、す
なわち分周器２２の分周値は、 （Ｐ＋１）Ａ＋Ｐ（Ｎ−Ａ）＝Ｐ・Ｎ＋Ａ となる。
【００３０】図６は、上記の如く構成されたＰＬＬ半導
体装置２０の良否を判定する試験装置の概略ブロック図
である。
【００３１】テスタ１２Ａには、標準的な特性を有する
ことが確認されたローパスフィルタ２５と、ＰＬＬ半導
体装置２０に対する動作チェック回路１２１と、回路１
２１からチェック結果が供給される良否判定回路１２２
とを備えている。回路１２２は、第１回及び第２回の動
作結果を保持するためのフリップフロップ４０及び４１
と、これらの出力が供給されるアンドゲート４２とを備
えている。
【００３２】テスタ１２Ａは、テストボード１１Ａ上の
ソケットに接続されており、試験においてこのソケット
にＰＬＬ半導体装置２０が自動的に差し込まれると、図
６の回路が構成される。すなわち、ＰＬＬ半導体装置２
０とローパスフィルタ２５とによりＰＬＬ回路が構成さ
れ、動作チェック回路１２１により（ＰＮ＋Ａ）分周器
２２のビットＤ０及びＤ１が設定可能になり、回路１２
１からＲ分周器２１のクロック入力端ＣへクロックＣＬ
Ｋを供給可能になり、電圧制御発振器１０Ａの出力クロ
ックＯＵＴが回路１２１に供給される。
【００３３】入力クロックＣＬＫの周波数ｆｏと出力ク
ロックＯＵＴの周波数ｆｃとの間には、ロック状態にお
いて次の関係が成立する。
【００３４】 ｆｏ＝（Ｐ・Ｎ＋Ａ）ｆｃ／Ｒ ・・・（１） ＰＬＬ半導体装置２０をユーザが通常使用するときのＡ
の値をＡ０、出荷前の動作チェックにおいて設定される
Ａの値をＡ１及びＡ２とする。Ａ１＜Ａ０＜Ａ２であ
る。
【００３５】図７は、動作チェック回路１２１の動作を
示すフローチャートである。
【００３６】初期状態において、フリップフロップ４０
及び４１はリセットされている。
【００３７】（Ｓ１）ビットＤ１及びＤ０の値により、
（ＰＮ＋Ａ）分周器２２のＡをＡ１に設定する。
【００３８】（Ｓ２）テストボード１１ＡにＰＬＬ半導
体装置２０が装着されると、動作チェック回路１２１
は、ＰＬＬ半導体装置２０が実際に使用されるときの標
準的な周波数ｆｃ（一定）のクロックＣＬＫを出力す
る。 （Ｓ３）所定時間、例えば１ｍｓ経過するのを待つ。
【００３９】（Ｓ４）クロックＯＵＴの周波数ｆｏが上
式（１）で与えられる値であるかにより、ＰＬＬ回路が
ロック状態であるかどうかを判定する。
【００４０】（Ｓ５）ロック状態であればフリップフロ
ップ４０をセットする。
【００４１】（Ｓ６）入力クロックＣＬＫの供給を停止
する。
【００４２】次に、上記ステップ信号Ｓ１〜Ｓ６と同様
のステップＳ１１〜Ｓ１６の処理をＡ＝Ａ２ついて行
い、ロック状態を確認できればフリップフロップ４１を
セットする。
【００４３】ＰＬＬ半導体装置２０が良品であればアン
ドゲート４２の出力が高レベルとなり、不良品であれば
低レベルとなる。
【００４４】ＡがＡ０、Ａ１及びＡ２のとき電圧信号Ｖ
ＣがそれぞれＶＣ０、ＶＣ１及びＶＣ２であるとする。
【００４５】ＰＬＬ半導体装置２０が良品である場合、
ロック状態において電圧信号ＶＣと周波数ｆｏとの間に
は例えば図８に示すような関係が成立する。図８中、ｆ
ｏ０、ｆｏ１及びｆｏ２はそれぞれ、ＡがＡ０、Ａ１及
びＡ２の時の周波数ｆｏである。
【００４６】もしＡ＝Ａ０でロック状態のとき、Ａの値
を大きくすると、比較クロックＣＫＣの周波数が低くな
るので、アップ信号ＵＰ信号のパルスにより電圧信号Ｖ
Ｃが上昇し、比較クロックＣＫＣの周波数が参照クロッ
クＣＫＲのそれに近づく。もしＡ＝Ａ０でロック状態の
とき、Ａの値を小さくすると、比較クロックＣＫＣの周
波数が高くなるので、ダウン信号ＤＮ信号のパルスによ
り電圧信号ＶＣが下降し、比較クロックＣＫＣの周波数
が参照クロックＣＫＲのそれに近づく。
【００４７】したがって、Ａ１＜Ａ２であることから、
ＶＣ１＜ＶＣ２の関係が成立する。
【００４８】図９（Ａ）はＰＬＬ半導体装置２０がＡ＝
Ａ２で所定時間内にロック状態にならずに不良品と判定
される場合の電圧信号ＶＣと周波数ｆｏとの関係を示
す。図９（Ｂ）はＰＬＬ半導体装置２０がＡ＝Ａ１で所
定時間内にロック状態にならずに不良品と判定される場
合の電圧信号ＶＣと周波数ｆｏとの関係を示す。
【００４９】分周値及び周波数の具体例は、次の通りで
ある。
【００５０】通常使用時、 Ｐ＝８、Ｎ＝４１、Ｒ＝４２、Ａ０＝９＝‘１００１’ ｆｃ＝１６．８ＭＨｚ、ｆｏ＝１３４．８ＭＨｚ 試験時 Ａ１＝８＝‘１０００’にしてロック状態で ｆｏ１＝１３４．４ＭＨｚ＝ｆｏ−０．４ Ａ１＝１０＝‘１０１０’にしてロック状態で ｆｏ２＝１３５．２ＭＨｚ＝ｆｏ＋０．４ この場合、Ａ設定用外部端子はＤ１のみでよい。
【００５１】良品と判定されたＰＬＬ半導体装置２０
は、これが使用されるボードに実装され、これによりビ
ットＤ０及びＤ１の値が固定、すなわちＡの値がＡ０固
定される。Ａの値を設定するためのＰＬＬ半導体装置２
０の外部端子Ｄ０及びＤ１は、ＰＬＬ半導体装置２０の
動作試験のためのものである。
【００５２】本第１実施形態によれば、ＰＬＬ半導体装
置出荷前の試験時には外部端子からＡの値をユーザ通常
使用時の値の前後の値に変更でき、これら前後の値に対
し出力クロックＯＵＴがロック状態であるかどうかをチ
ェックすることにより、電圧制御発振器１０Ａのみらな
ず、ＰＬＬ半導体装置２０全体としても動作チェックが
行なわれるので、ＰＬＬ半導体装置２０の動作試験が従
来よりも簡単になり、試験時間が短縮されて試験コスト
を削減することが可能になる。
【００５３】［第２実施形態］図１０は、本発明の第２
実施形態のＰＬＬ回路の概略ブロック図である。
【００５４】このＰＬＬ半導体装置２０Ａでは、（ＰＮ
＋Ａ）分周器２２Ａの分周値（ＰＮ＋Ａ）が固定されて
いる。これに対しＲ分周器２１Ａの分周値Ｒは、半導体
装置出荷前の試験時においてＰＬＬ半導体装置２０Ａの
外部端子Ｄ０及びＤ１から供給される信号により、ユー
ザ通常使用時の前後の値に設定可変となっている。
【００５５】Ｒ分周器２１Ａは、パルススワロー方式で
あっても、カウンタの出力ビット位置をセレクタで選択
することにより分周値２nのｎの値を変更する構成であ
ってもよい。この場合、ビットＤ０及びＤ１はこのセレ
クタに対する選択制御信号である。
【００５６】ＰＬＬ半導体装置２０Ａに対しても、上記
同様の試験が行なわれる。この場合、Ｒ分周器２１Ａの
分周値が大きくなるほどロック状態での電圧信号ＶＣの
値が低くなる点が、上記第１実施例と異なる。
【００５７】なお、本発明には外にも種々の変形例が含
まれる。例えば、本発明はローパスフィルタ２５がＰＬ
Ｌ半導体装置２０又は２０Ａ内に形成された構成であっ
てもよい。
【００５８】また、本発明は可変分周器の分周値を半導
体装置の外部端子からユーザ通常使用時の前後の値に設
定できればよく、ユーザ通常使用時に分周値を変更して
もよい。
【００５９】（ＰＮ＋Ａ）分周器自体は、従来構成であ
ってもよく、例えば図４のスワローカウンタ２２３にお
いて、フリップフロップ３０及び３１のＱ出力及びＸＱ
出力をそれぞれ信号Ｓ３１及びＳ３２として用い、図２
のコントロール回路２２５をオアゲートで構成してもよ
い。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＰＬＬ回路の概略ブロ
ック図である。
【図２】図１中の（ＰＮ＋Ａ）分周器の構成例を示す図
である。
【図３】図２の回路の動作を示すタイミングチャートで
ある。
【図４】図２中のスワローカウンタの構成例を示す論理
回路図である。
【図５】図４の回路の動作を示すタイミングチャートで
ある。
【図６】ＰＬＬ半導体装置の良否を判定する試験装置の
概略ブロック図である。
【図７】図６中の動作チェック回路の動作を示すフロー
チャートである。
【図８】ＰＬＬ半導体装置が良品である場合の、ロック
状態における電圧制御発振器の電圧信号ＶＣと出力周波
数ｆｏとの関係を示す線図である。
【図９】（Ａ）及び（Ｂ）はいずれもＰＬＬ半導体装置
が不良品である場合の、図８に対応した線図である。
【図１０】本発明の第２実施形態のＰＬＬ回路の概略ブ
ロック図である。
【図１１】（Ａ）は電圧制御発振器に対する従来の試験
装置の概略ブロック図であり、（Ｂ）は従来の試験を説
明するための電圧制御発振器の電圧信号ＶＣと出力周波
数ｆｏとの関係を示す線図である。
【符号の説明】
１０、１０Ａ 電圧制御発振器 １１、１１Ａ テストボード １２、１２Ａ テスタ １２１ 動作チェック回路 １２２ 良否判定回路 ２０、２０Ａ 半導体装置 ２１、２１Ａ Ｒ分周器 ２２、２２Ａ （ＰＮ＋Ａ）分周器 ２２１ プリスケーラ ２２２ メインカウンタ ２２３ スワローカウンタ ２２４、４２ アンドゲート ２２５ コントロール回路 ２３ 位相比較器 ２４ チャージポンプ ２５ ローパスフィルタ ３０〜３３ Ｔフリップフロップ ３４ ナンドゲート ３５ Ｄフリップフロップ ４０、４１ フリップフロップ ＣＬＫ 入力クロック ＣＫＲ 参照クロック ＣＫＣ 比較クロック ＵＰ アップ信号 ＤＮ ダウン信号 ＩＰ 電流信号 ＯＵＴ 出力クロック ＶＣ 電圧信号 ＯＵＴ 出力クロック Ｄ０〜Ｄ３ ビット ｆｏ、ｆｃ 周波数 Ｓ１〜Ｓ５ 信号 Ｃ クロック入力端

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電圧制御発振器と、入力クロック又は該
    電圧制御発振器の出力クロックを分周する可変分周器と
    を有するＰＬＬ半導体装置を含むＰＬＬ回路の動作を試
    験するＰＬＬ半導体装置試験方法において、 該可変分周器の分周値を通常使用時の前後の値にして、
    該ＰＬＬ回路が所定時間内に同期発振するかどうかをチ
    ェックすることにより、該ＰＬＬ半導体装置の良否を判
    定することを特徴とするＰＬＬ半導体装置試験方法。
  2. 【請求項２】 上記ＰＬＬ半導体装置はさらに、参照ク
    ロックと比較クロックの位相を比較する位相比較器を有
    し、上記ＰＬＬ回路は、該ＰＬＬ半導体装置と接続され
    て該ＰＬＬ回路を構成する残部であって良品であること
    が確認されたものとからなり、 （Ａ）上記分周値を第１値にして、該ＰＬＬ回路が所定
    時間内に同期発振するかどうかをチェックし、 （Ｂ）上記分周値を該第１値と異なる第２値にして、該
    ＰＬＬ回路が所定時間内に同期発振するかどうかをチェ
    ックし、 該ステップ（Ａ）又は（Ｂ）においてチェック結果が不
    良を示している場合には、該ＰＬＬ半導体装置が不良で
    あると判定することを特徴とする請求項１記載のＰＬＬ
    半導体装置試験方法。
  3. 【請求項３】 電圧制御発振器と入力クロック又は該電
    圧制御発振器の出力クロックを分周する可変分周器とを
    有するＰＬＬ半導体装置を試験するＰＬＬ半導体装置試
    験装置であって、 良品であることが確認された、該ＰＬＬ半導体装置に接
    続されてＰＬＬ回路を構成する回路と、 該可変分周器の分周値を第１値にして、該ＰＬＬ回路が
    所定時間内に同期発振するかどうかをチェックし、該分
    周値を該第１値と異なる第２値にして、該ＰＬＬ回路が
    所定時間内に同期発振するかどうかをチェックする動作
    チェック回路と、 チェック結果に基づいて該ＰＬＬ半導体装置の良否を判
    定する判定回路と、 を有することを特徴とするＰＬＬ半導体装置試験装置。
  4. 【請求項４】 電圧制御発振器と、入力クロック又は該
    電圧制御発振器の出力クロックを分周する可変分周器と
    を有するＰＬＬ半導体装置であって、 該可変分周器の分周値を通常使用時の前後の値に定める
    信号が供給される外部端子を有することを特徴とするＰ
    ＬＬ半導体装置。
  5. 【請求項５】 上記可変分周器は、 該可変分周器の入力クロックをＰ分周又は（Ｐ＋１）分
    周するプリスケーラと、 該プリスケーラで分周されたクロックをＮ分周するメイ
    ンカウンタと、 該プリスケーラで分周されたクロックをＡ分周するスワ
    ローカウンタと、 を有して（Ｐ・Ｎ＋Ａ）分周するパルススワロー方式の
    分周器であり、 上記外部端子は、該Ａの値を決定する信号が供給される
    ものである、 ことを特徴とする請求項４記載のＰＬＬ半導体装置。
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