JPH098652A - Ｐｌｌ回路及び半導体集積回路 - Google Patents
Ｐｌｌ回路及び半導体集積回路Info
- Publication number
- JPH098652A JPH098652A JP7180832A JP18083295A JPH098652A JP H098652 A JPH098652 A JP H098652A JP 7180832 A JP7180832 A JP 7180832A JP 18083295 A JP18083295 A JP 18083295A JP H098652 A JPH098652 A JP H098652A
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- JP
- Japan
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- circuit
- signal
- output
- frequency
- pll
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路の動作テストを容易に実施可能な
手段を提供する。 【構成】 電圧制御発振器１１３の出力から位相比較器
１１１の入力に至る帰還系に可変分周回路１１７と可変
分周回路１１６とを設ける。これら可変分周器１１７と
可変分周器１１６は帰還系全体の分周比を一定に保つよ
うな分周論理を有し、分周比選択信号ＳＥＬによって制
御がされているＰＬＬ回路１１０は、上記可変分周器１
１７と可変分周器１１６の分周比を変えることによっ
て、ＰＬＬ回路１１０の出力信号ＰＯＵＴの周波数をテ
スタで検出可能な低周波数にすることができる。
手段を提供する。 【構成】 電圧制御発振器１１３の出力から位相比較器
１１１の入力に至る帰還系に可変分周回路１１７と可変
分周回路１１６とを設ける。これら可変分周器１１７と
可変分周器１１６は帰還系全体の分周比を一定に保つよ
うな分周論理を有し、分周比選択信号ＳＥＬによって制
御がされているＰＬＬ回路１１０は、上記可変分周器１
１７と可変分周器１１６の分周比を変えることによっ
て、ＰＬＬ回路１１０の出力信号ＰＯＵＴの周波数をテ
スタで検出可能な低周波数にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（フェーズ・ロ
ックド・ループ）回路及びそれを搭載した半導体集積回
路に関し、詳しくはオンチップ化されたＰＬＬ回路の動
作テストを行う技術に関するものである。
ックド・ループ）回路及びそれを搭載した半導体集積回
路に関し、詳しくはオンチップ化されたＰＬＬ回路の動
作テストを行う技術に関するものである。
【０００２】
【従来の技術】ＰＬＬ回路は、通常分周回路を備え、入
力クロック信号の周波数を所望に逓倍してユーザ論理の
動作用クロック信号を形成する。よって、ＰＬＬ回路を
搭載した半導体集積回路は、複数相のクロック信号が形
成可能にされる。従来、半導体集積回路に搭載されたＰ
ＬＬ回路の動作テストを行う場合、テスタよって当該テ
スタが検出可能な周波数の出力信号が得られるように入
力信号を形成しＰＬＬ回路に供給している。こうして、
テスタにより供給した入力信号に対する出力信号のフェ
ーズロック動作を観ることによって、ＰＬＬ回路の動作
確認が行われる。一方、ＰＬＬ回路から動作クロック信
号が供給されるユーザ論理の動作テストを行う場合は、
ＰＬＬ回路が動作クロックを供給してユーザ論理の動作
を可能にしている。
力クロック信号の周波数を所望に逓倍してユーザ論理の
動作用クロック信号を形成する。よって、ＰＬＬ回路を
搭載した半導体集積回路は、複数相のクロック信号が形
成可能にされる。従来、半導体集積回路に搭載されたＰ
ＬＬ回路の動作テストを行う場合、テスタよって当該テ
スタが検出可能な周波数の出力信号が得られるように入
力信号を形成しＰＬＬ回路に供給している。こうして、
テスタにより供給した入力信号に対する出力信号のフェ
ーズロック動作を観ることによって、ＰＬＬ回路の動作
確認が行われる。一方、ＰＬＬ回路から動作クロック信
号が供給されるユーザ論理の動作テストを行う場合は、
ＰＬＬ回路が動作クロックを供給してユーザ論理の動作
を可能にしている。
【０００３】
【発明が解決しようとする課題】近年、ユーザ論理の動
作速度が向上されることにより、ＰＬＬ回路による周波
数逓倍率が大きくされる結果、如何にテスタで相対的に
低速の信号（低周波数の信号）を入力信号として供給し
てもテスタで検出可能とされる信号速度を越えつつあ
る。高速信号が検出可能なテスタも存在するが、オンチ
ップ化されたＰＬＬ回路の動作テストにそれを用いるの
は使用コスト上不経済である。一方、ユーザ論理の動作
テストを行う場合、動作クロックを供給するＰＬＬ回路
が故障すると、ユーザ論理の動作テストは非常に困難と
される。そこで、本発明者らは、高速信号を出力するＰ
ＬＬ回路の動作テストを可能にする手段の必用性を見出
した。また、本発明者らは、ユーザ論理に動作クロック
信号を供給するＰＬＬ回路が故障してもそのユーザ論理
の動作テストを可能にする手段の必用性も見出した。
作速度が向上されることにより、ＰＬＬ回路による周波
数逓倍率が大きくされる結果、如何にテスタで相対的に
低速の信号（低周波数の信号）を入力信号として供給し
てもテスタで検出可能とされる信号速度を越えつつあ
る。高速信号が検出可能なテスタも存在するが、オンチ
ップ化されたＰＬＬ回路の動作テストにそれを用いるの
は使用コスト上不経済である。一方、ユーザ論理の動作
テストを行う場合、動作クロックを供給するＰＬＬ回路
が故障すると、ユーザ論理の動作テストは非常に困難と
される。そこで、本発明者らは、高速信号を出力するＰ
ＬＬ回路の動作テストを可能にする手段の必用性を見出
した。また、本発明者らは、ユーザ論理に動作クロック
信号を供給するＰＬＬ回路が故障してもそのユーザ論理
の動作テストを可能にする手段の必用性も見出した。
【０００４】本発明の目的は、オンチップ化された高速
信号を出力するＰＬＬ回路の動作テストを実行可能にす
ることにある。また、他の目的はＰＬＬ回路の動作状態
に関係なく、そのＰＬＬ回路が動作クロック信号を供給
しているユーザ論理の動作テストを実行可能ににするこ
とにある。
信号を出力するＰＬＬ回路の動作テストを実行可能にす
ることにある。また、他の目的はＰＬＬ回路の動作状態
に関係なく、そのＰＬＬ回路が動作クロック信号を供給
しているユーザ論理の動作テストを実行可能ににするこ
とにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、第１の入力信号と、電圧制御発
振器の出力信号に基づいて形成される第２の入力信号と
の位相誤差に応じた電圧信号を位相比較器にて形成し、
上記位相比較器から出力される電圧信号に応じて前記電
圧制御発振器が所定周波数の信号を出力するＰＬＬ回路
において、上記電圧制御発振器の出力から位相比較器の
入力に至る帰還系に第１及び第２の可変分周器を直列配
置し、上記第１及び第２の可変分周器は、帰還系全体の
分周比を一定に保ち、それぞれの分周比が可変にされる
ようにＰＬＬ回路を構成する。上記第１の入力信号と前
記第１の可変分周回路の出力信号とを選択的に出力可能
な出力選択回路を備えた上記ＰＬＬ回路と、上記ＰＬＬ
回路の出力選択回路から出力される信号を動作クロック
として用いるユーザ論理とを備えて半導体集積回路を構
成する。上記半導体集積は、上記ＰＬＬ回路の出力選択
回路から出力される信号を受ける外部接続用の電極パッ
ドを備えることができる。
振器の出力信号に基づいて形成される第２の入力信号と
の位相誤差に応じた電圧信号を位相比較器にて形成し、
上記位相比較器から出力される電圧信号に応じて前記電
圧制御発振器が所定周波数の信号を出力するＰＬＬ回路
において、上記電圧制御発振器の出力から位相比較器の
入力に至る帰還系に第１及び第２の可変分周器を直列配
置し、上記第１及び第２の可変分周器は、帰還系全体の
分周比を一定に保ち、それぞれの分周比が可変にされる
ようにＰＬＬ回路を構成する。上記第１の入力信号と前
記第１の可変分周回路の出力信号とを選択的に出力可能
な出力選択回路を備えた上記ＰＬＬ回路と、上記ＰＬＬ
回路の出力選択回路から出力される信号を動作クロック
として用いるユーザ論理とを備えて半導体集積回路を構
成する。上記半導体集積は、上記ＰＬＬ回路の出力選択
回路から出力される信号を受ける外部接続用の電極パッ
ドを備えることができる。
【０００８】
【作用】上記した手段によれば、直列配置された第１及
び第２の可変分周器によって、帰還系全体の分周比は一
定にされる。よって、第１の分周器の分周比と第２の可
変分周器間の信号周波数の高低は、夫々の分周比によっ
て設定することができる。第１の可変分周器の出力は、
第２の可変分周器に供給され第２の入力信号を形成す
る。上記第１の可変分周器の出力がＰＬＬ回路の出力信
号とされる。電圧制御発振器は第１の入力信号の周波数
を逓倍する。通常、ＰＬＬ回路をマイクロコンピュータ
等の半導体集積回路のクロックパルスジェネレータに適
用する場合、ＰＬＬ回路は外部から供給される上記第１
の入力信号の周波数を逓倍した周波数の信号を内部の論
理回路に供給する。このため、通常は、第２の可変分周
器には第１の入力信号よりも周波数の高い信号が供給さ
れることになる。制御信号を用いて、第１及び第２の可
変分周器の分周比を変えることによって、第１の可変分
周器が第２の可変分周器へ供給する信号の周波数を低く
することができる。テスタは、その能力に応じて認識可
能な信号周波数の上限が決まっている。前記低くされた
周波数の信号がテスタで認識されることにより、テスタ
はＰＬＬ回路のフェーズロック動作をチェックすること
が可能になる。また、上記第１の入力信号と上記第１の
可変分周器の出力信号とを選択的に出力可能な選択出力
回路を備えることによって、第１の入力信号はバイパス
されてＰＬＬ回路から出力することができる。このこと
は、例えばＰＬＬ回路に異常が生じた場合でも、選択出
力回路にて第１の入力信号をユーザ論理に供給しユーザ
論理を動作可能にすることができることを意味する。ま
た、上記ＰＬＬ回路の出力選択回路から出力される信号
を受ける外部接続用の電極パッドを備えれば、前記テス
タとの接続をＥＢ（エレクトロンビーム）テスタを用い
ることなく容易に行うことができる。
び第２の可変分周器によって、帰還系全体の分周比は一
定にされる。よって、第１の分周器の分周比と第２の可
変分周器間の信号周波数の高低は、夫々の分周比によっ
て設定することができる。第１の可変分周器の出力は、
第２の可変分周器に供給され第２の入力信号を形成す
る。上記第１の可変分周器の出力がＰＬＬ回路の出力信
号とされる。電圧制御発振器は第１の入力信号の周波数
を逓倍する。通常、ＰＬＬ回路をマイクロコンピュータ
等の半導体集積回路のクロックパルスジェネレータに適
用する場合、ＰＬＬ回路は外部から供給される上記第１
の入力信号の周波数を逓倍した周波数の信号を内部の論
理回路に供給する。このため、通常は、第２の可変分周
器には第１の入力信号よりも周波数の高い信号が供給さ
れることになる。制御信号を用いて、第１及び第２の可
変分周器の分周比を変えることによって、第１の可変分
周器が第２の可変分周器へ供給する信号の周波数を低く
することができる。テスタは、その能力に応じて認識可
能な信号周波数の上限が決まっている。前記低くされた
周波数の信号がテスタで認識されることにより、テスタ
はＰＬＬ回路のフェーズロック動作をチェックすること
が可能になる。また、上記第１の入力信号と上記第１の
可変分周器の出力信号とを選択的に出力可能な選択出力
回路を備えることによって、第１の入力信号はバイパス
されてＰＬＬ回路から出力することができる。このこと
は、例えばＰＬＬ回路に異常が生じた場合でも、選択出
力回路にて第１の入力信号をユーザ論理に供給しユーザ
論理を動作可能にすることができることを意味する。ま
た、上記ＰＬＬ回路の出力選択回路から出力される信号
を受ける外部接続用の電極パッドを備えれば、前記テス
タとの接続をＥＢ（エレクトロンビーム）テスタを用い
ることなく容易に行うことができる。
【０００９】
【実施例】図１には本発明の半導体集積回路の一例ブロ
ック図が示される。同図に示される半導体集積回路１０
０は、特に制限されないが、公知の半導体集積回路製造
技術によってシリコンのような１個の半導体基板に形成
される。同図によれば、半導体集積回路１００はＰＬＬ
回路１１０と、ＰＬＬ回路１００で形成された高速のク
ロック信号を分配するクロックツリー１２０と、分配さ
れたクロック信号を用いて動作するユーザ論理１３０と
を備える。上記ＰＬＬ回路１１０は、外部から供給され
る比較的低速（比較的周波数が低い）入力信号ＰＩＮを
ユーザ論理１３０にて必用な高速（比較的周波数の高
い）クロック信号である出力信号ＰＯＵＴを形成する。
上記入力信号ＰＩＮは、半導体集積回路１００に設けら
れたクロック信号発生回路から供給されるクロック信号
とされる。また、上記入力信号ＰＩＮは外部から電極パ
ッドを介して供給可能とされる。位相比較回路１１１に
は、ＰＬＬ回路１１０の出力信号ＰＯＵＴが分周比を選
択できる可変分周回路１１６を介してリファレンスＰＲ
ＥＦとして供給される。上記出力信号ＰＯＵＴは、半導
体集積回路１００の電極パッド１１８にも供給されてい
る。上記位相比較回路１１１は、分周回路１１５及び可
変分周回路１１６から供給された信号を入力してそれら
の位相差を検出する。分周回路１１５は、入力信号ＰＩ
Ｎの周波数を所定の分周論理によって低くしている。例
えば、周波数を１／２にする。また、可変分周回路１１
６は、供給される高速の出力信号ＰＯＵＴを分周するよ
うに作用する。位相比較回路１１１は供給される同周波
数の信号の位相差に応じてパルスを形成し出力する。例
えば、入力信号ＰＩＮの分周信号（分周回路１１５の出
力）に対してリファレンスＰＲＥＦの位相が進んでいる
場合は所定の信号ＵＰが形成され、遅れている場合は所
定の信号ＤＯＷＮが形成される。ローパスフィルタ１１
２は、上記パルスを受け、パルスに応じた直流信号を出
力する。電圧制御発振回路１１３は、上記直流信号を受
け、その直流信号に応じて、出力信号の位相と周波数を
制御する。電圧制御発振回路１１３から出力されたパル
スは分周比を選択できる可変分周回路１１７に供給さ
れ、分周されて出力選択回路１１４に供給される。ま
た、ＰＬＬ回路１１０は、入力信号ＰＩＮを直接出力選
択回路１１４に供給する経路を備える。出力選択回路１
１４は、供給される入力信号ＰＩＮ又は可変分周回路１
１７を介する電圧制御発振回路１１３の出力信号ＰＯＵ
Ｔとしてクロックツリー１２０に供給する。また、出力
信号ＰＯＵＴは分周回路１１６に帰還される。例えば、
半導体集積回路１００が必要とする出力信号ＰＯＵＴの
周波数を４８ＭＨｚとし、入力信号ＰＩＮとして１２Ｍ
Ｈｚのクロック信号を供給すると、分周回路１１５と可
変分周回路１１７の分周比が１／２、可変分周回路１１
６の分周比が１／８のとき、電圧制御発振回路１１３
は、位相引き込み及び周波数引き込みを完了した時点で
９６ＭＨｚのクロック信号を出力する。上記クロックツ
リー１２０は、ＰＬＬ回路１１０の出力信号ＰＯＵＴを
半導体集積回路１００に設けられたユーザ論理１３０に
共通に供給する分配回路であり、ドライバにより所定の
電位が保たれて各ユーザ論理１３０に供給される。ここ
で用いられるユーザ論理１３０としては、特に制限され
ないが、半導体集積回路１００がマイクロコンピュータ
であるならば、命令制御回路や演算回路とされる。ま
た、同期式メモリ回路、画像表示処理回路、音声出力回
路等が挙げられる。上記ＰＬＬ回路１１０には、チップ
選択信号ともされるＰＬＬ駆動信号ＥＮ＊（＊はローイ
ネーブルを示す）が位相比較回路１１１、ローパスフィ
ルタ１１２、電圧制御発振回路１１３及び出力選択回路
１１４に供給され動作制御が行われる。また、ＰＬＬ回
路１１０には、分周比を選択する分周比選択信号ＳＥＬ
が可変分周回路１１６及び１１７に供給され、所望の分
周比の選択を可能にする。これらＰＬＬ駆動信号ＥＮ＊
と分周比選択信号ＳＥＬによって、ＰＬＬ回路１１０の
動作モードが指定される。
ック図が示される。同図に示される半導体集積回路１０
０は、特に制限されないが、公知の半導体集積回路製造
技術によってシリコンのような１個の半導体基板に形成
される。同図によれば、半導体集積回路１００はＰＬＬ
回路１１０と、ＰＬＬ回路１００で形成された高速のク
ロック信号を分配するクロックツリー１２０と、分配さ
れたクロック信号を用いて動作するユーザ論理１３０と
を備える。上記ＰＬＬ回路１１０は、外部から供給され
る比較的低速（比較的周波数が低い）入力信号ＰＩＮを
ユーザ論理１３０にて必用な高速（比較的周波数の高
い）クロック信号である出力信号ＰＯＵＴを形成する。
上記入力信号ＰＩＮは、半導体集積回路１００に設けら
れたクロック信号発生回路から供給されるクロック信号
とされる。また、上記入力信号ＰＩＮは外部から電極パ
ッドを介して供給可能とされる。位相比較回路１１１に
は、ＰＬＬ回路１１０の出力信号ＰＯＵＴが分周比を選
択できる可変分周回路１１６を介してリファレンスＰＲ
ＥＦとして供給される。上記出力信号ＰＯＵＴは、半導
体集積回路１００の電極パッド１１８にも供給されてい
る。上記位相比較回路１１１は、分周回路１１５及び可
変分周回路１１６から供給された信号を入力してそれら
の位相差を検出する。分周回路１１５は、入力信号ＰＩ
Ｎの周波数を所定の分周論理によって低くしている。例
えば、周波数を１／２にする。また、可変分周回路１１
６は、供給される高速の出力信号ＰＯＵＴを分周するよ
うに作用する。位相比較回路１１１は供給される同周波
数の信号の位相差に応じてパルスを形成し出力する。例
えば、入力信号ＰＩＮの分周信号（分周回路１１５の出
力）に対してリファレンスＰＲＥＦの位相が進んでいる
場合は所定の信号ＵＰが形成され、遅れている場合は所
定の信号ＤＯＷＮが形成される。ローパスフィルタ１１
２は、上記パルスを受け、パルスに応じた直流信号を出
力する。電圧制御発振回路１１３は、上記直流信号を受
け、その直流信号に応じて、出力信号の位相と周波数を
制御する。電圧制御発振回路１１３から出力されたパル
スは分周比を選択できる可変分周回路１１７に供給さ
れ、分周されて出力選択回路１１４に供給される。ま
た、ＰＬＬ回路１１０は、入力信号ＰＩＮを直接出力選
択回路１１４に供給する経路を備える。出力選択回路１
１４は、供給される入力信号ＰＩＮ又は可変分周回路１
１７を介する電圧制御発振回路１１３の出力信号ＰＯＵ
Ｔとしてクロックツリー１２０に供給する。また、出力
信号ＰＯＵＴは分周回路１１６に帰還される。例えば、
半導体集積回路１００が必要とする出力信号ＰＯＵＴの
周波数を４８ＭＨｚとし、入力信号ＰＩＮとして１２Ｍ
Ｈｚのクロック信号を供給すると、分周回路１１５と可
変分周回路１１７の分周比が１／２、可変分周回路１１
６の分周比が１／８のとき、電圧制御発振回路１１３
は、位相引き込み及び周波数引き込みを完了した時点で
９６ＭＨｚのクロック信号を出力する。上記クロックツ
リー１２０は、ＰＬＬ回路１１０の出力信号ＰＯＵＴを
半導体集積回路１００に設けられたユーザ論理１３０に
共通に供給する分配回路であり、ドライバにより所定の
電位が保たれて各ユーザ論理１３０に供給される。ここ
で用いられるユーザ論理１３０としては、特に制限され
ないが、半導体集積回路１００がマイクロコンピュータ
であるならば、命令制御回路や演算回路とされる。ま
た、同期式メモリ回路、画像表示処理回路、音声出力回
路等が挙げられる。上記ＰＬＬ回路１１０には、チップ
選択信号ともされるＰＬＬ駆動信号ＥＮ＊（＊はローイ
ネーブルを示す）が位相比較回路１１１、ローパスフィ
ルタ１１２、電圧制御発振回路１１３及び出力選択回路
１１４に供給され動作制御が行われる。また、ＰＬＬ回
路１１０には、分周比を選択する分周比選択信号ＳＥＬ
が可変分周回路１１６及び１１７に供給され、所望の分
周比の選択を可能にする。これらＰＬＬ駆動信号ＥＮ＊
と分周比選択信号ＳＥＬによって、ＰＬＬ回路１１０の
動作モードが指定される。
【００１０】図２には、上記ＰＬＬ回路１１０の動作モ
ードが示される。上記ＰＬＬ回路１１０は、ユーザ仕様
のクロック信号を供給するためのユーザモード、ＰＬＬ
回路１１０自身の動作テストを行うためのＰＬＬテスト
モード、入力信号ＰＩＮを用いてユーザ論理１３０の動
作テストを行うためのユーザ論理テストモードを上記Ｐ
ＬＬ駆動信号ＥＮ＊及び分周比選択信号ＳＥＬを用いて
指定することができる。上記ユーザモードは、ＰＬＬ駆
動信号ＥＮ＊及び分周比選択信号ＳＥＬをローレベルに
することにより指定される。このとき位相比較回路１１
１、ローパスフィルタ１１２、電圧制御発振回路１１３
は動作状態にされ（例えば各回路のパワースイッチがオ
ン状態にされる）、出力選択回路１１４は可変分周回路
１１７から供給される信号を出力信号ＰＯＵＴとする。
このとき、分周回路１１５は１／２分周（供給された信
号の周期を２倍にする）の論理を備えるとする。また、
上記可変分周回路１１６及び１１７は、例えば１／２分
周と１／８分周（供給された信号の周期を８倍にする）
との論理を備える。例えば、分周比選択信号ＳＥＬがロ
ーレベルとされた場合、ユーザ論理１３０に供給される
信号となるように可変分周回路１１７では１／２分周の
論理が選択される。このとき、１／２分周とすること
で、デューティ比５０％のノイズに強い波形若しくはノ
ンオーバーラップ２相のクロック信号を形成するのに好
都合な波形を得ることができる。そのとき、可変分周回
路１１６は１／８分周とされる。具体的に、今ＰＬＬ回
路１１０は、入力信号ＰＩＮとして１２ＭＨｚの信号を
用いて、ユーザ論理１３０に供給される出力信号ＰＯＵ
Ｔの周波数を４８ＭＨｚとする。分周回路１１５は、１
／２分周論理が選択されるから位相比較回路１１１に供
給される信号は６ＭＨｚとされる。本実施例に従えば、
ＰＬＬ回路１１０による位相引き込み及び周波数引き込
み完了時点において電圧制御発振回路１１３は、その出
力信号の周波数を９６ＭＨｚとするように回路定数が決
定されており、これにより可変分周回路１１７は１／２
分周論理が選択されているから、出力信号ＰＯＵＴは４
８ＭＨｚとされる。出力信号ＰＯＵＴは、可変分周回路
１１６に供給され、分周比１／８とされて位相比較回路
に帰還される。
ードが示される。上記ＰＬＬ回路１１０は、ユーザ仕様
のクロック信号を供給するためのユーザモード、ＰＬＬ
回路１１０自身の動作テストを行うためのＰＬＬテスト
モード、入力信号ＰＩＮを用いてユーザ論理１３０の動
作テストを行うためのユーザ論理テストモードを上記Ｐ
ＬＬ駆動信号ＥＮ＊及び分周比選択信号ＳＥＬを用いて
指定することができる。上記ユーザモードは、ＰＬＬ駆
動信号ＥＮ＊及び分周比選択信号ＳＥＬをローレベルに
することにより指定される。このとき位相比較回路１１
１、ローパスフィルタ１１２、電圧制御発振回路１１３
は動作状態にされ（例えば各回路のパワースイッチがオ
ン状態にされる）、出力選択回路１１４は可変分周回路
１１７から供給される信号を出力信号ＰＯＵＴとする。
このとき、分周回路１１５は１／２分周（供給された信
号の周期を２倍にする）の論理を備えるとする。また、
上記可変分周回路１１６及び１１７は、例えば１／２分
周と１／８分周（供給された信号の周期を８倍にする）
との論理を備える。例えば、分周比選択信号ＳＥＬがロ
ーレベルとされた場合、ユーザ論理１３０に供給される
信号となるように可変分周回路１１７では１／２分周の
論理が選択される。このとき、１／２分周とすること
で、デューティ比５０％のノイズに強い波形若しくはノ
ンオーバーラップ２相のクロック信号を形成するのに好
都合な波形を得ることができる。そのとき、可変分周回
路１１６は１／８分周とされる。具体的に、今ＰＬＬ回
路１１０は、入力信号ＰＩＮとして１２ＭＨｚの信号を
用いて、ユーザ論理１３０に供給される出力信号ＰＯＵ
Ｔの周波数を４８ＭＨｚとする。分周回路１１５は、１
／２分周論理が選択されるから位相比較回路１１１に供
給される信号は６ＭＨｚとされる。本実施例に従えば、
ＰＬＬ回路１１０による位相引き込み及び周波数引き込
み完了時点において電圧制御発振回路１１３は、その出
力信号の周波数を９６ＭＨｚとするように回路定数が決
定されており、これにより可変分周回路１１７は１／２
分周論理が選択されているから、出力信号ＰＯＵＴは４
８ＭＨｚとされる。出力信号ＰＯＵＴは、可変分周回路
１１６に供給され、分周比１／８とされて位相比較回路
に帰還される。
【００１１】上記ＰＬＬテストモードは、ＰＬＬ駆動信
号ＥＮ＊をローレベル、分周比選択信号ＳＥＬをハイレ
ベルにすることにより指定される。このとき、位相比較
回路１１１、ローパスフィルタ１１２、電圧制御発振回
路１１３及び出力選択回路１１４の動作状態は上記ユー
ザモードのときと同じである。また、可変分周回路１１
６、１１７には、ハイレベルの分周比選択信号ＳＥＬが
供給され、可変分周回路１１６では１／２分周の論理が
選択され、可変分周回路１１７では１／８分周の論理が
選択される。このとき、可変分周回路１１７から出力さ
れる信号はユーザ論理１３０に供給される信号の周波数
より低い、入力信号ＰＩＮと同じ１２ＭＨｚの信号とす
ることができる。すなわち、ＰＬＬテストモードにし、
テスタを入力信号ＰＩＮ供給用の電極パッド１１８に接
続してＰＬＬ回路１１０に１２ＭＨｚの入力信号ＰＩＮ
を供給し、１２ＭＨｚの出力信号ＰＯＵＴを電極パッド
１１８からテスタへ入力させるようにすれば、ＰＬＬの
フェーズロック動作をテスタの検出可能な低速信号で測
定することができる。このＰＬＬテストモードは、オン
チップ化されたＰＬＬ回路１１０をテストするのに有効
とされる。
号ＥＮ＊をローレベル、分周比選択信号ＳＥＬをハイレ
ベルにすることにより指定される。このとき、位相比較
回路１１１、ローパスフィルタ１１２、電圧制御発振回
路１１３及び出力選択回路１１４の動作状態は上記ユー
ザモードのときと同じである。また、可変分周回路１１
６、１１７には、ハイレベルの分周比選択信号ＳＥＬが
供給され、可変分周回路１１６では１／２分周の論理が
選択され、可変分周回路１１７では１／８分周の論理が
選択される。このとき、可変分周回路１１７から出力さ
れる信号はユーザ論理１３０に供給される信号の周波数
より低い、入力信号ＰＩＮと同じ１２ＭＨｚの信号とす
ることができる。すなわち、ＰＬＬテストモードにし、
テスタを入力信号ＰＩＮ供給用の電極パッド１１８に接
続してＰＬＬ回路１１０に１２ＭＨｚの入力信号ＰＩＮ
を供給し、１２ＭＨｚの出力信号ＰＯＵＴを電極パッド
１１８からテスタへ入力させるようにすれば、ＰＬＬの
フェーズロック動作をテスタの検出可能な低速信号で測
定することができる。このＰＬＬテストモードは、オン
チップ化されたＰＬＬ回路１１０をテストするのに有効
とされる。
【００１２】上記ユーザ論理テストモードは、ＰＬＬ駆
動信号ＥＮ＊をハイレベルにすることにより指定され
る。分周比選択信号ＳＥＬは不定とされる。このとき位
相比較回路１１１、ローパスフィルタ１１２、電圧制御
発振回路１１３は非動作状態にされ、出力選択回路１１
４は入力信号ＰＩＮを出力信号ＰＯＵＴとする。このよ
うにすれば、ＰＬＬ回路１１０が故障しても、ユーザ論
理１３０を動作させるクロック信号を供給することがで
きる。ここで、ユーザ論理１３０に供給される信号は、
外部よりテスタによって電極パッド１１９から供給して
もよい。このユーザ論理テストモードは、上記ＰＬＬテ
ストモードにてＰＬＬ回路１１０に故障がある場合、そ
のＰＬＬ回路１１０と接続されるユーザ論理１３０をテ
ストするのに有効とされる。上記ＰＬＬテストモードと
ユーザ論理テストモードとを備えるＰＬＬ回路１１０を
搭載した半導体集積回路１００は、ＰＬＬ回路１１０と
ユーザ論理１３０との障害切り分けを容易に実施するこ
とが可能になる。
動信号ＥＮ＊をハイレベルにすることにより指定され
る。分周比選択信号ＳＥＬは不定とされる。このとき位
相比較回路１１１、ローパスフィルタ１１２、電圧制御
発振回路１１３は非動作状態にされ、出力選択回路１１
４は入力信号ＰＩＮを出力信号ＰＯＵＴとする。このよ
うにすれば、ＰＬＬ回路１１０が故障しても、ユーザ論
理１３０を動作させるクロック信号を供給することがで
きる。ここで、ユーザ論理１３０に供給される信号は、
外部よりテスタによって電極パッド１１９から供給して
もよい。このユーザ論理テストモードは、上記ＰＬＬテ
ストモードにてＰＬＬ回路１１０に故障がある場合、そ
のＰＬＬ回路１１０と接続されるユーザ論理１３０をテ
ストするのに有効とされる。上記ＰＬＬテストモードと
ユーザ論理テストモードとを備えるＰＬＬ回路１１０を
搭載した半導体集積回路１００は、ＰＬＬ回路１１０と
ユーザ論理１３０との障害切り分けを容易に実施するこ
とが可能になる。
【００１３】図３の（Ａ）には、上記半導体集積回路１
００においてＰＬＬ回路１１０とユーザ論理１３０との
動作テストを行う場合のテスト形態の一例が示される。
同図の（Ａ）に示されるように、半導体集積回路１００
に搭載されたＰＬＬ回路１１０とユーザ論理１３０をテ
ストする場合は、電極パッド１１９へテスタ３００から
の出力を供給し入力信号ＰＩＮとし、出力信号ＰＯＵＴ
を電極パッド１１８からテスタの入力に供給すればよ
い。上記ＰＬＬテストモードにした場合には、出力信号
ＰＯＵＴが可変分周回路１１６、１１７によって、テス
タ３００で検出可能な入力信号ＰＩＮと同周期の信号に
調整されるから、フェーズロック動作を確認することが
可能になる。
００においてＰＬＬ回路１１０とユーザ論理１３０との
動作テストを行う場合のテスト形態の一例が示される。
同図の（Ａ）に示されるように、半導体集積回路１００
に搭載されたＰＬＬ回路１１０とユーザ論理１３０をテ
ストする場合は、電極パッド１１９へテスタ３００から
の出力を供給し入力信号ＰＩＮとし、出力信号ＰＯＵＴ
を電極パッド１１８からテスタの入力に供給すればよ
い。上記ＰＬＬテストモードにした場合には、出力信号
ＰＯＵＴが可変分周回路１１６、１１７によって、テス
タ３００で検出可能な入力信号ＰＩＮと同周期の信号に
調整されるから、フェーズロック動作を確認することが
可能になる。
【００１４】図３の（Ｂ）には、上記ＰＬＬ回路１１０
を、半導体集積回路１００の所定の位置に配置する場合
に用いられるレイアウトマクロが示される。上記ＰＬＬ
回路１１０のレイアウトマクロは、ＰＬＬ回路１１０を
構成する位相比較回路１１１、ローパスフィルタ１１
２、電圧制御発振回路１１３、出力選択回路１１４、分
周回路１１５、可変分周回路１１６、可変分周回路１１
７等の論理を形成するために機能的に大きさが決まって
いるレイアウトマクロ３１０と、ＰＬＬ駆動信号ＥＮ＊
と分周比選択信号ＳＥＬを形成すれば足りるレイアウト
マクロ３２０とから構成される。レイアウトマクロ３１
０は、既にその論理検証等が行われて、設計登録ライブ
ラリに登録されたデータに基づいて形成されるレイアウ
トパターンを意味する。レイアウトマクロ３２０は、上
記レイアウトマクロ３１０の半導体集積回路１００上の
配置位置に応じて形状を自由に変えられる。同図の
（Ｂ）の（１）で示されるように、レイアウトマクロ３
１０が、半導体集積回路１００の中央部にレイアウトさ
れる場合には、レイアウトマクロ３２０は例えばＰＬＬ
駆動信号ＥＮ＊用と分周比選択信号ＳＥＬ用との２つに
分けることができる。また、同図の（Ｂ）の（２）で示
されるように、レイアウトマクロ３１０が半導体集積回
路１００の隅に配置される場合は、レイアウトマクロ３
２０はＰＬＬ駆動信号ＥＮ＊と分周比選択信号ＳＥＬと
を形成するための１つのマクロとすることもできる。こ
のように、半導体集積回路１００上でのＰＬＬ回路１１
０のマクロ設定は、上記レイアウトマクロ３１０によっ
て決めることが可能になるから、ＰＬＬ回路のレイアウ
トマクロの設定自由度を大きくすることができる。
を、半導体集積回路１００の所定の位置に配置する場合
に用いられるレイアウトマクロが示される。上記ＰＬＬ
回路１１０のレイアウトマクロは、ＰＬＬ回路１１０を
構成する位相比較回路１１１、ローパスフィルタ１１
２、電圧制御発振回路１１３、出力選択回路１１４、分
周回路１１５、可変分周回路１１６、可変分周回路１１
７等の論理を形成するために機能的に大きさが決まって
いるレイアウトマクロ３１０と、ＰＬＬ駆動信号ＥＮ＊
と分周比選択信号ＳＥＬを形成すれば足りるレイアウト
マクロ３２０とから構成される。レイアウトマクロ３１
０は、既にその論理検証等が行われて、設計登録ライブ
ラリに登録されたデータに基づいて形成されるレイアウ
トパターンを意味する。レイアウトマクロ３２０は、上
記レイアウトマクロ３１０の半導体集積回路１００上の
配置位置に応じて形状を自由に変えられる。同図の
（Ｂ）の（１）で示されるように、レイアウトマクロ３
１０が、半導体集積回路１００の中央部にレイアウトさ
れる場合には、レイアウトマクロ３２０は例えばＰＬＬ
駆動信号ＥＮ＊用と分周比選択信号ＳＥＬ用との２つに
分けることができる。また、同図の（Ｂ）の（２）で示
されるように、レイアウトマクロ３１０が半導体集積回
路１００の隅に配置される場合は、レイアウトマクロ３
２０はＰＬＬ駆動信号ＥＮ＊と分周比選択信号ＳＥＬと
を形成するための１つのマクロとすることもできる。こ
のように、半導体集積回路１００上でのＰＬＬ回路１１
０のマクロ設定は、上記レイアウトマクロ３１０によっ
て決めることが可能になるから、ＰＬＬ回路のレイアウ
トマクロの設定自由度を大きくすることができる。
【００１５】上記実施例によれば以下の作用効果を得る
ことができる。 （１）ＰＬＬ回路１１０を構成する可変分周回路１１
６、１１７の分周比を分周比選択信号ＳＥＬで変えるこ
とによって、出力信号ＰＯＵＴの周波数が低くされる。
ユーザ論理１３０へ供給される出力信号ＰＯＵＴの周波
数は、高すぎて通常のテスタに入力しても波形を認識さ
せることができない。よって、テスタ３００にて供給す
る入力信号ＰＩＮの周波数と同じ周波数の信号を出力信
号ＰＯＵＴとしてテスタに帰還させることによって、実
動作のＰＬＬ回路１１０のフェーズロック動作を確認す
ることができる。 （２）ＰＬＬ回路１１０の入力信号は、ＰＬＬ駆動信号
ＥＮ＊をハイレベルにすることによって、出力選択回路
１１４から出力信号ＰＯＵＴとして出力される。このと
き、ＰＬＬ回路１１０の位相比較回路１１１、ローパス
フィルタ１１２、電圧制御発振回路１１３は停止状態と
されるから、入力信号ＰＩＮはノイズを印加されること
なく出力信号ＰＯＵＴとして出力される。この出力信号
ＰＯＵＴは、ＰＬＬ回路１１０が故障したときにユーザ
論理１３０の動作クロックとして利用することができ
る。 （３）ＰＬＬ回路１１０のレイアウトマクロは、性能に
関与する論理領域のレイアウトマクロ３１０によって半
導体集積回路１００上の位置を決定することができる。
よって、半導体集積回路１００におけるＰＬＬ回路１１
０のレイアウトマクロ設計は、レイアウトマクロ３２０
を考慮することなく行えるからレイアウトマクロ設定の
自由度を大きくすることができる。
ことができる。 （１）ＰＬＬ回路１１０を構成する可変分周回路１１
６、１１７の分周比を分周比選択信号ＳＥＬで変えるこ
とによって、出力信号ＰＯＵＴの周波数が低くされる。
ユーザ論理１３０へ供給される出力信号ＰＯＵＴの周波
数は、高すぎて通常のテスタに入力しても波形を認識さ
せることができない。よって、テスタ３００にて供給す
る入力信号ＰＩＮの周波数と同じ周波数の信号を出力信
号ＰＯＵＴとしてテスタに帰還させることによって、実
動作のＰＬＬ回路１１０のフェーズロック動作を確認す
ることができる。 （２）ＰＬＬ回路１１０の入力信号は、ＰＬＬ駆動信号
ＥＮ＊をハイレベルにすることによって、出力選択回路
１１４から出力信号ＰＯＵＴとして出力される。このと
き、ＰＬＬ回路１１０の位相比較回路１１１、ローパス
フィルタ１１２、電圧制御発振回路１１３は停止状態と
されるから、入力信号ＰＩＮはノイズを印加されること
なく出力信号ＰＯＵＴとして出力される。この出力信号
ＰＯＵＴは、ＰＬＬ回路１１０が故障したときにユーザ
論理１３０の動作クロックとして利用することができ
る。 （３）ＰＬＬ回路１１０のレイアウトマクロは、性能に
関与する論理領域のレイアウトマクロ３１０によって半
導体集積回路１００上の位置を決定することができる。
よって、半導体集積回路１００におけるＰＬＬ回路１１
０のレイアウトマクロ設計は、レイアウトマクロ３２０
を考慮することなく行えるからレイアウトマクロ設定の
自由度を大きくすることができる。
【００１６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００１７】例えば、本実施例ではチップ選択信号ＥＮ
＊を用いてＰＬＬ回路１１０を動作制御し、分周比選択
信号ＳＥＬを用いて可変分周回路１１６及び１１７の分
周比を選択制御したが、１つの制御信号を用いても上記
動作制御及び選択制御を実現できる。また、本実施例の
可変分周回路１１６、１１７は、２つの分周論理しか持
たないが、複数ビットの分周比選択信号ＳＥＬを用いれ
ば複数の分周論理を備えることができる。
＊を用いてＰＬＬ回路１１０を動作制御し、分周比選択
信号ＳＥＬを用いて可変分周回路１１６及び１１７の分
周比を選択制御したが、１つの制御信号を用いても上記
動作制御及び選択制御を実現できる。また、本実施例の
可変分周回路１１６、１１７は、２つの分周論理しか持
たないが、複数ビットの分周比選択信号ＳＥＬを用いれ
ば複数の分周論理を備えることができる。
【００１８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるクロッ
ク信号を供給するＰＬＬ回路に適用した場合を示した
が、特にこれに限定されることはない。本発明は、一般
のＰＬＬ回路に適用することができる。
なされた発明をその背景となった利用分野であるクロッ
ク信号を供給するＰＬＬ回路に適用した場合を示した
が、特にこれに限定されることはない。本発明は、一般
のＰＬＬ回路に適用することができる。
【００１９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２０】すなわち、第１及び第２の可変分周器の分
周比を変えることによって、第１の可変分周器と第２の
可変分周器との間の信号周波数を低くすることができ
る。その低くされた周波数はテスタの認識許容範囲とす
ることができ、外部に出力させることができる。テスタ
は、第１の入力信号を供給することができ、上記低くさ
れた周波数を入力することができるから、ＰＬＬ回路の
フェーズロック動作確認を容易に行うことができる。ま
た、選択出力回路の出力を第１の入力信号とすれば、Ｐ
ＬＬ回路が故障してもユーザ論理を動作させるクロック
信号を供給し、ユーザ論理の動作テストを実行させるこ
とができる。このように、本発明の半導体集積回路は、
搭載されるＰＬＬ回路とユーザ論理の動作テストを別個
に実現するから、それらの障害切り分けに活用すること
ができる。
周比を変えることによって、第１の可変分周器と第２の
可変分周器との間の信号周波数を低くすることができ
る。その低くされた周波数はテスタの認識許容範囲とす
ることができ、外部に出力させることができる。テスタ
は、第１の入力信号を供給することができ、上記低くさ
れた周波数を入力することができるから、ＰＬＬ回路の
フェーズロック動作確認を容易に行うことができる。ま
た、選択出力回路の出力を第１の入力信号とすれば、Ｐ
ＬＬ回路が故障してもユーザ論理を動作させるクロック
信号を供給し、ユーザ論理の動作テストを実行させるこ
とができる。このように、本発明の半導体集積回路は、
搭載されるＰＬＬ回路とユーザ論理の動作テストを別個
に実現するから、それらの障害切り分けに活用すること
ができる。
【図１】本発明の半導体集積回路の一例ブロック図であ
る。
る。
【図２】ＰＬＬ回路の動作モードの説明図である。
【図３】本発明の半導体集積回路のテスト動作の一例形
態図とＰＬＬ回路のレイアウトマクロの一例配置図であ
る。
態図とＰＬＬ回路のレイアウトマクロの一例配置図であ
る。
１００ 半導体集積回路 １１０ ＰＬＬ回路 １１１ 位相比較回路 １１２ ローパスフィルタ １１３ 電圧制御発振回路 １１４ 選択出力回路 １１５ 分周回路 １１６ 可変分周回路 １１７ 可変分周回路 １２０ クロックツリー １３０ ユーザ論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 秀明 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 早坂 隆 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (3)
- 【請求項１】 第１の入力信号と、電圧制御発振器の出
力信号に基づいて形成される第２の入力信号との位相誤
差に応じた電圧信号を位相比較器にて形成し、上記位相
比較器から出力される電圧信号に応じて前記電圧制御発
振器が所定周波数の信号を出力するＰＬＬ回路におい
て、 上記電圧制御発振器の出力から位相比較器の入力に至る
帰還系に第１及び第２の可変分周器を直列配置し、上記
第１及び第２の可変分周器は、帰還系全体の分周比を一
定に保ち、それぞれの分周比が可変にされるものである
ことを特徴とするＰＬＬ回路。 - 【請求項２】 上記第１の入力信号と前記第１の可変分
周回路の出力信号とを選択的に出力可能な出力選択回路
を備えた請求項１記載のＰＬＬ回路と、 上記ＰＬＬ回路の出力選択回路から出力される信号を動
作クロックとして用いるユーザ論理と、を備えることを
特徴とする半導体集積回路。 - 【請求項３】 上記ＰＬＬ回路の出力選択回路から出力
される信号を受ける外部接続用の電極パッドを備えるこ
とを特徴とする請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180832A JPH098652A (ja) | 1995-06-23 | 1995-06-23 | Ｐｌｌ回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180832A JPH098652A (ja) | 1995-06-23 | 1995-06-23 | Ｐｌｌ回路及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098652A true JPH098652A (ja) | 1997-01-10 |
Family
ID=16090145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180832A Withdrawn JPH098652A (ja) | 1995-06-23 | 1995-06-23 | Ｐｌｌ回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| KR100843197B1 (ko) * | 2006-02-28 | 2008-07-02 | 삼성전자주식회사 | 위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로발생하는 집적회로 장치 |
-
1995
- 1995-06-23 JP JP7180832A patent/JPH098652A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| KR100843197B1 (ko) * | 2006-02-28 | 2008-07-02 | 삼성전자주식회사 | 위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로발생하는 집적회로 장치 |
| US7567109B2 (en) | 2006-02-28 | 2009-07-28 | Samsung Electronics Co., Ltd. | Integrated circuit devices generating a plurality of drowsy clock signals having different phases |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |