KR100774266B1

KR100774266B1 - Ｐｌｌ 반도체 장치 및 그 시험 방법과 장치

Info

Publication number: KR100774266B1
Application number: KR1020010007415A
Authority: KR
Inventors: 니라츠카기미토시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-04-10
Filing date: 2001-02-15
Publication date: 2007-11-08
Also published as: KR20010091008A; JP4771572B2; US20030201786A1; US6597162B2; JP2001289918A; US20010028243A1; TWI224894B; US6876185B2

Abstract

본 발명은 전압 제어 발진기 및 분주기를 포함하는 PLL 반도체 장치의 시험을 보다 간단히 행함으로써 시험 소요 시간을 단축하여 시험 비용을 저감하는 것을 과제로 한다.

PLL 반도체 장치(20)에는, 전압 제어 발진기(10A)뿐만 아니라, R 분주기(21), A 값이 가변인 (PN+A) 분주기(22), 위상 비교기(23) 및 차지 펌프(charge pump)(24)도 형성되어 있고, 이것에, 표준적인 특성을 구비하는 것이 확인된 로우패스 필터(25)를 외부 부착함으로써, 시험 대상의 PLL 회로가 구성된다. (PN+A) 분주기(22)는 펄스 스왈로우(swallow) 방식이며, 시험를 간단하게 하기 위해 A 값을 사용자 통상 사용값의 전후 값으로 설정하기 위한 입력단이 PLL 반도체 장치(20)의 외부 단자에 접속되어 있다. 분주기(22)의 분주값을 상기 전후값으로 하여, PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크함으로써, PLL 반도체 장치(20)의 양품 여부를 판정한다.

Description

ＰＬＬ 반도체 장치 및 그 시험 방법과 장치{PLL SEMICONDUCTOR DEVICE WITH TESTABILITY, AND METHOD AND APPARATUS FOR TESTING SAME}

도 1은 본 발명의 제1 실시예의 PLL 회로의 개략 블럭도이다.

도 2는 도 1 중의 (PN+A) 분주기의 구성예를 나타내는 도면이다.

도 3은 도 2의 회로 동작을 나타내는 타이밍 차트이다.

도 4는 도 2 중의 스왈로우 카운터의 구성예를 나타내는 논리 회로도이다.

도 5는 도 4의 회로 동작을 나타내는 타이밍 차트이다.

도 6은 PLL 반도체 장치의 양품 여부를 판정하는 시험 장치의 개략 블럭도이다.

도 7은 도 6 중의 동작 체크 회로의 동작을 나타내는 흐름도이다.

도 8은 PLL 반도체 장치가 양품일 경우, 로크 상태에서의 전압 제어 발진기의 전압 신호(VC)와 출력 주파수(fo) 간의 관계를 나타내는 그래프이다.

도 9의 (A) 및 (B)는 모두 PLL 반도체 장치가 불량품일 경우, 도 8에 대응한 그래프이다.

도 10은 본 발명의 제2 실시예의 PLL 회로의 개략 블럭도이다.

도 11의 (A)는 전압 제어 발진기에 대한 종래의 시험 장치의 개략 블럭도이며, (B)는 종래의 시험을 설명하기 위한 전압 제어 발진기의 전압 신호(VC)와 출력 주파수(fo) 간의 관계를 나타내는 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 10A : 전압 제어 발진기

11, 11A : 시험 보드

12, 12A : 테스터

121 : 동작 체크 회로

122 : 양품 여부 판정 회로

20, 20A : 반도체 장치

21, 21A : R 분주기

22, 22A : (PN+A) 분주기

221 : 프리스케일러

222 : 메인 카운터

223 : 스왈로우 카운터

224, 42 : AND 게이트

225 : 컨트롤 회로

23 : 위상 비교기

24 : 차지 펌프

25 : 로우패스 필터

30∼33 : T 플립플롭

34 : NAND 게이트

35 : D 플립플롭

40, 41 : 플립플롭

CLK : 입력 클록

CKR : 참조 클록

CKC : 비교 클록

UP : 업 신호

DN : 다운 신호

IP : 전류 신호

OUT : 출력 클록

VC : 전압 신호

OUT : 출력 클록

D0∼D3 : 비트

fo, fc : 주파수

S1∼S5 : 신호

C : 클록 입력단

본 발명은 PLL 반도체 장치 및 그 시험 방법 및 장치에 관한 것이다.

도 11(A)은 전압 제어 발진기(10)에 대한 종래의 시험 장치의 개략 블럭도이다. 도 11(B)는 전압 제어 발진기(10)의 전압 신호(VC)와 출력 주파수 간의 관계를 나타낸다.

전압 제어 발진기(10)가 시험 보드(11)의 소켓에 끼워지고, 테스터(12)로부터 전압 제어 발진기(10)로 전압 신호(VC)가 인가되어, 전압 제어 발진기(10)의 출력 클록(OUT)이 테스터(12)에 공급된다. 테스터(12)는 전압 신호(VC)가 각각 V1, V2 및 V3일 때, 출력 클록(OUT)의 주파수가 허용 범위 내인지의 여부를 체크하여, 전부 허용 범위 내라면 전압 제어 발진기(10)가 양품이라고 판정한다.

그러나, 전압 제어 발진기(10)가 양품이라고 판정될지라도, 전압 제어 발진기(10)를 PLL 회로에 사용될 경우, 참조 클록에 대하여 그 PLL 회로가 소정 시간 내에 로크 상태가 되는지의 여부에 관해서도 체크해야만 하므로, 시험 비용은 높아진다. 특히, 전압 제어 발진기(10)가 분주기 등과 함께 단일칩으로 제조될 경우, 장치 시험 소요 시간을 단축시켜 비용 저감이 요구된다.

본 발명의 목적은 이러한 점에 감안하여, 전압 제어 발진기 및 분주기를 포함하는 PLL 반도체 장치의 시험을 보다 간단히 행함으로써 시험 소요 시간을 단축하여 시험 비용이 저감될 수 있는 PLL 반도체 장치 및 그 시험 방법과 장치를 제공하는 데에 있다.

본 발명에서는, 전압 제어 발진기와, 입력 클록 또는 상기 전압 제어 발진기의 출력 클록을 분주하는 가변 분주기를 구비하는 PLL 반도체 장치를 포함하는 PLL 회로의 동작을 시험하는 PLL 반도체 장치 시험 방법에 있어서, 상기 가변 분주기의 분주값을 제1 값 및 이 제1 값과는 상이한 제2 값으로 설정하여, 상기 PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크함으로써, 상기 PLL 반도체 장치의 양품 여부를 판정한다.

이 PLL 반도체 장치 시험 방법에 따르면, 전압 제어 발진기뿐만 아니라 PLL 회로에 대해서도 전체적으로 동작 체크를 수행하기 때문에, 전압 제어 발진기 및 PLL 회로의 각각에 대해 동작 시험을 행하는 종래의 방법보다도 시험이 간단해지고, 시험 시간이 단축되어 시험 비용을 삭감하는 것이 가능하게 된다.

다른 면에서, 본 발명은 전압 제어 발진기와 입력 클록 또는 상기 전압 제어 발진기의 출력 클록을 분주하는 가변 분주기를 구비하는 PLL 반도체 장치를 시험하는 PLL 반도체 장치 시험 장치로서, 양품이라고 확인된 상기 PLL 반도체 장치에 접속되어 PLL 회로를 구성하는 회로와, 상기 가변 분주기의 분주값을 제1 값으로 설정하여, PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크하고, 상기 분주값을 상기 제1 값과 상이한 제2 값으로 설정하여, 그 PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크하는 동작 체크 회로와, 체크 결과에 기초하여 상기 PLL 반도체 장치의 양품 여부를 판정하는 판정 회로를 구비한다.

이 PLL 반도체 장치 시험 장치에 따르면, PLL 반도체 장치를 상기 시험 장치에 접속함으로써 상기 방법을 용이하게 실시할 수 있다.

또 다른면에서, 본 발명은 전압 제어 발진기와, 입력 클록 또는 상기 전압 제어 발진기의 출력 클록을 분주하는 가변 분주기를 구비하는 PLL 반도체 장치로서, 상기 가변 분주기의 분주값을 제1 값 및 이 제1 값과는 상이한 제2 값으로 설정하는 신호가 공급되는 외부 단자를 구비하는다.

이 PLL 반도체 장치에 따르면, 상기 시험 장치를 이용하여 상기 방법을 용이하게 실시할 수 있다.

본 발명의 다른 목적, 구성 및 효과는 이하의 설명으로부터 분명해진다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예의 PLL 회로의 개략 블럭도이다.

PLL 반도체 장치(20)에는 전압 제어 발진기(10A)뿐만 아니라, R 분주기(21A), A 값이 가변적인 (PN+A) 분주기(22)와, 위상 비교기(23) 및 차지 펌프(charge pump)(24)도 형성되어 있고, 여기에 로우패스 필터(루프 필터)(25)를 외부 부착함으로써 PLL 회로가 구성된다.

로우패스 필터(25)가 PLL 반도체 장치(20) 내에 장착되지 않은 것은, 로우패스 필터(25)가 비교적 용량이 큰 커패시터를 구비하고 있기 때문에, 로우패스 필터(25)를 PLL 반도체 장치(20)에 장착할 경우, PLL 반도체 장치(20)의 칩 면적이 증대되어 제품 비용이 높아지기 때문이다.

R 분주기(21) 및 (PN+A) 분주기(22)의 클록 입력단(C)에는 각각, 주파수의 입력 클록(CLK) 및 전압 제어 발진기(10A)의 출력 클록(OUT)이 공급된다. R 분주기(21) 및 (PN+A) 분주기(22)에서 분주된 참조 클록(CKR) 및 비교 클록(CKC)은 위상 비교기(23)에 공급되어 양자의 위상이 비교된다. 위상 비교기(23)는 위상 오 차가 0이 되도록 비교 클록(CKC)의 주파수를 올리고 또 내리기 위한 업 신호(UP) 및 다운 신호(DN)를 차지 펌프(24)에 공급한다. 차지 펌프(24)는 업 신호(UP) 및 다운 신호(DN)의 펄스에 응답하여, 전류 펄스 신호(IP)를 로우패스 필터(25)에 공급한다. 로우패스 필터(25)는 상기 전류 펄스에서 전압이 원활하게 변하는 커패시터를 구비하고 있고, 로우패스 필터에서 출력된 전압 출력 신호(VC)는 전압 제어 발진기(10A)의 제어 입력단에 공급된다.

(PN+A) 분주기(22)는 펄스 스왈로우 방식이며, 시험을 간단하게 하기 위해 A 값을 사용자 제1 값 및 이 제1 값과는 상이한 제2 값으로 설정하기 위한 입력단이 PLL 반도체 장치(20)의 외부 단자(D0 및 D1)에 접속되어 있다. P 또는 N의 값을 1씩 변화시키면 분주값은 N 또는 P씩 변화한다. 간단한 구성으로 분주비를 크게 하려면, P 및 N의 값을 어느 정도 이상으로 할 필요가 있다. 이에 대하여, A 값을 1씩 변화시키면 분주값은 1만큼 변화하기 때문에, 제1 값 및 이 제1 값과는 상이한 제2 값으로 하는 것이 용이하게 된다.

도 2는 (PN+A) 분주기(22)의 구성예를 나타낸다.

프리스케일러(221)는 그 제어 입력단에 공급되는 제어 신호(S2)가 로우 레벨일 때 P 분주기로서 기능하고, 제어 신호(S2)가 하이 레벨일 때 (P+1) 분주기로서 기능한다. 프리스케일러(221)는 그 클록 입력단(C)에 공급되는 클록(OUT)을 분주하여 신호(S1)를 생성하여, 메인 카운터(222)의 클록 입력단(C)에 공급한다. 메인 카운터(222)는 신호(S1)를 N 분주하여 비교 클록(CKC)을 생성한다.

가변 분주기(22)는 만일 제어 신호(S2)가 로우 레벨에 고정되어 있으면 P·N 분주기이며, 만일 제어 신호(S2)가 하이 레벨에 고정되어 있으면 (P+1)·N 분주기이다. 가변 분주기(22)의 분주값을 양 분주값의 중간값으로 설정할 수 있도록 하기 위해서, 스왈로우(swallow) 카운터(223)와, AND 게이트(224) 및 컨트롤 회로(225)가 분주기(22)에 구비되어 있다.

도 4는 스왈로우 카운터(223)의 구성예를 나타내는 논리 회로도이다.

T 플립플롭(30∼33)은 다운 카운터로서 기능하도록 종속 접속되어 있다. 이 다운 카운터의 카운트가 2가 되었을 때에 NAND 게이트(34)의 출력이 로우 레벨이 되도록, T 플립플롭(30∼33)의 출력(S31∼S34)이 NAND 게이트(34)에 공급된다. T 플립플롭(30) 및 D 플립플롭(35)의 클록 입력단(C)에는 신호 S3이 공급된다. 스왈로우 카운터(223)의 출력 신호(S4)이기도 한 D 플립플롭(35)의 출력(Q)은 T 플립플롭(30∼33)의 로드 제어 입력단(LD)에 공급된다. 비트(D0∼D3)는 T 플립플롭(30∼33)의 로드 제어 입력단(LD)이 로우 레벨일 때, 각각 T 플립플롭(30∼33)에 로드된다.

도 5는 도 4의 회로의 동작을 나타내는 타이밍 차트이다.

카운트가 2가 되면 신호 S35는 로우 레벨로 천이하고, 다음 신호(S3)의 상승으로 신호 S4는 로우 레벨로 천이하여, 스왈로우 카운터(223)의 카운트는 A = D3D2D1D0에 셋팅되고, 이에 따라 신호 S35는 하이 레벨로 천이한다. 이 하이 레벨은 다음 신호(S3)의 상승으로 D 플립플롭(35)에 래치되어, 신호 S4는 하이 레벨로 천이한다. 그 후, 신호 S3이 상승할 때마다 다운 카운트된다. 카운트가 2가 되면, 이러한 동작이 반복된다.

도 2로 되돌아가, 신호(S1 및 S2)가 AND 게이트(224)에 공급되어, 그 출력 신호(S3)는 스왈로우 카운터(223)의 클록 입력단(C)에 공급된다. 스왈로우 카운터(223)의 출력 신호(S4) 및 메인 카운터(222)의 클록(CKC)이 컨트롤 회로(225)에 공급되어, 그로부터 제어 신호(S2)가 출력된다.

도 3은 도 2의 회로의 동작을 나타내는 타이밍 차트이다.

신호 S4가 하이 레벨일 때, 제어 신호(S2)는 하이 레벨이 된다. 제어 신호(S2)가 하이 레벨인 동안, 신호 S1은 AND 게이트(224)를 지나 신호 S3가 된다. 한쪽에서는, 신호 S3의 상승에 응답하여 스왈로우 카운터(223)의 카운트가 감분되고, 다른 한쪽에서는, 신호 S1의 상승에 응답하여 메인 카운터(222)의 카운트는 감분된다. A＜N이기 때문에, 스왈로우 카운터(223)가 메인 카운터(222)보다 먼저 카운트업한다. 스왈로우 카운터(223)의 카운트가 2가 되면, 다음 신호(S3)의 상승으로 신호 S4가 로우 레벨로 천이한다. 그 후, 제어 신호(S2)가 로우 레벨이 되어, AND 게이트(224)가 닫히는 동시에, 프리스케일러(221)의 분주값은 P가 된다. 신호(S2)의 하이 레벨 기간은 신호(S1)의 펄스 주기의 A배이다. 이 후, 신호(S1)의 펄스에 의해 메인 카운터(222)의 카운트가 1이 되면, 다음 신호(S1)의 상승으로 메인 카운터(222)에 N이 로드되는 동시에, 클록(CKC)이 하이 레벨로 천이된다. 이에 따라 제어 신호(S2)가 하이 레벨로 천이되어, AND 게이트(224)가 열리는 동시에 프리스케일러(221)의 분주값은 (P+1)이 된다. 신호 S2의 로우 레벨 기간은 신호 S1의 펄스 주기의 (N-A)배이다. 다음 신호(S1)의 상승으로, 클록(CKC)이 로우 레벨로 천이하는 동시에, 신호 S4는 하이 레벨로 천이한다.

이러한 동작에 의해, 클록(CKC)의 1 주기 중에 포함되는 출력 클록(OUT)의 펄스수, 즉 분주기(22)의 분주값은,

(P+1)A + P(N-A) = P·N + A

가 된다.

도 6은 전술한 바와 같이 구성된 PLL 반도체 장치(20)의 양품 여부를 판정하는 시험 장치의 개략 블럭도이다.

테스터(12A)는 표준적인 특성을 구비하는 것이 확인된 로우패스 필터(25)와, PLL 반도체 장치(20)에 대한 동작 체크 회로(121)와, 회로(121)로부터 체크 결과가 공급되는 양품 여부 판정 회로(122)를 구비한다. 회로(122)는 제1회 및 제2회의 동작 결과를 유지하기 위한 플립플롭(40 및 41)과, 이들의 출력이 공급되는 AND 게이트(42)를 구비하고 있다.

테스터(12A)는 시험 보드(11A) 상의 소켓에 접속되어 있고, 시험에 있어서 이 소켓에 PLL 반도체 장치(20)가 자동적으로 끼워지면, 도 6의 회로가 구성된다. 즉, PLL 반도체 장치(20)와 로우패스 필터(25)에 의해 PLL 회로가 구성되고, 동작 체크 회로(121)에 의해 (PN+A) 분주기(22)의 비트(D0 및 D1)가 설정 될 수 있으므로, 회로(121)에서 R 분주기(21)의 클록 입력단(C)에 클록(CLK) 공급이 가능하게 되어, 전압 제어 발진기(10A)의 출력 클록(OUT)이 회로(121)에 공급된다.

입력 클록(CLK)의 주파수(fo)와 출력 클록(OUT)의 주파수(fc) 간에는 로크 상태에서 다음의 관계가 성립한다.

fo = (P·N + A)fc/R

PLL 반도체 장치(20)를 사용자가 통상 사용할 때의 A 값을 A0, 출하전의 동작 체크에 있어서 설정되는 A 값을 A1 및 A2로 한다. A1＜A0＜A2이다.

도 7은 동작 체크 회로(121)의 동작을 나타내는 흐름도이다.

초기 상태에 있어서, 플립플롭(40 및 41)은 리셋되어 있다.

(S1) 비트(D1 및 D0)의 값에 의해, (PN + A) 분주기(22)의 A를 A1로 설정한다.

(S2) 시험 보드(11A)에 PLL 반도체 장치(20)가 장착되면, 동작 체크 회로(121)는 PLL 반도체 장치(20)가 실제로 사용될 때의 표준적인 주파수(fc)(일정)의 클록(CLK)을 출력한다.

(S3) 소정 시간, 예컨대 1 ms 경과를 기다린다.

(S4) 클록(OUT)의 주파수(fo)가 수학식 1을 만족하는 값인가에 따라 PLL 회로가 로크 상태인지의 여부를 판정한다.

(S5) 로크 상태라면 플립플롭(40)을 셋팅한다.

(S6) 입력 클록(CLK)의 공급을 정지한다.

이어서, 상기 스텝 신호(S1∼S6)와 같은 식으로 단계(S11∼S16) 처리를 A = A2에 대해 행하여, 로크 상태를 확인할 수 있으면 플립플롭(41)을 셋팅한다.

PLL 반도체 장치(20)가 양품일 경우 AND 게이트(42)의 출력은 하이 레벨이 되고, 불량품이라면 로우 레벨이 된다.

A가 A0, A1 및 A2일 때 전압 신호(VC)를 각각 VC0, VC1 및 VC2라고 한다.

PLL 반도체 장치(20)가 양품일 경우, 로크 상태에서 전압 신호(VC)와 주파수(fo) 간에는 예컨대 도 8에 나타낸 바와 같은 관계가 성립한다. 도 8에서, fo0, fo1 및 fo2는 각각, A가 A0, A1 및 A2일 때의 주파수(fo)이다.

만일 A = A0이고 로크 상태일 때, A 값을 크게 하면, 비교 클록(CKC)의 주파수가 낮아지기 때문에, 업 신호(UP)의 펄스에 의해 전압 신호(VC)가 상승하여, 비교 클록(CKC)의 주파수는 참조 클록(CKR)의 주파수에 근접하게 된다. 만일 A = A0이고 로크 상태일 때, A 값을 작게 하면, 비교 클록(CKC)의 주파수가 높아지기 때문에, 다운 신호(DN)의 펄스에 의해 전압 신호(VC)가 하강하여, 비교 클록(CKC)의 주파수는 참조 클록(CKR) 주파수에 근접한다.

따라서, A1＜A2이므로, VC1＜VC2의 관계가 성립한다.

도 9(A)는 PLL 반도체 장치(20)가 A = A2로 소정 시간 내에 로크 상태가 되지 않고서 불량품이라고 판정되는 경우의 전압 신호(VC)와 주파수(fo) 간의 관계를 나타낸다. 도 9(B)는 PLL 반도체 장치(20)가 A = A1로 소정 시간 내에 로크 상태가 되지 않고서 불량품이라고 판정되는 경우의 전압 신호(VC)와 주파수(fo) 간의 관계를 나타낸다.

분주값 및 주파수의 구체예는 다음과 같다.

통상 사용시,

P = 8, N = 41, R = 42, A0 = 9 = '1001'

fc = 16.8 MHz, fo = 134.8 MHz

시험시,

A1 = 8 = '1000'인, 로크 상태에서

fo1 = 134.4 MHz = fo - 0.4

A1 = 10 = '1010'인 로크 상태에서

fo2 = 135.2 MHz = fo + 0.4

이 경우, A 설정용 외부 단자는 D1만으로 좋다.

양품이라고 판정된 PLL 반도체 장치(20)는 이것이 사용되는 보드에 실장되고, 이에 따라 비트(D0 및 D1) 값이 고정되는데, 즉 A 값이 A0으로 고정된다. A 값을 설정하기 위한 PLL 반도체 장치(20)의 외부 단자(D0 및 D1)는 PLL 반도체 장치(20)의 동작 시험을 위한 것이다.

본 제1 실시예에 따르면, PLL 반도체 장치 출하전의 시험시에는 외부 단자로부터 A 값을 제1 값 및 이 제1 값과는 상이한 제2 값으로 변경할 수 있고, 이들 값에 대하여 출력 클록(OUT)이 로크 상태인지의 여부를 체크함으로써, 전압 제어 발진기(10A)뿐만 아니라 PLL 반도체 장치(20)에 대해 전체적으로 동작 체크가 수행되기 때문에, PLL 반도체 장치(20)의 동작 시험은 종래보다 간단하게 되고, 시험 시간은 단축되어 시험 비용을 절감하는 것이 가능하게 된다.

[제2 실시예]

도 10은 본 발명의 제2 실시예의 PLL 회로의 개략 블럭도이다.

이 PLL 반도체 장치(20A)에서는 (PN+A) 분주기(22A)의 분주값(PN+A)이 고정되어 있다. 이에 대하여 R 분주기(21A)의 분주값(R)은 반도체 장치 출하전의 시험시, PLL 반도체 장치(20A)의 외부 단자(D0 및 D1)로부터 공급되는 신호에 의해, 제1 값 및 이 제1 값과는 상이한 제2 값으로 설정되어 가변적일 수 있다.

R 분주기(21A)는 펄스 스왈로우 방식도 양호하며, 카운터의 출력 비트 위치를 셀렉터로써 선택하여 분주값 2n의 n 값을 변경하는 구성도 양호하다. 이 경우, 비트(D0 및 D1)는 이 셀렉터에 대한 선택 제어 신호이다.

PLL 반도체 장치(20A)에 대하여도, 상술한 바와 같은 시험이 수행된다. 이 경우, R 분주기(21A)의 분주값이 커질수록 로크 상태에서의 전압 신호(VC)의 값이 낮아지는 점이 상기 제1 실시예와 다르다.

또한, 본 발명에는 이외에도 여러 가지 변형예가 포함된다. 예컨대, 본 발명에서 로우패스 필터(25)가 PLL 반도체 장치(20 또는 20A) 내에 형성된 구성도 양호하다.

또, 본 발명에 있어서, 가변 분주기의 분주값은 반도체 장치의 외부 단자로부터 제1 값 및 이 제1 값과는 상이한 제2 값으로 설정할 수 있으며, 사용자 통상 사용시에 분주값을 변경하는 것도 양호하다.

(PN + A) 분주기 자체는 종래적 구성이라도 양호하고, 예컨대 도 4의 스왈로우 카운터(223)에 있어서, 플립플롭(30 및 31)의 Q 출력 및 XQ 출력을 각각 신호(S31 및 S32)로서 이용하고, 도 2의 컨트롤 회로(225)를 OR 게이트로 구성하여도 양호하다.

본 발명에 따르면, PLL 반도체 장치 출하전의 시험시에는 외부 단자로부터 A 값을 제1 값 및 이 제1 값과는 상이한 제2 값으로 변경할 수 있고, 이들 값에 대하여 출력 클록(OUT)이 로크 상태인지의 여부를 체크함으로써, 전압 제어 발진기(10A)뿐만 아니라, PLL 반도체 장치(20)에 대해 전체적으로 동작 체크를 수행하게 되므로, PLL 반도체 장치(20)의 동작 시험이 종래보다 간단하게 되고, 시험 시간이 단축되어 시험 비용을 절감하는 것이 가능하게 된다.

Claims

전압 제어 발진기와, 입력 클록 또는 상기 전압 제어 발진기의 출력 클록을 분주하는 가변 분주기를 구비하는 PLL 반도체 장치를 포함하는 PLL 회로의 동작을 시험하는 PLL 반도체 장치 시험 방법으로서,

상기 가변 분주기의 분주값을 제1 값 및 이 제1 값과는 상이한 제2 값으로 설정하여, 상기 PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크함으로써, 상기 PLL 반도체 장치의 양품 여부를 판정하는 것을 특징으로 하는 PLL 반도체 장치 시험 방법.
제1항에 있어서, 상기 PLL 반도체 장치는 참조 클록과 비교 클록의 위상을 비교하는 위상 비교기를 더 구비하고, 상기 PLL 회로는 상기 PLL 반도체 장치와 접속되어 상기 PLL 회로를 구성하는 잔부(殘部)에 있어서 양품이라고 확인된 것으로 구성되고,

(A) 상기 분주값을 상기 제1 값으로 설정하여, 상기 PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크하고,

(B) 상기 분주값을 상기 제1 값과 상이한 제2 값으로 설정하여, 상기 PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크하고,

상기 단계 (A) 또는 (B)에 있어서 체크 결과가 불량일 경우에는, 상기 PLL 반도체 장치가 불량품이라고 판정하는 것을 특징으로 하는 PLL 반도체 장치 시험 방법.
전압 제어 발진기와 입력 클록 또는 상기 전압 제어 발진기의 출력 클록을 분주하는 가변 분주기를 구비하는 PLL 반도체 장치를 시험하는 PLL 반도체 장치 시험 장치로서,

양품이라고 확인된 상기 PLL 반도체 장치에 접속되어 PLL 회로를 구성하는 회로와,

상기 가변 분주기의 분주값을 제1 값으로 설정하여, 상기 PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크하고, 상기 분주값을 상기 제1 값과 상이한 제2 값으로 설정하여, 상기 PLL 회로가 소정 시간 내에 동기 발진하는지의 여부를 체크하는 동작 체크 회로와,

체크 결과에 기초하여 상기 PLL 반도체 장치의 양품 여부를 판정하는 판정 회로를 구비하는 것을 특징으로 하는 PLL 반도체 장치 시험 장치.
전압 제어 발진기와, 입력 클록 또는 상기 전압 제어 발진기의 출력 클록을 분주하는 가변 분주기를 구비하는 PLL 반도체 장치로서,

상기 가변 분주기의 분주값을 제1 값 및 상기 제1 값과는 상이한 제2 값으로 정한 신호가 공급되는 외부 단자를 구비하는 것을 특징으로 하는 PLL 반도체 장치.
제4항에 있어서, 상기 가변 분주기는

상기 가변 분주기의 입력 클록을 P 분주 또는 (P+1) 분주하는 프리스케일러와,

상기 프리스케일러로 분주된 클록을 N 분주하는 메인 카운터와,

상기 프리스케일러로 분주된 클록을 A 분주하는 스왈로우 카운터를 구비하여 (P·N+A) 분주하는 펄스 스왈로우 방식의 분주기이며,

상기 외부 단자에는 상기 A 값을 결정하는 신호가 공급되는 것을 특징으로 하는 PLL 반도체 장치.