JPH10242848A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10242848A JPH10242848A JP9044127A JP4412797A JPH10242848A JP H10242848 A JPH10242848 A JP H10242848A JP 9044127 A JP9044127 A JP 9044127A JP 4412797 A JP4412797 A JP 4412797A JP H10242848 A JPH10242848 A JP H10242848A
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- circuit
- clock signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
Abstract
(57)【要約】
【課題】内蔵される位相同期回路の動作特性を通常動作
時の特性に維持しつつ、当該位相同期回路の動作特性を
評価判定することのできるロジックＬＳＩを形成する半
導体集積回路を提供する。 【解決手段】ロジックＬＳＩチップ１と、当該ロジック
ＬＳＩチップ１に内蔵される位相同期回路３の特性評価
時に接続される外部の電圧計９と、発振器１０とを示す
ブロック図である。ロジックＬＳＩチップ１は、内部回
路２と、当該内部回路２に逓倍されたクロック信号を生
成して供給する位相同期回路３と、位相同期回路３の動
作を評価判定する評価判定用信号１０３を生成して出力
する差動増幅器４とを備えて構成されており、当該位相
同期回路３は、前記従来例の場合と同様に、位相比較器
５、ローパスフィルタ６、電圧制御発振器７および分周
器８により構成されている。
時の特性に維持しつつ、当該位相同期回路の動作特性を
評価判定することのできるロジックＬＳＩを形成する半
導体集積回路を提供する。 【解決手段】ロジックＬＳＩチップ１と、当該ロジック
ＬＳＩチップ１に内蔵される位相同期回路３の特性評価
時に接続される外部の電圧計９と、発振器１０とを示す
ブロック図である。ロジックＬＳＩチップ１は、内部回
路２と、当該内部回路２に逓倍されたクロック信号を生
成して供給する位相同期回路３と、位相同期回路３の動
作を評価判定する評価判定用信号１０３を生成して出力
する差動増幅器４とを備えて構成されており、当該位相
同期回路３は、前記従来例の場合と同様に、位相比較器
５、ローパスフィルタ６、電圧制御発振器７および分周
器８により構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に位相同期回路を内蔵して、ロジックＬＳＩチッ
プとして形成される半導体集積回路に関する。
し、特に位相同期回路を内蔵して、ロジックＬＳＩチッ
プとして形成される半導体集積回路に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサまたは信号処
理プロセッサ（ＤＳＰ）等において用いられているロジ
ックＬＳＩチップとして形成される半導体集積回路（以
下、ロジックＬＳＩと云う）においては、当該ロジック
ＬＳＩ内の内部回路の動作周波数が高くなるに従って、
システムを構成するプリント基板上のクロック信号の周
波数よりも更に高い周波数のクロック信号の供給が要求
されるようになっている。その対応策として、当該ロジ
ックＬＳＩ内部に位相同期回路（ＰＬＬ）を内蔵し、当
該位相同期回路により、外部から供給されるクロック信
号を逓倍し、外部クロック信号に位相同期したクロック
信号を生成して、対応する内部回路に供給する方法が採
られている。このロジックＬＳＩに内蔵される位相同期
回路は、外部クロック信号に対応する正確な周期のクロ
ック信号を生成するように機能しており、その構成要素
としては、位相比較器、ローパスフィルタ、電圧制御発
振器および分周器を含むアナログ系回路により構成され
ている。このように、位相同期回路がアナログ系回路に
より構成されているために、ロジックＬＳＩの製造後に
おいては、当該位相同期回路の位相同期制御機能に対す
る特性評価が重要な課題となっている。
理プロセッサ（ＤＳＰ）等において用いられているロジ
ックＬＳＩチップとして形成される半導体集積回路（以
下、ロジックＬＳＩと云う）においては、当該ロジック
ＬＳＩ内の内部回路の動作周波数が高くなるに従って、
システムを構成するプリント基板上のクロック信号の周
波数よりも更に高い周波数のクロック信号の供給が要求
されるようになっている。その対応策として、当該ロジ
ックＬＳＩ内部に位相同期回路（ＰＬＬ）を内蔵し、当
該位相同期回路により、外部から供給されるクロック信
号を逓倍し、外部クロック信号に位相同期したクロック
信号を生成して、対応する内部回路に供給する方法が採
られている。このロジックＬＳＩに内蔵される位相同期
回路は、外部クロック信号に対応する正確な周期のクロ
ック信号を生成するように機能しており、その構成要素
としては、位相比較器、ローパスフィルタ、電圧制御発
振器および分周器を含むアナログ系回路により構成され
ている。このように、位相同期回路がアナログ系回路に
より構成されているために、ロジックＬＳＩの製造後に
おいては、当該位相同期回路の位相同期制御機能に対す
る特性評価が重要な課題となっている。
【０００３】図６は、従来のロジックＬＳＩと、当該ロ
ジックＬＳＩに内蔵される位相同期回路の特性評価時に
接続される外部のロジックテスタとを示すブロック図で
ある。図６に示されるように、本従来例（第１の従来例
と云う）のロジックＬＳＩ１は、評価テスト時に、ロジ
ックＬＳＩ１に接続されるロジックテスタ１９に対応し
て、内部回路２と、当該内部回路２に逓倍されたクロッ
ク信号を生成して供給する位相同期回路３とを備えて構
成されており、当該位相同期回路３は、位相比較器５、
ローパスフィルタ６、電圧制御発振器７および分周器８
により構成されている。
ジックＬＳＩに内蔵される位相同期回路の特性評価時に
接続される外部のロジックテスタとを示すブロック図で
ある。図６に示されるように、本従来例（第１の従来例
と云う）のロジックＬＳＩ１は、評価テスト時に、ロジ
ックＬＳＩ１に接続されるロジックテスタ１９に対応し
て、内部回路２と、当該内部回路２に逓倍されたクロッ
ク信号を生成して供給する位相同期回路３とを備えて構
成されており、当該位相同期回路３は、位相比較器５、
ローパスフィルタ６、電圧制御発振器７および分周器８
により構成されている。
【０００４】ロジックＬＳＩ１の正常動作時において
は、外部からの所定のクロック信号が位相同期回路３に
含まれる位相比較器５に入力される。位相比較器５にお
いては、電圧制御発振器７より発振出力されるクロック
信号１０４の、分周器８による分周出力信号の位相と、
前記クロック信号の位相とが比較されて、その位相比較
結果による位相誤差信号がローパスフィルタ６を経由し
て、周波数制御信号１０２として出力され、電圧制御発
振器７に入力される。位相同期回路３が正常に動作して
いる状態においては、電圧制御発振器７からは、外部か
らのクロック信号の周波数が、分周器８の分周数分逓倍
されてクロック信号１０４として出力され、内部回路２
に対し供給される。
は、外部からの所定のクロック信号が位相同期回路３に
含まれる位相比較器５に入力される。位相比較器５にお
いては、電圧制御発振器７より発振出力されるクロック
信号１０４の、分周器８による分周出力信号の位相と、
前記クロック信号の位相とが比較されて、その位相比較
結果による位相誤差信号がローパスフィルタ６を経由し
て、周波数制御信号１０２として出力され、電圧制御発
振器７に入力される。位相同期回路３が正常に動作して
いる状態においては、電圧制御発振器７からは、外部か
らのクロック信号の周波数が、分周器８の分周数分逓倍
されてクロック信号１０４として出力され、内部回路２
に対し供給される。
【０００５】この第１の従来例のロジックＬＳＩ１の位
相同期回路に対する評価テスト時においては、図６にお
いて、ロジックテスタ１９内部のドライバ２１より、評
価テスト用のクロック信号１０１が位相同期回路３の位
相比較器５に入力される。当該位相同期回路３からは、
上述のように、逓倍された周波数のクロック信号１０４
が出力されて内部回路２に供給される。当該クロック信
号１０４は位相同期回路３の評価クロック出力信号とし
て、ロジックテスタ１９内のコンパレータ２０にも入力
され、コンパレータ２０において、ロジックＬＳＩ１に
内蔵される位相同期回路３の動作特性の良否が評価判定
される。図７（ａ）、（ｂ）、（ｃ）および（ｄ）は、
上記の評価テスト時における動作タイミング図であり、
図７（ａ）には、クロック信号１０１の入力が示され、
図７（ｂ）、（ｃ）および（ｄ）には、それぞれ位相同
期回路３から出力される評価判定用信号(1) 、(2) およ
び(3) に相当する、ＰＬＬテスト出力１、２および３が
示されており、ロジックテスタ１９より出力されるテス
ト用のクロック信号１０１の周波数が、位相同期回路３
により２倍の周波数のクロック信号１０４として生成さ
れ、内部回路２に供給される場合が、それぞれ例として
示されている。評価テスト時においては、図７（ａ）に
示される位相同期回路３に対するテスト用のクロック信
号１０１の入力に対して、位相同期回路３より出力され
るクロック信号１０４は、ロジックＬＳＩ１より、当該
位相同期回路３の評価判定用信号として出力されて、コ
ンパレータ２０に入力される。この評価判定用信号とし
てのクロック信号１０４に対する期待値として、コンパ
レータ２０においては、当該クロック信号１０４のレベ
ル値が、前記テスト用のクロック信号１０１により規定
される特定のタイミングにおいて、“Ｈ”あベル値とし
て出力されるか否かが判定される。この判定において、
コンパレータ２０より“Ｈ”レベル値が、定常的に継続
して出力される場合には、位相同期回路３の動作は正常
であるものと判定される。図７（ｂ）に示される評価判
定用信号(1) は、位相同期回路３が正常に動作している
場合のクロック信号１０４を示しており、当該評価判定
用信号(1) に対する期待値として、図７（ｂ）の矢印の
タイミングにおいてコンパレータ２０が動作し、当該タ
イミングにおいては、評価判定用信号(1) が、常時
“Ｈ”レベル値にて出力されて、位相同期回路３の動作
が正常であるものと判定される（ＰＡＳＳ）。また、図
７（ｃ）は、位相同期回路３の動作が正常でない場合の
評価判定用信号(2) を示しており、この評価判定用信号
(2) の周波数は、ロジックテスタ１９より出力されるテ
スト用のクロック信号１０１の周波数に対して、正確に
２倍の周波数のクロック信号として出力されることがな
い。この場合には、或るタイミングにおいては、瞬間的
に期待値通りに“Ｈ”レベルが出力されるが、他のタイ
ミングにおいては“Ｌ”レベルが出力されるという不定
状態となり、位相同期回路３が異常動作状態にあるもの
と判定される（ＦＡＩＬ）。また、図７（ｄ）は、回路
構成条件等によって、位相同期回路３より出力されるク
ロック信号１０４が、所定位相量分ずれている場合の評
価判定用信号(3) の状態を示しており、この評価判定用
信号(3) の周波数は、ロジックテスタ１９より出力され
るテスト用のクロック信号１０１の周波数に対して、正
確に２倍の周波数の信号として出力されている。この場
合には、コンパレータ２０からは、“Ｌ”レベル値が定
常的に継続して出力される状態となり、上記のような判
定基準により、位相同期回路３は異常動作状態にあるも
のと判定される（ＦＡＬＬ）。しかしながら、この場合
には、位相同期回路３より出力されて内部回路２に供給
されるクロック信号１０４の周波数は、外部から入力さ
れるクロック信号１０１の周波数の２倍の周波数に等し
い値となっており、内部回路２の動作に対しては支障を
生じることはない。しかしながら、上記のようなコンパ
レータ２０による“Ｈ”レベル出力の判定条件により、
位相同期回路３としては動作異常であるものと判定され
る。
相同期回路に対する評価テスト時においては、図６にお
いて、ロジックテスタ１９内部のドライバ２１より、評
価テスト用のクロック信号１０１が位相同期回路３の位
相比較器５に入力される。当該位相同期回路３からは、
上述のように、逓倍された周波数のクロック信号１０４
が出力されて内部回路２に供給される。当該クロック信
号１０４は位相同期回路３の評価クロック出力信号とし
て、ロジックテスタ１９内のコンパレータ２０にも入力
され、コンパレータ２０において、ロジックＬＳＩ１に
内蔵される位相同期回路３の動作特性の良否が評価判定
される。図７（ａ）、（ｂ）、（ｃ）および（ｄ）は、
上記の評価テスト時における動作タイミング図であり、
図７（ａ）には、クロック信号１０１の入力が示され、
図７（ｂ）、（ｃ）および（ｄ）には、それぞれ位相同
期回路３から出力される評価判定用信号(1) 、(2) およ
び(3) に相当する、ＰＬＬテスト出力１、２および３が
示されており、ロジックテスタ１９より出力されるテス
ト用のクロック信号１０１の周波数が、位相同期回路３
により２倍の周波数のクロック信号１０４として生成さ
れ、内部回路２に供給される場合が、それぞれ例として
示されている。評価テスト時においては、図７（ａ）に
示される位相同期回路３に対するテスト用のクロック信
号１０１の入力に対して、位相同期回路３より出力され
るクロック信号１０４は、ロジックＬＳＩ１より、当該
位相同期回路３の評価判定用信号として出力されて、コ
ンパレータ２０に入力される。この評価判定用信号とし
てのクロック信号１０４に対する期待値として、コンパ
レータ２０においては、当該クロック信号１０４のレベ
ル値が、前記テスト用のクロック信号１０１により規定
される特定のタイミングにおいて、“Ｈ”あベル値とし
て出力されるか否かが判定される。この判定において、
コンパレータ２０より“Ｈ”レベル値が、定常的に継続
して出力される場合には、位相同期回路３の動作は正常
であるものと判定される。図７（ｂ）に示される評価判
定用信号(1) は、位相同期回路３が正常に動作している
場合のクロック信号１０４を示しており、当該評価判定
用信号(1) に対する期待値として、図７（ｂ）の矢印の
タイミングにおいてコンパレータ２０が動作し、当該タ
イミングにおいては、評価判定用信号(1) が、常時
“Ｈ”レベル値にて出力されて、位相同期回路３の動作
が正常であるものと判定される（ＰＡＳＳ）。また、図
７（ｃ）は、位相同期回路３の動作が正常でない場合の
評価判定用信号(2) を示しており、この評価判定用信号
(2) の周波数は、ロジックテスタ１９より出力されるテ
スト用のクロック信号１０１の周波数に対して、正確に
２倍の周波数のクロック信号として出力されることがな
い。この場合には、或るタイミングにおいては、瞬間的
に期待値通りに“Ｈ”レベルが出力されるが、他のタイ
ミングにおいては“Ｌ”レベルが出力されるという不定
状態となり、位相同期回路３が異常動作状態にあるもの
と判定される（ＦＡＩＬ）。また、図７（ｄ）は、回路
構成条件等によって、位相同期回路３より出力されるク
ロック信号１０４が、所定位相量分ずれている場合の評
価判定用信号(3) の状態を示しており、この評価判定用
信号(3) の周波数は、ロジックテスタ１９より出力され
るテスト用のクロック信号１０１の周波数に対して、正
確に２倍の周波数の信号として出力されている。この場
合には、コンパレータ２０からは、“Ｌ”レベル値が定
常的に継続して出力される状態となり、上記のような判
定基準により、位相同期回路３は異常動作状態にあるも
のと判定される（ＦＡＬＬ）。しかしながら、この場合
には、位相同期回路３より出力されて内部回路２に供給
されるクロック信号１０４の周波数は、外部から入力さ
れるクロック信号１０１の周波数の２倍の周波数に等し
い値となっており、内部回路２の動作に対しては支障を
生じることはない。しかしながら、上記のようなコンパ
レータ２０による“Ｈ”レベル出力の判定条件により、
位相同期回路３としては動作異常であるものと判定され
る。
【０００６】また、他の従来例（第２の従来例と云う）
として、実開平２−３２０７８号公報による位相同期回
路の測定方法においては、位相同期回路を構成する電圧
制御発振器に対して入力される周波数制御信号の電圧レ
ベルを評価することにり、当該位相同期回路の動作の異
常有無を判定する方法が示されている。図８は、第２の
従来例と、当該従来例に内蔵される位相同期回路３の特
性評価時に接続される外部の電圧計９および発振器１０
とを示すブロック図である。図８に示されるように、本
従来例（第２の従来例と云う）のロジックＬＳＩチップ
１は、内部回路２と、当該内部回路２に逓倍されたクロ
ック信号１０４を生成して供給する位相同期回路３とを
備えて構成されており、当該位相同期回路３の内部構成
要素については、前述の図６の場合と同様である。
として、実開平２−３２０７８号公報による位相同期回
路の測定方法においては、位相同期回路を構成する電圧
制御発振器に対して入力される周波数制御信号の電圧レ
ベルを評価することにり、当該位相同期回路の動作の異
常有無を判定する方法が示されている。図８は、第２の
従来例と、当該従来例に内蔵される位相同期回路３の特
性評価時に接続される外部の電圧計９および発振器１０
とを示すブロック図である。図８に示されるように、本
従来例（第２の従来例と云う）のロジックＬＳＩチップ
１は、内部回路２と、当該内部回路２に逓倍されたクロ
ック信号１０４を生成して供給する位相同期回路３とを
備えて構成されており、当該位相同期回路３の内部構成
要素については、前述の図６の場合と同様である。
【０００７】図８において、本従来例のロジックＬＳＩ
１に内蔵される位相同期回路３の動作異常の有無を評価
判定する際には、外部の発振器１０より出力されるテス
ト用のクロック信号１０１が位相比較回路に入力され、
前述のように、ローパスフィルタ６からは周波数制御信
号１０２が出力される。本従来例においては、この周波
数制御信号１０２が、評価判定用信号として外部の電圧
計９に出力されている点に特徴があり、電圧計９によ
り、周波数制御信号１０２の電圧値を測定することによ
り、位相同期回路３の動作特性評価が行われる。以下に
おいては、その動作内容の要点について説明する。図４
（ａ）および（ｂ）は、ローパスフィルタ６より出力さ
れる周波数制御信号１０２の電圧制御発振器入力電圧
と、電圧制御発振器７の発振周波数との関係の１例を示
すグラフである。この例においては、電圧制御発振器７
からは、入力電圧が低い場合には発振周波数の低いクロ
ック信号１０４が出力され、入力電圧が高い場合には発
振周波数の高いクロック信号１０４が出力される。今、
図４（ａ）に示されるように、電圧制御発振器７の発振
動作範囲が、ｆmin からｆmax の範囲にわたり発振能力
があるものとし、また電圧発振器７に対する周波数制御
信号１０２の入力電圧レベルの範囲が、ＶB からＶA に
わたる間において、位相同期回路３が安定して動作する
ものとする。位相同期回路３により出力されるクロック
信号１０４の周波数として、例えば周波数がｆX のクロ
ック信号１０４を生成して内部回路２に供給しようとす
際には、分周器８の分周数が１／２の場合には、発振器
１０より入力されるテスト用のクロック信号１０１の周
波数はｆX ／２に設定される。この場合に、入力電圧Ｖ
X の値が、図４（ｂ）に示されるように、上記の入力電
圧レベル範囲ＶB とＶA の間にある場合には、位相同期
回路３は、正常に動作するが、当該入力電圧ＶX の値
が、図４（ｂ）に示されるように、入力電圧レベル範囲
ＶB とＶA の間から外れてしまう状態となると、位相同
期回路３は正常に動作することができない。従って、周
波数制御信号１０４の入力電圧を測定することにより、
位相同期回路３の動作異常の有無を判定することが可能
となる。
１に内蔵される位相同期回路３の動作異常の有無を評価
判定する際には、外部の発振器１０より出力されるテス
ト用のクロック信号１０１が位相比較回路に入力され、
前述のように、ローパスフィルタ６からは周波数制御信
号１０２が出力される。本従来例においては、この周波
数制御信号１０２が、評価判定用信号として外部の電圧
計９に出力されている点に特徴があり、電圧計９によ
り、周波数制御信号１０２の電圧値を測定することによ
り、位相同期回路３の動作特性評価が行われる。以下に
おいては、その動作内容の要点について説明する。図４
（ａ）および（ｂ）は、ローパスフィルタ６より出力さ
れる周波数制御信号１０２の電圧制御発振器入力電圧
と、電圧制御発振器７の発振周波数との関係の１例を示
すグラフである。この例においては、電圧制御発振器７
からは、入力電圧が低い場合には発振周波数の低いクロ
ック信号１０４が出力され、入力電圧が高い場合には発
振周波数の高いクロック信号１０４が出力される。今、
図４（ａ）に示されるように、電圧制御発振器７の発振
動作範囲が、ｆmin からｆmax の範囲にわたり発振能力
があるものとし、また電圧発振器７に対する周波数制御
信号１０２の入力電圧レベルの範囲が、ＶB からＶA に
わたる間において、位相同期回路３が安定して動作する
ものとする。位相同期回路３により出力されるクロック
信号１０４の周波数として、例えば周波数がｆX のクロ
ック信号１０４を生成して内部回路２に供給しようとす
際には、分周器８の分周数が１／２の場合には、発振器
１０より入力されるテスト用のクロック信号１０１の周
波数はｆX ／２に設定される。この場合に、入力電圧Ｖ
X の値が、図４（ｂ）に示されるように、上記の入力電
圧レベル範囲ＶB とＶA の間にある場合には、位相同期
回路３は、正常に動作するが、当該入力電圧ＶX の値
が、図４（ｂ）に示されるように、入力電圧レベル範囲
ＶB とＶA の間から外れてしまう状態となると、位相同
期回路３は正常に動作することができない。従って、周
波数制御信号１０４の入力電圧を測定することにより、
位相同期回路３の動作異常の有無を判定することが可能
となる。
【０００８】
【発明が解決しようとする課題】上述した従来のロジッ
クＬＳＩを内蔵する半導体チップにおいては、前記第１
の従来例の場合には、位相同期回路３より出力されるク
ロック信号１０４が、図７（ｄ）に示される評価判定用
信号(3) としてロジックＬＳＩ１より出力される状態に
おいては、当該クロック信号１０４が、内部回路２に対
して有効なクロック信号として供給される状態にあるに
もかかわらず、位相同期回路３が動作異常として判定さ
れてしまうという欠点がある。
クＬＳＩを内蔵する半導体チップにおいては、前記第１
の従来例の場合には、位相同期回路３より出力されるク
ロック信号１０４が、図７（ｄ）に示される評価判定用
信号(3) としてロジックＬＳＩ１より出力される状態に
おいては、当該クロック信号１０４が、内部回路２に対
して有効なクロック信号として供給される状態にあるに
もかかわらず、位相同期回路３が動作異常として判定さ
れてしまうという欠点がある。
【０００９】また、第２の従来例の場合には、ローパス
フィルタ６の出力端が直接外部に引き出されて、当該ロ
ーパスフィルタ６より出力される周波数制御信号１０２
の電圧レベルを電圧計９により測定することにより、位
相同期回路の動作異常の有無が判定されている。位相同
期回路３に含まれているローパスフィルタ６は、図９に
示されるように、位相比較器５および電圧制御発振器７
に対応して、抵抗１６、１７とコンデンサ１８により構
成されているが、本従来例の場合には、ローパスフィル
タ６の出力端がロジックＬＳＩ１の外部に引き出され
て、図８に示されるように直接外部の電圧計９に接続さ
れている。このために、ローパスフィルタ３に対する負
荷として新たに電圧計９が付加されて、これにより、当
該ローパスフィルタ６の周波数伝達特性が、本来の期待
される伝達特性とは異なる状態となり、位相同期回路３
による位相同期動作特性の安定度または動作周波数範囲
等に変異が生じ、位相同期機能が阻害される惧れを生じ
るという欠点がある。
フィルタ６の出力端が直接外部に引き出されて、当該ロ
ーパスフィルタ６より出力される周波数制御信号１０２
の電圧レベルを電圧計９により測定することにより、位
相同期回路の動作異常の有無が判定されている。位相同
期回路３に含まれているローパスフィルタ６は、図９に
示されるように、位相比較器５および電圧制御発振器７
に対応して、抵抗１６、１７とコンデンサ１８により構
成されているが、本従来例の場合には、ローパスフィル
タ６の出力端がロジックＬＳＩ１の外部に引き出され
て、図８に示されるように直接外部の電圧計９に接続さ
れている。このために、ローパスフィルタ３に対する負
荷として新たに電圧計９が付加されて、これにより、当
該ローパスフィルタ６の周波数伝達特性が、本来の期待
される伝達特性とは異なる状態となり、位相同期回路３
による位相同期動作特性の安定度または動作周波数範囲
等に変異が生じ、位相同期機能が阻害される惧れを生じ
るという欠点がある。
【００１０】本発明の目的は、通常動作時および内蔵位
相同期回路の動作異常有無評価時の何れの場合において
も、当該位相同期回路の動作機能が外部の影響を受ける
ことなく、常に正常に動作機能することのできるロジッ
クＬＳＩとして形成される半導体集積回路を提供するこ
とにある。
相同期回路の動作異常有無評価時の何れの場合において
も、当該位相同期回路の動作機能が外部の影響を受ける
ことなく、常に正常に動作機能することのできるロジッ
クＬＳＩとして形成される半導体集積回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
は、所定の内部回路を含み、外部からのクロック信号の
周波数を逓倍したクロック信号を生成して、前記内部回
路に供給するように機能する位相同期回路を内蔵する半
導体集積回路において、前記位相同期回路に含まれるロ
ーパスフィルタの出力電圧を外部に出力するための緩衝
回路を、当該ローパスフィルタの出力側に備えることを
特徴としている。
は、所定の内部回路を含み、外部からのクロック信号の
周波数を逓倍したクロック信号を生成して、前記内部回
路に供給するように機能する位相同期回路を内蔵する半
導体集積回路において、前記位相同期回路に含まれるロ
ーパスフィルタの出力電圧を外部に出力するための緩衝
回路を、当該ローパスフィルタの出力側に備えることを
特徴としている。
【００１２】なお、前記緩衝回路は、正入力端に前記ロ
ーパスフィルタの出力側が接続され、負入力端に出力端
が帰還接続されて、当該出力端より前記ローパスフィル
タの出力電圧を外部に出力する差動増幅回路により構成
してもよく、また当該差動増幅器としては、ソースが所
定の高電位電源に接続され、ゲートとドレインが接続さ
れる第１のＰＭＯＳトランジスタと、ソースが前記高電
位電源に接続され、ゲートが前記第１のＰＭＯＳトラン
ジスタのゲートに接続されて、ドレインが前記負入力端
を形成する第２のＰＭＯＳトランジスタと、ドレインが
前記第１のＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記正入力端を形成する第１のＮＭＯＳト
ランジスタと、ドレインおよびゲートが、共に前記第２
のＰＭＯＳトランジスタのドレインに接続され、ソース
が前記第１のＮＭＯＳトランジスタのソースに接続され
る第２のＮＭＯＳトランジスタと、ドレインが前記第１
および第２のＮＭＯＳトランジスタのソースに共通接続
され、ゲートが前記高電位電源に接続されて、ソースが
所定の低電位電源に接続される第３のＮＭＯＳトランジ
スタとを備えて構成するようにしてもよい。
ーパスフィルタの出力側が接続され、負入力端に出力端
が帰還接続されて、当該出力端より前記ローパスフィル
タの出力電圧を外部に出力する差動増幅回路により構成
してもよく、また当該差動増幅器としては、ソースが所
定の高電位電源に接続され、ゲートとドレインが接続さ
れる第１のＰＭＯＳトランジスタと、ソースが前記高電
位電源に接続され、ゲートが前記第１のＰＭＯＳトラン
ジスタのゲートに接続されて、ドレインが前記負入力端
を形成する第２のＰＭＯＳトランジスタと、ドレインが
前記第１のＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートが前記正入力端を形成する第１のＮＭＯＳト
ランジスタと、ドレインおよびゲートが、共に前記第２
のＰＭＯＳトランジスタのドレインに接続され、ソース
が前記第１のＮＭＯＳトランジスタのソースに接続され
る第２のＮＭＯＳトランジスタと、ドレインが前記第１
および第２のＮＭＯＳトランジスタのソースに共通接続
され、ゲートが前記高電位電源に接続されて、ソースが
所定の低電位電源に接続される第３のＮＭＯＳトランジ
スタとを備えて構成するようにしてもよい。
【００１３】また、前記半導体集積回路としては、これ
をロジックＬＳＩチップとして形成するようにしてもよ
い。
をロジックＬＳＩチップとして形成するようにしてもよ
い。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１５】図１は本発明の１実施形態のロジックＬＳ
Ｉチップ１と、当該ロジックＬＳＩチップ１に内蔵され
る位相同期回路３の特性評価時に接続される外部の電圧
計９と、発振器１０とを示すブロック図である。図１に
示されるように、本実施形態のロジックＬＳＩチップ１
は、内部回路２と、当該内部回路２に逓倍されたクロッ
ク信号を生成して供給する位相同期回路３と、位相同期
回路３の動作を評価判定する評価判定用信号１０３を生
成して出力する差動増幅器４とを備えて構成されてお
り、当該位相同期回路３は、前記従来例の場合と同様
に、位相比較器５、ローパスフィルタ６、電圧制御発振
器７および分周器８により構成されている。
Ｉチップ１と、当該ロジックＬＳＩチップ１に内蔵され
る位相同期回路３の特性評価時に接続される外部の電圧
計９と、発振器１０とを示すブロック図である。図１に
示されるように、本実施形態のロジックＬＳＩチップ１
は、内部回路２と、当該内部回路２に逓倍されたクロッ
ク信号を生成して供給する位相同期回路３と、位相同期
回路３の動作を評価判定する評価判定用信号１０３を生
成して出力する差動増幅器４とを備えて構成されてお
り、当該位相同期回路３は、前記従来例の場合と同様
に、位相比較器５、ローパスフィルタ６、電圧制御発振
器７および分周器８により構成されている。
【００１６】図１において、本実施形態のロジックＬＳ
Ｉ１に内蔵される位相同期回路３の動作異常の有無を評
価判定する際には、外部の発振器１０より出力されるテ
スト用のクロック信号１０１が位相比較回路に入力さ
れ、前述のように、ローパスフィルタ６からは周波数制
御信号１０２が出力され、この周波数制御信号１０２の
入力を受けて、電圧制御発振器７からは、逓倍された周
波数のクロック信号１０４が出力されて内部回路２に供
給される、また、この周波数制御信号１０２は、同時
に、出力端と負入力端とが接続されている差動増幅器４
の正入力端にも入力されており、当該差動増幅器４から
は、位相同期回路３の動作特性を判定するための評価判
定用信号１０３が出力されて、外部の電圧計９に入力さ
れる。
Ｉ１に内蔵される位相同期回路３の動作異常の有無を評
価判定する際には、外部の発振器１０より出力されるテ
スト用のクロック信号１０１が位相比較回路に入力さ
れ、前述のように、ローパスフィルタ６からは周波数制
御信号１０２が出力され、この周波数制御信号１０２の
入力を受けて、電圧制御発振器７からは、逓倍された周
波数のクロック信号１０４が出力されて内部回路２に供
給される、また、この周波数制御信号１０２は、同時
に、出力端と負入力端とが接続されている差動増幅器４
の正入力端にも入力されており、当該差動増幅器４から
は、位相同期回路３の動作特性を判定するための評価判
定用信号１０３が出力されて、外部の電圧計９に入力さ
れる。
【００１７】図２は、差動増幅器４の内部構成例を示す
回路図であり、カレントミラー回路を形成する一対のＰ
ＭＯＳトランジスタ１１および１２と、差動対を形成す
る一対のＮＭＯＳトランジスタ１３および１４と、ＮＭ
ＯＳトランジスタ１５とを備えて構成される。ＰＭＯＳ
トランジスタ１１および１２のソースと、ＮＭＯＳトラ
ンジスタ１５のゲートには、電源電圧ＶDDが印加されて
おり、ＮＭＯＳトランジスタ１３のゲートには、正入力
として、ローパスフィルタ６より出力される周波数制御
信号１０２が入力されており、ＮＭＯＳトランジスタ１
４のゲートには、当該ＮＭＯＳトランジスタ１４のドレ
インより出力される評価判定用信号１０４が帰還入力さ
れている。
回路図であり、カレントミラー回路を形成する一対のＰ
ＭＯＳトランジスタ１１および１２と、差動対を形成す
る一対のＮＭＯＳトランジスタ１３および１４と、ＮＭ
ＯＳトランジスタ１５とを備えて構成される。ＰＭＯＳ
トランジスタ１１および１２のソースと、ＮＭＯＳトラ
ンジスタ１５のゲートには、電源電圧ＶDDが印加されて
おり、ＮＭＯＳトランジスタ１３のゲートには、正入力
として、ローパスフィルタ６より出力される周波数制御
信号１０２が入力されており、ＮＭＯＳトランジスタ１
４のゲートには、当該ＮＭＯＳトランジスタ１４のドレ
インより出力される評価判定用信号１０４が帰還入力さ
れている。
【００１８】図２において、ＮＭＯＳトランジスタ１３
のゲートに入力される、ローパスフィルタ６より出力さ
れる周波数制御信号１０２の電圧レベルと、ＮＭＯＳト
ランジスタ１４のゲートに入力される評価判定用信号１
０３の電圧レベルは、差動増幅器４の正入力端と負入力
端との間の反転帰還入力作用を介して同一レベルとな
り、これにより、ローパスフィルタ６より出力される周
波数制御信号１０２の電圧レベルは、当該差動増幅器４
を介して、同電位レベルの評価判定用信号１０３として
電圧計９に入力される。しかも、差動増幅器４の正入力
端子は、ＮＭＯＳトランジスタ１３のゲートに接続され
ているために、その入力インピーダンスは極めて高く、
ローパスフィルタ６に対する抵抗負荷は著しく低減され
る。従って、ローパスフィルタ６としては、予め差動増
幅器４の入力負荷容量を考慮した上で、所定の周波数伝
達特性が得られるように回路構成要素を設定しておけば
よく、これにより、ローパスフィルタ６の特性は、外部
の電圧計９の接続の有無に関せず一定に保持される。即
ち、位相同期回路３としては、通常動作時ならびに評価
判定時を含めて、常に所望の動作特性を維持することが
できる。また、差動増幅器４を形成するＭＯＳトランジ
スタとしては、他のロジック回路用として使用される同
等のＭＯＳトランジスタにより構成可能であり、当該ロ
ジックＬＳＩ製造時において、部品選別等を含む余分の
特別工程を増やすことは一切不要となる。なお、図３は
位相比較器５と電圧制御発振器７に対応するローパスフ
ィルタ６の内部構成を示す回路図であるが、その構成
は、図９に示されるローパスフィルタ６の場合と同様で
ある。但し、本実施形態においては、図３の抵抗１６、
１７の抵抗値および容量１８の容量値が、上記のよう
に、差動増幅器４の入力付加容量を加味して設計するこ
とにより決定されていることと、ローパスフィルタ６の
出力端が、差動増幅器４を媒介として外部の電圧計９に
接続されるという点で図９とは異なっている。
のゲートに入力される、ローパスフィルタ６より出力さ
れる周波数制御信号１０２の電圧レベルと、ＮＭＯＳト
ランジスタ１４のゲートに入力される評価判定用信号１
０３の電圧レベルは、差動増幅器４の正入力端と負入力
端との間の反転帰還入力作用を介して同一レベルとな
り、これにより、ローパスフィルタ６より出力される周
波数制御信号１０２の電圧レベルは、当該差動増幅器４
を介して、同電位レベルの評価判定用信号１０３として
電圧計９に入力される。しかも、差動増幅器４の正入力
端子は、ＮＭＯＳトランジスタ１３のゲートに接続され
ているために、その入力インピーダンスは極めて高く、
ローパスフィルタ６に対する抵抗負荷は著しく低減され
る。従って、ローパスフィルタ６としては、予め差動増
幅器４の入力負荷容量を考慮した上で、所定の周波数伝
達特性が得られるように回路構成要素を設定しておけば
よく、これにより、ローパスフィルタ６の特性は、外部
の電圧計９の接続の有無に関せず一定に保持される。即
ち、位相同期回路３としては、通常動作時ならびに評価
判定時を含めて、常に所望の動作特性を維持することが
できる。また、差動増幅器４を形成するＭＯＳトランジ
スタとしては、他のロジック回路用として使用される同
等のＭＯＳトランジスタにより構成可能であり、当該ロ
ジックＬＳＩ製造時において、部品選別等を含む余分の
特別工程を増やすことは一切不要となる。なお、図３は
位相比較器５と電圧制御発振器７に対応するローパスフ
ィルタ６の内部構成を示す回路図であるが、その構成
は、図９に示されるローパスフィルタ６の場合と同様で
ある。但し、本実施形態においては、図３の抵抗１６、
１７の抵抗値および容量１８の容量値が、上記のよう
に、差動増幅器４の入力付加容量を加味して設計するこ
とにより決定されていることと、ローパスフィルタ６の
出力端が、差動増幅器４を媒介として外部の電圧計９に
接続されるという点で図９とは異なっている。
【００１９】本実施形態の評価判定時における判定動作
は、ローパスフィルタ６より出力される周波数制御信号
１０２の電圧レベルを測定することにより行われる。本
実施形態においては、ローパスフィルタ６の出力端が、
上述のように差動増幅器４を媒介として外部の電圧計９
に接続されているために、ローパスフィルタ６と電圧計
９とが電気的にアイソレートされた状態となっており、
当該電圧計９の接続による位相同期回路の動作特性に対
する影響は殆ど無視することができる。また、当然のこ
とながら、通常動作時においては、位相同期回路３の動
作特性は本来の特性に保持されており、従って、評価判
定時においては、通常動作時そのままの位相同期回路の
動作特性を評価判定することができる。なお、差動増幅
器４の出力端子は、当該出力端子より出力される評価判
定用信号１０３を、アクティブプローブにより測定し易
いように、ロジックＬＳＩ１にパッドをつけて、外部に
接続できるように端子を引き出しておくと評価がし易く
なる。また、ロジックＬＳＩ１をパッケージする際に、
電圧評価端子として１ピンを割当てておくことにより、
パッケージ後において、ロジックテスタにより評価を行
うことができるようになる。
は、ローパスフィルタ６より出力される周波数制御信号
１０２の電圧レベルを測定することにより行われる。本
実施形態においては、ローパスフィルタ６の出力端が、
上述のように差動増幅器４を媒介として外部の電圧計９
に接続されているために、ローパスフィルタ６と電圧計
９とが電気的にアイソレートされた状態となっており、
当該電圧計９の接続による位相同期回路の動作特性に対
する影響は殆ど無視することができる。また、当然のこ
とながら、通常動作時においては、位相同期回路３の動
作特性は本来の特性に保持されており、従って、評価判
定時においては、通常動作時そのままの位相同期回路の
動作特性を評価判定することができる。なお、差動増幅
器４の出力端子は、当該出力端子より出力される評価判
定用信号１０３を、アクティブプローブにより測定し易
いように、ロジックＬＳＩ１にパッドをつけて、外部に
接続できるように端子を引き出しておくと評価がし易く
なる。また、ロジックＬＳＩ１をパッケージする際に、
電圧評価端子として１ピンを割当てておくことにより、
パッケージ後において、ロジックテスタにより評価を行
うことができるようになる。
【００２０】図５は、本実施形態の評価判定を、ロジッ
クテスタにより行う場合の接続関係を示すブロック図で
ある。図５に示されるように、ロジックテスタ１９内の
ドライバ２１より出力されるテスト用のクロック信号１
０１は、ロジックＬＳＩ１の位相同期回路３に供給され
る。位相同期回路３からは周波数逓倍されたクロック信
号１０４が出力されるとともに、ローパスフィルタ６よ
り出力される周波数制御信号１０２の出力電圧は、差動
増幅器４の正端子に入力される。差動増幅器４の出力端
子からは、前述のように評価判定用信号１０３が出力さ
れて、ロジックテスタ１９のコンパレータ２０に入力さ
れる。ローパステスタ１９においては、コンパレータ２
０により評価判定用信号１０３の電圧のレベル判定が行
われて、当該電圧レベルが、図４における電圧ＶA とＶ
B との間に存在するか否が判定されて、これにより、位
相同期回路３の動作特性の評価判定が行われる。
クテスタにより行う場合の接続関係を示すブロック図で
ある。図５に示されるように、ロジックテスタ１９内の
ドライバ２１より出力されるテスト用のクロック信号１
０１は、ロジックＬＳＩ１の位相同期回路３に供給され
る。位相同期回路３からは周波数逓倍されたクロック信
号１０４が出力されるとともに、ローパスフィルタ６よ
り出力される周波数制御信号１０２の出力電圧は、差動
増幅器４の正端子に入力される。差動増幅器４の出力端
子からは、前述のように評価判定用信号１０３が出力さ
れて、ロジックテスタ１９のコンパレータ２０に入力さ
れる。ローパステスタ１９においては、コンパレータ２
０により評価判定用信号１０３の電圧のレベル判定が行
われて、当該電圧レベルが、図４における電圧ＶA とＶ
B との間に存在するか否が判定されて、これにより、位
相同期回路３の動作特性の評価判定が行われる。
【００２１】
【発明の効果】以上説明したように、本発明は、ローパ
スフィルタの出力端と外部の評価用の電圧測定手段との
間に、高入力インピーダンスの差動増幅器を設けること
により、通常動作時および位相同期回路評価時の何れの
場合においても、常に当該位相同期回路の動作特性を一
定に保持することが可能となり、位相同期回路の評価時
に、通常動作時における動作評価を行うことができると
いう効果がある。
スフィルタの出力端と外部の評価用の電圧測定手段との
間に、高入力インピーダンスの差動増幅器を設けること
により、通常動作時および位相同期回路評価時の何れの
場合においても、常に当該位相同期回路の動作特性を一
定に保持することが可能となり、位相同期回路の評価時
に、通常動作時における動作評価を行うことができると
いう効果がある。
【００２２】また、前記差動増幅器は、ロジックＬＳＩ
に搭載されるＭＯＳトランジスタと同等のトランジスタ
により構成することが可能であるために、当該差動増幅
器のロジックＬＳＩに対する内蔵組込みが極めて容易に
なるという効果がある。
に搭載されるＭＯＳトランジスタと同等のトランジスタ
により構成することが可能であるために、当該差動増幅
器のロジックＬＳＩに対する内蔵組込みが極めて容易に
なるという効果がある。
【図１】本発明の１実施形態の評価時における接続関係
を示すブロック図である。
を示すブロック図である。
【図２】前記実施形態における差動増幅器の一例を示す
回路図である。
回路図である。
【図３】前記実施形態における位相同期回路のローパス
フィルタの一例を示す回路図である。
フィルタの一例を示す回路図である。
【図４】位相同期回路の電圧制御発振器の動作特性を示
す図である。
す図である。
【図５】前記実施形態の評価時における他の接続関係を
示すブロック図である。
示すブロック図である。
【図６】第１の従来例の評価時における接続関係を示す
ブロック図である。
ブロック図である。
【図７】第１の従来例における動作タイミング図であ
る。
る。
【図８】第２の従来例の評価時における接続関係を示す
ブロック図である。
ブロック図である。
【図９】第２の従来例におけるローパスフィルタの一例
を示す回路図である。
を示す回路図である。
１ ロジックＬＳＩ ２ 内部回路 ３ 位相同期回路 ４ 差動増幅器 ５ 位相比較器 ６ ローパスフィルタ ７ 電圧制御発振器 ８ 分周器 ９ 電圧計 １０ 発振器 １１、１２ ＰＭＯＳトランジスタ １３〜１５ ＮＭＯＳトランジスタ １６、１７ 抵抗 １８ 容量 １９ ロジックテスタ ２０ コンパレータ ２１ ドライバ
Claims (4)
- 【請求項１】 所定の内部回路を含み、外部からのクロ
ック信号の周波数を逓倍したクロック信号を生成して、
前記内部回路に供給するように機能する位相同期回路を
内蔵する半導体集積回路において、 前記位相同期回路に含まれるローパスフィルタの出力電
圧を外部に出力するための緩衝回路を、当該ローパスフ
ィルタの出力側に備えることを特徴とする半導体集積回
路。 - 【請求項２】 前記緩衝回路が、正入力端に前記ローパ
スフィルタの出力側が接続され、負入力端に出力端が帰
還接続されて、当該出力端より前記ローパスフィルタの
出力電圧を外部に出力する差動増幅回路により構成され
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記差動増幅器が、ソースが所定の高電
位電源に接続され、ゲートとドレインが接続される第１
のＰＭＯＳトランジスタと、 ソースが前記高電位電源に接続され、ゲートが前記第１
のＰＭＯＳトランジスタのゲートに接続されて、ドレイ
ンが前記負入力端を形成する第２のＰＭＯＳトランジス
タと、 ドレインが前記第１のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが前記正入力端を形成する第１のＮ
ＭＯＳトランジスタと、 ドレインおよびゲートが、共に前記第２のＰＭＯＳトラ
ンジスタのドレインに接続され、ソースが前記第１のＮ
ＭＯＳトランジスタのソースに接続される第２のＮＭＯ
Ｓトランジスタと、 ドレインが前記第１および第２のＮＭＯＳトランジスタ
のソースに共通接続され、ゲートが前記高電位電源に接
続されて、ソースが所定の低電位電源に接続される第３
のＮＭＯＳトランジスタと、 を備えて構成される請求項２記載の半導体集積回路。 - 【請求項４】 前記半導体集積回路が、ロジックＬＳＩ
チップとして形成される請求項１、２および３記載の半
導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044127A JPH10242848A (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
| US09/028,515 US5973571A (en) | 1997-02-27 | 1998-02-23 | Semiconductor integrated circuit having a phase locked loop |
| KR1019980006455A KR100275987B1 (ko) | 1997-02-27 | 1998-02-27 | 위상 동기 루프를 갖는 반도체 집적 회로 |
| DE19809830A DE19809830A1 (de) | 1997-02-27 | 1998-02-27 | Integrierter Halbleiterschaltkreis mit einer Phasenregelschleife |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044127A JPH10242848A (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242848A true JPH10242848A (ja) | 1998-09-11 |
Family
ID=12682956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044127A Pending JPH10242848A (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5973571A (ja) |
| JP (1) | JPH10242848A (ja) |
| KR (1) | KR100275987B1 (ja) |
| DE (1) | DE19809830A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472282B1 (en) * | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
| KR100410471B1 (ko) * | 1998-11-27 | 2005-05-24 | 삼성전자주식회사 | 임피던스 조절기능을 갖는 반도체 장치_ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4771572B2 (ja) * | 2000-04-10 | 2011-09-14 | 富士通セミコンダクター株式会社 | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| JP2002237200A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体装置およびその検査方法 |
| US6744271B2 (en) * | 2002-04-30 | 2004-06-01 | Infineon Technologies Ag | Internal generation of reference voltage |
| JP3916512B2 (ja) * | 2002-06-04 | 2007-05-16 | 沖電気工業株式会社 | Ｐｌｌ内蔵回路の評価方法及びｐｌｌ内蔵回路の評価システム |
| KR100505661B1 (ko) * | 2002-12-20 | 2005-08-03 | 삼성전자주식회사 | 반도체 테스트 장치 및 그 구동방법 |
| US7132835B1 (en) | 2003-02-07 | 2006-11-07 | Pericom Semiconductor Corp. | PLL with built-in filter-capacitor leakage-tester with current pump and comparator |
| US7078887B1 (en) * | 2005-01-21 | 2006-07-18 | International Business Machines Corporation | PLL loop filter capacitor test circuit and method for on chip testing of analog leakage of a circuit |
| JP4680301B2 (ja) * | 2006-12-26 | 2011-05-11 | パナソニック株式会社 | Ｐｌｌバーンイン回路および半導体集積回路 |
| CN107886993A (zh) * | 2017-10-27 | 2018-04-06 | 中国科学院上海微系统与信息技术研究所 | 一种存储单元负载电压的测试方法及测试电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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