JPH05299988A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH05299988A JPH05299988A JP12553092A JP12553092A JPH05299988A JP H05299988 A JPH05299988 A JP H05299988A JP 12553092 A JP12553092 A JP 12553092A JP 12553092 A JP12553092 A JP 12553092A JP H05299988 A JPH05299988 A JP H05299988A
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Abstract
(57)【要約】
【目的】 この発明は、ＩＣテスタよってＰＷＭ生成部
のテストを簡単にかつ精度良く行えるパルス幅変調回路
を提供することを目的とする。 【構成】 入力クロックと同一周期で発振せしめられる
電圧制御型発振回路３を含む位相同期ループおよび上記
電圧制御型発振回路３の出力に基づいて入力データに応
じた被変調波を生成して出力するパルス幅変調生成部４
を備えたパルス幅変調回路において、上記入力クロック
がクロックとして入力されるジョンソンカウンタ５、上
記ジョンソンカウンタの出力に応じた信号または上記電
圧制御型発振回路３の出力を選択的に出力する第１選択
手段６、１０、上記入力クロックを所定の分周比で分周
する分周器７および上記分周器７の出力または上記入力
クロックを選択的に出力する第２選択手段８を備えてい
る。
のテストを簡単にかつ精度良く行えるパルス幅変調回路
を提供することを目的とする。 【構成】 入力クロックと同一周期で発振せしめられる
電圧制御型発振回路３を含む位相同期ループおよび上記
電圧制御型発振回路３の出力に基づいて入力データに応
じた被変調波を生成して出力するパルス幅変調生成部４
を備えたパルス幅変調回路において、上記入力クロック
がクロックとして入力されるジョンソンカウンタ５、上
記ジョンソンカウンタの出力に応じた信号または上記電
圧制御型発振回路３の出力を選択的に出力する第１選択
手段６、１０、上記入力クロックを所定の分周比で分周
する分周器７および上記分周器７の出力または上記入力
クロックを選択的に出力する第２選択手段８を備えてい
る。
Description
【０００１】
【産業上の利用分野】この発明は、デジタルコピー機、
レーザビームプリンタ（ＬＢＰ）等に用いられるパルス
幅変調回路に関し、特に電圧制御型発振回路を用いたパ
ルス幅変調回路に関する。
レーザビームプリンタ（ＬＢＰ）等に用いられるパルス
幅変調回路に関し、特に電圧制御型発振回路を用いたパ
ルス幅変調回路に関する。
【０００２】
【従来の技術】図９は、本出願人が既に開発した電圧制
御型発振回路を用いたパルス幅変調回路を示している。
御型発振回路を用いたパルス幅変調回路を示している。
【０００３】位相比較器１、ローパスフィルタ（ＬＰ
Ｆ）２および電圧制御型発振回路（ＶＣＯ）３により位
相同期ループ（ＰＬＬ）が構成され、ＶＣＯ３を入力ク
ロックと同一周期Ｔで発振させる。ここでＶＣＯ３はｎ
段のリング発振器で構成されておりｔ0 …ｔn-1 のｎ本
のタップ信号が出力されている。ｔ0 …ｔn-1 は、図１
０に示すようにそれぞれＴ／ｎずつ位相のずれた波形と
なっている。次にｔ0 …ｔn-1 は、ＰＷＭ生成部４に入
力される。ＰＷＭ生成部４には、さらに、入力データを
ラッチするフリップフロップ（ＦＦ）９を介して入力デ
ータが送られる。
Ｆ）２および電圧制御型発振回路（ＶＣＯ）３により位
相同期ループ（ＰＬＬ）が構成され、ＶＣＯ３を入力ク
ロックと同一周期Ｔで発振させる。ここでＶＣＯ３はｎ
段のリング発振器で構成されておりｔ0 …ｔn-1 のｎ本
のタップ信号が出力されている。ｔ0 …ｔn-1 は、図１
０に示すようにそれぞれＴ／ｎずつ位相のずれた波形と
なっている。次にｔ0 …ｔn-1 は、ＰＷＭ生成部４に入
力される。ＰＷＭ生成部４には、さらに、入力データを
ラッチするフリップフロップ（ＦＦ）９を介して入力デ
ータが送られる。
【０００４】ＰＷＭ生成部４では、ＡＮＤ、ＯＲ等の論
理ゲートを用いてｔ0 …ｔn-1 から幅がＴ／ｎ刻みで大
きくなるパルス波形Ｐ0 …Ｐn を生成し、そのＰ0 …Ｐ
n から入力データの大きさに対応したパルス幅を持った
波形（Ｐｘ）を選択して、ＰＷＭ信号として出力する。
以上のようにして、入力クロックの周期Ｔより小さい刻
みのパルス幅変調が実現できる。
理ゲートを用いてｔ0 …ｔn-1 から幅がＴ／ｎ刻みで大
きくなるパルス波形Ｐ0 …Ｐn を生成し、そのＰ0 …Ｐ
n から入力データの大きさに対応したパルス幅を持った
波形（Ｐｘ）を選択して、ＰＷＭ信号として出力する。
以上のようにして、入力クロックの周期Ｔより小さい刻
みのパルス幅変調が実現できる。
【０００５】
【発明が解決しようとする課題】上記パルス幅変調回路
を半導体集積回路（ＩＣ）で実現した場合、ＰＷＭ生成
部４のテストをＩＣテスタで行うのは以下の理由により
非常に困難である。
を半導体集積回路（ＩＣ）で実現した場合、ＰＷＭ生成
部４のテストをＩＣテスタで行うのは以下の理由により
非常に困難である。
【０００６】（１）ＩＣテスタでは一般にＩＣに入力す
るクロックに同期させて、出力の判定をする。上記パル
ス幅変調回路のＰＷＭ出力信号を入力クロックに同期さ
せるにはＰＬＬを完全にロックさせる必要があるが、Ｉ
Ｃテスタではロックしたかどうかを判断することが困難
であるし、雑音の影響をうけやすくテストの信頼性およ
び制度が低くなる。
るクロックに同期させて、出力の判定をする。上記パル
ス幅変調回路のＰＷＭ出力信号を入力クロックに同期さ
せるにはＰＬＬを完全にロックさせる必要があるが、Ｉ
Ｃテスタではロックしたかどうかを判断することが困難
であるし、雑音の影響をうけやすくテストの信頼性およ
び制度が低くなる。
【０００７】（２）ＰＬＬが完全にロックした場合で
も、ＶＣＯ３やＬＰＦ２の特性の違いにより入力クロッ
クとＶＣＯクロックの位相が多少異なり、常に同一条件
でテストが出来るとは限らない。
も、ＶＣＯ３やＬＰＦ２の特性の違いにより入力クロッ
クとＶＣＯクロックの位相が多少異なり、常に同一条件
でテストが出来るとは限らない。
【０００８】この発明は、ＩＣテスタよってＰＷＭ生成
部のテストを簡単にかつ精度良く行えるパルス幅変調回
路を提供することを目的とする。
部のテストを簡単にかつ精度良く行えるパルス幅変調回
路を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明による第１のパ
ルス幅変調回路は、入力クロックと同一周期で発振せし
められる電圧制御型発振回路を含む位相同期ループおよ
び上記電圧制御型発振回路の出力に基づいて入力データ
に応じた被変調波を生成して出力するパルス幅変調生成
部を備えたパルス幅変調回路において、上記入力クロッ
クがクロックとして入力されるジョンソンカウンタ、上
記ジョンソンカウンタの出力に応じた信号または上記電
圧制御型発振回路の出力を選択的に出力する第１選択手
段、上記入力クロックを所定の分周比で分周する分周器
および上記分周器の出力または上記入力クロックを選択
的に出力する第２選択手段を備えていることを特徴とす
る。
ルス幅変調回路は、入力クロックと同一周期で発振せし
められる電圧制御型発振回路を含む位相同期ループおよ
び上記電圧制御型発振回路の出力に基づいて入力データ
に応じた被変調波を生成して出力するパルス幅変調生成
部を備えたパルス幅変調回路において、上記入力クロッ
クがクロックとして入力されるジョンソンカウンタ、上
記ジョンソンカウンタの出力に応じた信号または上記電
圧制御型発振回路の出力を選択的に出力する第１選択手
段、上記入力クロックを所定の分周比で分周する分周器
および上記分周器の出力または上記入力クロックを選択
的に出力する第２選択手段を備えていることを特徴とす
る。
【００１０】この発明による第２のパルス幅変調回路
は、入力クロックと同一周期で発振せしめられる電圧制
御型発振回路を含む位相同期ループおよび上記電圧制御
型発振回路の出力に基づいて入力データに応じた被変調
波を生成して出力するパルス幅変調生成部を備えたパル
ス幅変調回路において、上記入力クロックがクロックと
して入力されるジョンソンカウンタ、上記ジョンソンカ
ウンタの出力または上記電圧制御型発振回路の出力を選
択的に出力する第１セレクタ、上記入力クロックを所定
の分周比で分周する分周器および上記分周器の出力また
は上記入力クロックを選択的に出力する第２セレクタを
備えていることを特徴とする。
は、入力クロックと同一周期で発振せしめられる電圧制
御型発振回路を含む位相同期ループおよび上記電圧制御
型発振回路の出力に基づいて入力データに応じた被変調
波を生成して出力するパルス幅変調生成部を備えたパル
ス幅変調回路において、上記入力クロックがクロックと
して入力されるジョンソンカウンタ、上記ジョンソンカ
ウンタの出力または上記電圧制御型発振回路の出力を選
択的に出力する第１セレクタ、上記入力クロックを所定
の分周比で分周する分周器および上記分周器の出力また
は上記入力クロックを選択的に出力する第２セレクタを
備えていることを特徴とする。
【００１１】この発明による第３のパルス幅変調回路
は、入力クロックと同一周期で発振せしめられる電圧制
御型発振回路を含む位相同期ループおよび上記電圧制御
型発振回路の出力に基づいて入力データに応じた被変調
波を生成して出力するパルス幅変調生成部を備えたパル
ス幅変調回路において、上記入力クロックがクロックと
して入力されるジョンソンカウンタ、上記ジョンソンカ
ウンタの出力をテストモード時にイネーブルにするため
のゲート回路、上記電圧制御型発振回路の出力をクロッ
ク入力としかつ上記ジョンソンカウンタがイネーブルの
ときに上記ジョンソンカウンタの出力によってセット、
リセットされるフリップフロップ、上記入力クロックを
所定の分周比で分周する分周器および上記分周器の出力
または入力クロックを選択的に出力するセレクタを備え
ていることを特徴とする。
は、入力クロックと同一周期で発振せしめられる電圧制
御型発振回路を含む位相同期ループおよび上記電圧制御
型発振回路の出力に基づいて入力データに応じた被変調
波を生成して出力するパルス幅変調生成部を備えたパル
ス幅変調回路において、上記入力クロックがクロックと
して入力されるジョンソンカウンタ、上記ジョンソンカ
ウンタの出力をテストモード時にイネーブルにするため
のゲート回路、上記電圧制御型発振回路の出力をクロッ
ク入力としかつ上記ジョンソンカウンタがイネーブルの
ときに上記ジョンソンカウンタの出力によってセット、
リセットされるフリップフロップ、上記入力クロックを
所定の分周比で分周する分周器および上記分周器の出力
または入力クロックを選択的に出力するセレクタを備え
ていることを特徴とする。
【００１２】
【作用】この発明による第１のパルス幅変調回路では、
パルス幅変調生成部をテストするテストモード時には、
第１選択手段によってジョンソンカウンタの出力に応じ
た信号が選択的され、第２選択手段によって分周器の出
力が選択される。
パルス幅変調生成部をテストするテストモード時には、
第１選択手段によってジョンソンカウンタの出力に応じ
た信号が選択的され、第２選択手段によって分周器の出
力が選択される。
【００１３】この発明による第２のパルス幅変調回路で
は、パルス幅変調生成部をテストするテストモード時に
は、第１セレクタによってジョンソンカウンタの出力が
選択的され、第２セレクタによって分周器の出力が選択
される。
は、パルス幅変調生成部をテストするテストモード時に
は、第１セレクタによってジョンソンカウンタの出力が
選択的され、第２セレクタによって分周器の出力が選択
される。
【００１４】この発明による第３のパルス幅変調回路で
は、パルス幅変調生成部をテストするテストモード時に
は、ジョンソンカウンタの出力がイネーブルにされ、ジ
ョンソンカウンタの出力によってフリップフロップが繰
り返しセット、リセットされる。また、セレクタによっ
て分周器の出力が選択される。
は、パルス幅変調生成部をテストするテストモード時に
は、ジョンソンカウンタの出力がイネーブルにされ、ジ
ョンソンカウンタの出力によってフリップフロップが繰
り返しセット、リセットされる。また、セレクタによっ
て分周器の出力が選択される。
【００１５】
【実施例】以下、図１〜図８を参照して、この発明の実
施例について説明する。
施例について説明する。
【００１６】図１は、電圧制御型発振回路を用いたパル
ス幅変調回路を示している。。
ス幅変調回路を示している。。
【００１７】位相比較器１、ローパスフィルタ（ＬＰ
Ｆ）２および電圧制御型発振回路（ＶＣＯ）３により位
相同期ループ（ＰＬＬ）が構成されており、ＶＣＯ３が
入力クロックと同一周期Ｔで発振させられる。ここでＶ
ＣＯ３はｎ段のリング発振器で構成されておりＶ0 …Ｖ
n-1 のｎ本のタップ信号が出力されている。Ｖ0 …Ｖn-
1 は、それぞれＴ／ｎずつ位相のずれた波形となってい
る。
Ｆ）２および電圧制御型発振回路（ＶＣＯ）３により位
相同期ループ（ＰＬＬ）が構成されており、ＶＣＯ３が
入力クロックと同一周期Ｔで発振させられる。ここでＶ
ＣＯ３はｎ段のリング発振器で構成されておりＶ0 …Ｖ
n-1 のｎ本のタップ信号が出力されている。Ｖ0 …Ｖn-
1 は、それぞれＴ／ｎずつ位相のずれた波形となってい
る。
【００１８】ＰＷＭ生成部４の入力には、ＶＣＯ３の出
力Ｖ0 〜Ｖn-1 または（ｎ／２）ｂｉｔのジョンソンカ
ウンタ５の出力Ｃ0 〜Ｃn-1 がセレクタ６を介して選択
的に入力される。また、ジョンソンカウンタ５のクロッ
クには入力クロックが用いられている。一方、入力デー
タをラッチするフリップフロップ（Ｆ／Ｆ）９のクロッ
ク入力には、入力クロックまたは入力クロックが分周器
７で周波数が１／ｎに分周されたクロックが、セレクタ
８を介して選択的に入力される。テスト時には、（ｎ／
２）ｂｉｔジョンソンカウンタ５の出力および分周器７
の出力、すなわち各セレクタ６、８の入力端子Ａに入力
されている信号が用いられる。
力Ｖ0 〜Ｖn-1 または（ｎ／２）ｂｉｔのジョンソンカ
ウンタ５の出力Ｃ0 〜Ｃn-1 がセレクタ６を介して選択
的に入力される。また、ジョンソンカウンタ５のクロッ
クには入力クロックが用いられている。一方、入力デー
タをラッチするフリップフロップ（Ｆ／Ｆ）９のクロッ
ク入力には、入力クロックまたは入力クロックが分周器
７で周波数が１／ｎに分周されたクロックが、セレクタ
８を介して選択的に入力される。テスト時には、（ｎ／
２）ｂｉｔジョンソンカウンタ５の出力および分周器７
の出力、すなわち各セレクタ６、８の入力端子Ａに入力
されている信号が用いられる。
【００１９】次に、このパルス幅変調回路の動作を、ｎ
＝８の場合を例にとって説明する。ｎ＝８の場合の（ｎ
／２）ｂｉｔジョンソンカウンタ５の回路は図２に示す
通りである。テストを行わない場合、２つのセレクタ
６、８は、入力端子Ｂへの入力が選択されて出力される
ので、この回路は従来の説明の欄で説明したパルス幅変
調回路として動作する。
＝８の場合を例にとって説明する。ｎ＝８の場合の（ｎ
／２）ｂｉｔジョンソンカウンタ５の回路は図２に示す
通りである。テストを行わない場合、２つのセレクタ
６、８は、入力端子Ｂへの入力が選択されて出力される
ので、この回路は従来の説明の欄で説明したパルス幅変
調回路として動作する。
【００２０】テストを行う場合、前述した通り２つのセ
レクタ６、８は入力端子Ａへの入力、すなわちジョンソ
ンカウンタ５の出力と分周器７の出力とが選択されて出
力される。ジョンソンカウンタ５においては出力端子Ｑ
0 の出力がＣ0 に、出力端子Ｑ1 の出力がＣ1 に、出力
端子Ｑ2 の出力がＣ2 に、出力端子Ｑ2 の出力がＣ3
に、出力端子＊Ｑoの出力がＣ4 に、出力端子＊Ｑ1 の
出力がＣ5 に、出力端子＊Ｑ2 の出力がＣ6 に、出力端
子＊Ｑ3 の出力がＣ7 となる。
レクタ６、８は入力端子Ａへの入力、すなわちジョンソ
ンカウンタ５の出力と分周器７の出力とが選択されて出
力される。ジョンソンカウンタ５においては出力端子Ｑ
0 の出力がＣ0 に、出力端子Ｑ1 の出力がＣ1 に、出力
端子Ｑ2 の出力がＣ2 に、出力端子Ｑ2 の出力がＣ3
に、出力端子＊Ｑoの出力がＣ4 に、出力端子＊Ｑ1 の
出力がＣ5 に、出力端子＊Ｑ2 の出力がＣ6 に、出力端
子＊Ｑ3 の出力がＣ7 となる。
【００２１】図３は、テスト動作時の入力クロックに対
する分周器７（ここではＮ＝８）の出力とジョンソンカ
ウンタ５の出力信号Ｃ0 〜Ｃ7 の波形を示している。
する分周器７（ここではＮ＝８）の出力とジョンソンカ
ウンタ５の出力信号Ｃ0 〜Ｃ7 の波形を示している。
【００２２】ここで、図３と図１０を比べると、図３に
おける分周器７の出力とジョンソンカウンタ５の出力Ｃ
0 〜Ｃ7 との関係が図１０における入力クロックとｔ0
〜ｔn-1 （ｎ−１＝７）の関係と一致している。このこ
とより、ＰＷＭ生成部４内部の論理ゲートを、この分周
器７の出力とジョンソンカウンタ５の出力Ｃ0 〜Ｃ7と
を用いることにより簡単にテストできることがわかる。
おける分周器７の出力とジョンソンカウンタ５の出力Ｃ
0 〜Ｃ7 との関係が図１０における入力クロックとｔ0
〜ｔn-1 （ｎ−１＝７）の関係と一致している。このこ
とより、ＰＷＭ生成部４内部の論理ゲートを、この分周
器７の出力とジョンソンカウンタ５の出力Ｃ0 〜Ｃ7と
を用いることにより簡単にテストできることがわかる。
【００２３】分周器７の出力とジョンソンカウンタ５の
出力Ｃ0 〜Ｃ7 とは入力クロックに同期して発生するの
で、この入力クロックを基準信号とすることにより、凡
用のＩＣテスタでもテストの信頼性を下げることなく、
ＰＷＭ生成部４のテストが行える。
出力Ｃ0 〜Ｃ7 とは入力クロックに同期して発生するの
で、この入力クロックを基準信号とすることにより、凡
用のＩＣテスタでもテストの信頼性を下げることなく、
ＰＷＭ生成部４のテストが行える。
【００２４】ｎが奇数の場合も同様に考えることができ
る。例えば、ｎ＝７の場合、ＶＣＯ３からは、図４に示
すように入力クロックの周期の１／７ずつ位相がずれた
波形が得られる。テスト回路としてはｎ＝８の時と同様
の４ｂｉｔジョンソンカウンタ５を用い、その出力のう
ちＣ0 〜Ｃ6 までの７つの信号を用いる。この時Ｃ6と
Ｃ0 との位相のずれが他の場合の倍になるが、位相の位
置関係自体は図４に示すＶＣＯ３の出力と同じ波形が得
られ、ＰＷＭ生成部４のテストができる。ＰＷＭ生成部
４のロジック的なテストをする場合Ｃ6 とＣ0 との位相
差が他と異なっているという点は、まったく問題になら
ない。
る。例えば、ｎ＝７の場合、ＶＣＯ３からは、図４に示
すように入力クロックの周期の１／７ずつ位相がずれた
波形が得られる。テスト回路としてはｎ＝８の時と同様
の４ｂｉｔジョンソンカウンタ５を用い、その出力のう
ちＣ0 〜Ｃ6 までの７つの信号を用いる。この時Ｃ6と
Ｃ0 との位相のずれが他の場合の倍になるが、位相の位
置関係自体は図４に示すＶＣＯ３の出力と同じ波形が得
られ、ＰＷＭ生成部４のテストができる。ＰＷＭ生成部
４のロジック的なテストをする場合Ｃ6 とＣ0 との位相
差が他と異なっているという点は、まったく問題になら
ない。
【００２５】また分周器７の出力がｎ／２ｂｉｔジョン
ソンカウンタ５の出力と同一の場合、すなわち、ＶＣＯ
３の１周期で１つのＰＷＭデータを入力する場合は分周
器を用いずジョンソンカウンタ５の出力をセレクタ８の
Ａ入力に用いることもできる。
ソンカウンタ５の出力と同一の場合、すなわち、ＶＣＯ
３の１周期で１つのＰＷＭデータを入力する場合は分周
器を用いずジョンソンカウンタ５の出力をセレクタ８の
Ａ入力に用いることもできる。
【００２６】図５の様に、ＶＣＯ３の各出力を直接ＰＷ
Ｍ生成部４に入力するのではなく、ＶＣＯ３の各出力を
Ｄフリップフロップ１０によって周波数が１／２になる
ように分周した後、ＰＷＭ生成を行う場合を考える。こ
の時の出力波形は図６の様にＶＣＯ３からの出力ｔ0 、
ｔ1 、ｔ2 …の周波数が１／２に分周されｔｔ0 、ｔｔ
1 、ｔｔ2 、…となり、これに基づいてＰＷＭ波形が生
成される。図５の回路にテスト回路を付加した回路とし
ては、図１の様にＶＣＯ３の出力とジョンソンカウンタ
５の出力をセレクタ６で切り変えるという方法もある
が、以下に述べる様に、Ｄフリップフロップ１０のセッ
ト、リセットを利用することもできる。この場合の回路
図を図７に示し、各フリップフロップ１０の出力波形を
図８に示す。
Ｍ生成部４に入力するのではなく、ＶＣＯ３の各出力を
Ｄフリップフロップ１０によって周波数が１／２になる
ように分周した後、ＰＷＭ生成を行う場合を考える。こ
の時の出力波形は図６の様にＶＣＯ３からの出力ｔ0 、
ｔ1 、ｔ2 …の周波数が１／２に分周されｔｔ0 、ｔｔ
1 、ｔｔ2 、…となり、これに基づいてＰＷＭ波形が生
成される。図５の回路にテスト回路を付加した回路とし
ては、図１の様にＶＣＯ３の出力とジョンソンカウンタ
５の出力をセレクタ６で切り変えるという方法もある
が、以下に述べる様に、Ｄフリップフロップ１０のセッ
ト、リセットを利用することもできる。この場合の回路
図を図７に示し、各フリップフロップ１０の出力波形を
図８に示す。
【００２７】テスト信号をＨレベルにした場合、ジョン
ソンカウンタ５の各出力の変化がＮＡＮＤゲート１１の
出力として現れ、各Ｄフリップフロップ１０はセット、
リセット状態を交互に繰り返し、図６と同じ出力波形が
得られることがわかる。これにより、ＰＷＭ生成部４の
テストを簡単に行うことができる。
ソンカウンタ５の各出力の変化がＮＡＮＤゲート１１の
出力として現れ、各Ｄフリップフロップ１０はセット、
リセット状態を交互に繰り返し、図６と同じ出力波形が
得られることがわかる。これにより、ＰＷＭ生成部４の
テストを簡単に行うことができる。
【００２８】図１の様なテスト回路の構成にした場合
は、ＶＣＯ３の出力にテスト回路が加えられるため、通
常のＰＷＭ動作の特性がテスト回路付加により若干変化
する可能性がある。それに対し、図７の構成では各フリ
ップフロップ１０のセット端子ＳＢ、リセット端子ＲＢ
にジョンソンカウンタ５の各出力が入力されるだけで、
ＶＣＯ３の出力には、回路が追加されないため、実際に
使用するＰＷＭの特性にまったく影響を与えることなく
テスト回路の付加が行える。
は、ＶＣＯ３の出力にテスト回路が加えられるため、通
常のＰＷＭ動作の特性がテスト回路付加により若干変化
する可能性がある。それに対し、図７の構成では各フリ
ップフロップ１０のセット端子ＳＢ、リセット端子ＲＢ
にジョンソンカウンタ５の各出力が入力されるだけで、
ＶＣＯ３の出力には、回路が追加されないため、実際に
使用するＰＷＭの特性にまったく影響を与えることなく
テスト回路の付加が行える。
【００２９】なお、図７ではジョンソンカウンタ５の出
力をテストモード時にイネーブルにするためＮＡＮＤゲ
ート１１を使用しているが、ジョンソンカウンタ５の出
力をテストモード時にイネーブルにするものであれば、
ＡＮＤ、ＯＲ等のゲートでも実現できる。
力をテストモード時にイネーブルにするためＮＡＮＤゲ
ート１１を使用しているが、ジョンソンカウンタ５の出
力をテストモード時にイネーブルにするものであれば、
ＡＮＤ、ＯＲ等のゲートでも実現できる。
【００３０】
【発明の効果】この発明による第１のパルス幅変調回路
によれば、ＩＣテスタよってＰＷＭ生成部のテストを簡
単にかつ精度良く行える。
によれば、ＩＣテスタよってＰＷＭ生成部のテストを簡
単にかつ精度良く行える。
【００３１】この発明による第２のパルス幅変調回路に
よれば、ＩＣテスタと完全に同期をとってテストするこ
とが困難なＶＣＯの代わりにテスタと同期がとれるジョ
ンソンカウンタと分周器を用いるのでＶＣＯの出力波形
によって動作するＰＷＭ生成部のテストが簡単にかつ精
度良く行える。
よれば、ＩＣテスタと完全に同期をとってテストするこ
とが困難なＶＣＯの代わりにテスタと同期がとれるジョ
ンソンカウンタと分周器を用いるのでＶＣＯの出力波形
によって動作するＰＷＭ生成部のテストが簡単にかつ精
度良く行える。
【００３２】この発明による第３のパルス幅変調回路に
よれば、ＶＣＯの出力波形をクロック入力とするフリッ
プフロップのセット、リセット端子にジョンソンカウン
タの出力波形を入力するので、本来のＰＷＭ動作の特性
にまったく影響を与えることなくテスト回路の付加が可
能となり、かつ精度良くＰＷＭ生成部のテストが行え
る。
よれば、ＶＣＯの出力波形をクロック入力とするフリッ
プフロップのセット、リセット端子にジョンソンカウン
タの出力波形を入力するので、本来のＰＷＭ動作の特性
にまったく影響を与えることなくテスト回路の付加が可
能となり、かつ精度良くＰＷＭ生成部のテストが行え
る。
【図１】電圧制御型発振回路を用いたパルス幅変調回路
を示す電気ブロック図である。
を示す電気ブロック図である。
【図２】ｎ＝８の場合のジョンソンカウンタ５の構成を
示す電気ブロック図である。
示す電気ブロック図である。
【図３】ｎ＝８の場合の入力クロックに対する分周器７
の出力およびジョンソンカウンタ５の出力を示すタイム
チャートである。
の出力およびジョンソンカウンタ５の出力を示すタイム
チャートである。
【図４】ｎ＝７の場合の電圧制御型発振回路３の出力を
示すタイムチャートである。
示すタイムチャートである。
【図５】電圧制御型発振回路３の各出力をＤフリップフ
ロップ１０によって周波数が１／２になるように分周し
た後、ＰＷＭ生成を行う場合のパルス幅変調回路を示す
電気ブロック図である。
ロップ１０によって周波数が１／２になるように分周し
た後、ＰＷＭ生成を行う場合のパルス幅変調回路を示す
電気ブロック図である。
【図６】図５の回路の各部の信号を示すタイムチャート
である。
である。
【図７】図５の回路にテスト回路を付加した場合のパル
ス幅変調回路を示す電気ブロック図である。
ス幅変調回路を示す電気ブロック図である。
【図８】図７の回路のテストモード時における各部の信
号を示すタイムチャートである。
号を示すタイムチャートである。
【図９】本出願人が既に開発した電圧制御型発振回路を
用いたパルス幅変調回路を示す電気ブロック図である。
用いたパルス幅変調回路を示す電気ブロック図である。
【図１０】図９の回路の各部の信号を示すタイムチャー
トである。
トである。
３ 電圧制御型発振回路 ４ ＰＷＭ生成部 ５ ジョンソンカウンタ ６ セレクタ ７ 分周器 ８ セレクタ １０ Ｄフリップフロップ １１ ＮＡＮＤゲート
Claims (3)
- 【請求項１】 入力クロックと同一周期で発振せしめら
れる電圧制御型発振回路を含む位相同期ループおよび上
記電圧制御型発振回路の出力に基づいて入力データに応
じた被変調波を生成して出力するパルス幅変調生成部を
備えたパルス幅変調回路において、上記入力クロックが
クロックとして入力されるジョンソンカウンタ、上記ジ
ョンソンカウンタの出力に応じた信号または上記電圧制
御型発振回路の出力を選択的に出力する第１選択手段、
上記入力クロックを所定の分周比で分周する分周器およ
び上記分周器の出力または上記入力クロックを選択的に
出力する第２選択手段を備えていることを特徴とするパ
ルス幅変調回路。 - 【請求項２】 入力クロックと同一周期で発振せしめら
れる電圧制御型発振回路を含む位相同期ループおよび上
記電圧制御型発振回路の出力に基づいて入力データに応
じた被変調波を生成して出力するパルス幅変調生成部を
備えたパルス幅変調回路において、上記入力クロックが
クロックとして入力されるジョンソンカウンタ、上記ジ
ョンソンカウンタの出力または上記電圧制御型発振回路
の出力を選択的に出力する第１セレクタ、上記入力クロ
ックを所定の分周比で分周する分周器および上記分周器
の出力または上記入力クロックを選択的に出力する第２
セレクタを備えていることを特徴とするパルス幅変調回
路。 - 【請求項３】 入力クロックと同一周期で発振せしめら
れる電圧制御型発振回路を含む位相同期ループおよび上
記電圧制御型発振回路の出力に基づいて入力データに応
じた被変調波を生成して出力するパルス幅変調生成部を
備えたパルス幅変調回路において、上記入力クロックが
クロックとして入力されるジョンソンカウンタ、上記ジ
ョンソンカウンタの出力をテストモード時にイネーブル
にするためのゲート回路、上記電圧制御型発振回路の出
力をクロック入力としかつ上記ジョンソンカウンタがイ
ネーブルのときに上記ジョンソンカウンタの出力によっ
てセット、リセットされるフリップフロップ、上記入力
クロックを所定の分周比で分周する分周器および上記分
周器の出力または入力クロックを選択的に出力するセレ
クタを備えていることを特徴とするパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12553092A JPH05299988A (ja) | 1992-04-17 | 1992-04-17 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12553092A JPH05299988A (ja) | 1992-04-17 | 1992-04-17 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299988A true JPH05299988A (ja) | 1993-11-12 |
Family
ID=14912467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12553092A Pending JPH05299988A (ja) | 1992-04-17 | 1992-04-17 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973571A (en) * | 1997-02-27 | 1999-10-26 | Nec Corporation | Semiconductor integrated circuit having a phase locked loop |
-
1992
- 1992-04-17 JP JP12553092A patent/JPH05299988A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973571A (en) * | 1997-02-27 | 1999-10-26 | Nec Corporation | Semiconductor integrated circuit having a phase locked loop |
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