JPH1065526A - 低消費電力モード用ｐｌｌ回路及びその試験方法 - Google Patents
低消費電力モード用ｐｌｌ回路及びその試験方法Info
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- JPH1065526A JPH1065526A JP8233595A JP23359596A JPH1065526A JP H1065526 A JPH1065526 A JP H1065526A JP 8233595 A JP8233595 A JP 8233595A JP 23359596 A JP23359596 A JP 23359596A JP H1065526 A JPH1065526 A JP H1065526A
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- frequency divider
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】通常の動作クロックに対してこのクロックを分
周することにより、通常の動作クロックよりも低い周波
数で動作する低消費電力モードに切り替えた時の動作ク
ロックの位相を１通りとすることで、試験装置による試
験を可能にするＰＬＬ回路及び試験方法の提供。 【解決手段】試験時には、入力セレクタ１６は入力クロ
ック１０を２N分周したクロックを位相比較器２２に出
力し、分周器セレクタ５０は基準クロック３２を２N分
周したクロックを位相比較器２２に出力する。入力クロ
ックを２N分周したクロックと基準クロックを２N分周し
たクロックの位相を合わせることで、２M分周器の出力
の位相を１通りにする。低消費電力モード時は内部クロ
ックセレクタ５４は２M分周器３８の出力４６を内部ク
ロックとして出力する。
周することにより、通常の動作クロックよりも低い周波
数で動作する低消費電力モードに切り替えた時の動作ク
ロックの位相を１通りとすることで、試験装置による試
験を可能にするＰＬＬ回路及び試験方法の提供。 【解決手段】試験時には、入力セレクタ１６は入力クロ
ック１０を２N分周したクロックを位相比較器２２に出
力し、分周器セレクタ５０は基準クロック３２を２N分
周したクロックを位相比較器２２に出力する。入力クロ
ックを２N分周したクロックと基準クロックを２N分周し
たクロックの位相を合わせることで、２M分周器の出力
の位相を１通りにする。低消費電力モード時は内部クロ
ックセレクタ５４は２M分周器３８の出力４６を内部ク
ロックとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（位相同期ル
ープ）回路に関し、特に低消費電力モードを有する演算
装置のＰＬＬ回路及びその試験方法に関する。
ープ）回路に関し、特に低消費電力モードを有する演算
装置のＰＬＬ回路及びその試験方法に関する。
【０００２】
【従来の技術】低消費電力モードは、携帯端末等におけ
る消費電力の節減を目的として用いられる。図５は、従
来の低消費電力モードを持つ演算装置に含まれるＰＬＬ
回路の構成の一例をブロック図にて示したものである。
る消費電力の節減を目的として用いられる。図５は、従
来の低消費電力モードを持つ演算装置に含まれるＰＬＬ
回路の構成の一例をブロック図にて示したものである。
【０００３】図５を参照して、位相比較器２２は、入力
クロック１０と分周器セレクタ５０の出力信号５２の位
相差に比例する位相差分信号２４を出力する。フィルタ
２６は、位相差分信号２４を入力し、入力クロック１０
と分周器セレクタ５０の出力信号５２の位相差に比例す
る電圧信号２８を出力する。電圧制御発振器（Ｖoltage
Ｃontrolled Ｏscillator；ＶＣＯ）３０は、電圧信
号２８を入力し、電圧信号２８の電圧と比例する周波数
を有する内部基本クロック３２を生成する。内部基本ク
ロック３２は、内部クロックセレクタ５４、分周器セレ
クタ５０、２分周器３４、２の２乗分周器３６、２のＭ
乗分周器３８、及び２のＮ乗分周器４０に供給される。
ここで、Ｎ＞Ｍ≧１とされ、２のＮ乗は最大逓倍率であ
る。
クロック１０と分周器セレクタ５０の出力信号５２の位
相差に比例する位相差分信号２４を出力する。フィルタ
２６は、位相差分信号２４を入力し、入力クロック１０
と分周器セレクタ５０の出力信号５２の位相差に比例す
る電圧信号２８を出力する。電圧制御発振器（Ｖoltage
Ｃontrolled Ｏscillator；ＶＣＯ）３０は、電圧信
号２８を入力し、電圧信号２８の電圧と比例する周波数
を有する内部基本クロック３２を生成する。内部基本ク
ロック３２は、内部クロックセレクタ５４、分周器セレ
クタ５０、２分周器３４、２の２乗分周器３６、２のＭ
乗分周器３８、及び２のＮ乗分周器４０に供給される。
ここで、Ｎ＞Ｍ≧１とされ、２のＮ乗は最大逓倍率であ
る。
【０００４】分周器セレクタ５０は、内部基本クロック
３２、内部基本クロック３２を２分周する２分周器３４
の出力信号４２、内部基本クロック３２を２の２乗分周
する２の２乗分周器３６の出力信号４４、内部基本クロ
ック３２を２のＭ乗分周する２のＭ乗分周器３８の出力
信号４６、及び内部基本クロック３２を２のＮ乗分周す
る２のＮ乗分周器４０の出力信号４８を入力し、分周器
セレクタ制御信号６０に従って逓倍率に対応する分周比
の分周器の出力信号を選択し、位相比較器２２への出力
信号５２を出力する。
３２、内部基本クロック３２を２分周する２分周器３４
の出力信号４２、内部基本クロック３２を２の２乗分周
する２の２乗分周器３６の出力信号４４、内部基本クロ
ック３２を２のＭ乗分周する２のＭ乗分周器３８の出力
信号４６、及び内部基本クロック３２を２のＮ乗分周す
る２のＮ乗分周器４０の出力信号４８を入力し、分周器
セレクタ制御信号６０に従って逓倍率に対応する分周比
の分周器の出力信号を選択し、位相比較器２２への出力
信号５２を出力する。
【０００５】内部クロックセレクタ５４は、内部基本ク
ロック３２、及び２のＭ乗分周器３８の出力信号４６を
入力し、内部クロックセレクタ制御信号５６に従って低
消費電力モード時以外には内部基本クロック３２を、低
消費電力モード時には２のＭ乗分周器３８の出力信号４
６を選択し、内部クロック５８を出力する。
ロック３２、及び２のＭ乗分周器３８の出力信号４６を
入力し、内部クロックセレクタ制御信号５６に従って低
消費電力モード時以外には内部基本クロック３２を、低
消費電力モード時には２のＭ乗分周器３８の出力信号４
６を選択し、内部クロック５８を出力する。
【０００６】次に、一例として４逓倍動作時の動作を説
明する。説明のために、Ｎ＝４、Ｍ＝３とする。
明する。説明のために、Ｎ＝４、Ｍ＝３とする。
【０００７】分周器セレクタ５０は、分周器セレクタ制
御信号６０に従って内部基本クロック３２を４分周する
４分周器３６の出力信号４４を選択し、信号線５２によ
り位相比較器２２へ出力する。位相比較器２２は、入力
クロック１０と分周器セレクタ５０の出力信号５２の位
相差に比例する位相差分信号２４を出力する。フィルタ
２６は位相差分信号２４を入力し、入力クロック１０と
分周器セレクタ５０の出力信号５２の位相差に比例する
電圧信号２８を出力する。ＶＣＯ３０は、電圧信号２８
を入力し、電圧信号２８の電圧と比例する周波数を有す
る内部基本クロック３２を生成する。
御信号６０に従って内部基本クロック３２を４分周する
４分周器３６の出力信号４４を選択し、信号線５２によ
り位相比較器２２へ出力する。位相比較器２２は、入力
クロック１０と分周器セレクタ５０の出力信号５２の位
相差に比例する位相差分信号２４を出力する。フィルタ
２６は位相差分信号２４を入力し、入力クロック１０と
分周器セレクタ５０の出力信号５２の位相差に比例する
電圧信号２８を出力する。ＶＣＯ３０は、電圧信号２８
を入力し、電圧信号２８の電圧と比例する周波数を有す
る内部基本クロック３２を生成する。
【０００８】内部基本クロック３２は、４分周器３６で
４分周され、再び位相比較器２２に入力される。このフ
ィードバックループは、入力クロック１０と分周器セレ
クタ５０の出力信号５２の位相差がなくなるように動作
するため、内部基本クロック３２は入力クロック１０の
４倍の周波数となる。
４分周され、再び位相比較器２２に入力される。このフ
ィードバックループは、入力クロック１０と分周器セレ
クタ５０の出力信号５２の位相差がなくなるように動作
するため、内部基本クロック３２は入力クロック１０の
４倍の周波数となる。
【０００９】また、通常モード時には、内部クロックセ
レクタ５４は、内部クロックセレクタ制御信号５６に従
って内部基本クロック３２を内部クロック５８として出
力する。従って、通常モード時には、内部クロック５８
は入力クロック１０の４倍の周波数となる。
レクタ５４は、内部クロックセレクタ制御信号５６に従
って内部基本クロック３２を内部クロック５８として出
力する。従って、通常モード時には、内部クロック５８
は入力クロック１０の４倍の周波数となる。
【００１０】一方、低消費電力モード時には、内部クロ
ックセレクタ５４は、内部クロックセレクタ制御信号５
６に従って８（＝２3）分周器３８の出力信号４６を内
部クロック５８として出力する。このとき、フィードバ
ックループの動作に変化はなく、内部基本クロック３２
の周波数に変化はないため、低消費電力モード時の内部
クロックの周波数は、通常動作時の１／８となる。
ックセレクタ５４は、内部クロックセレクタ制御信号５
６に従って８（＝２3）分周器３８の出力信号４６を内
部クロック５８として出力する。このとき、フィードバ
ックループの動作に変化はなく、内部基本クロック３２
の周波数に変化はないため、低消費電力モード時の内部
クロックの周波数は、通常動作時の１／８となる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、下記記載の問題点を有している。
た従来の技術には、下記記載の問題点を有している。
【００１２】（１）第１の問題点は、低消費電力モード
時に選択される分周器の分周比に対応する逓倍率よりも
低い逓倍率で動作させた場合、正常に、低消費電力モー
ドに入っても、試験装置による試験では、不良品と判断
される可能性がある、ということである。
時に選択される分周器の分周比に対応する逓倍率よりも
低い逓倍率で動作させた場合、正常に、低消費電力モー
ドに入っても、試験装置による試験では、不良品と判断
される可能性がある、ということである。
【００１３】この理由を、通常モード時に４逓倍で動作
させた場合を例に以下に説明する。
させた場合を例に以下に説明する。
【００１４】図６は、図５のブロック図における各ブロ
ックの出力信号のタイミング波形を示した図である。フ
ィードバックループは入力クロック１０と分周器セレク
タ５０の出力信号５２の位相差がなくなるように動作す
るため、図６に示すように、４分周器３６の出力信号４
４（図６（Ｃ）参照）の位相は、入力クロック１０（図
６（Ａ）参照）と同じ位相の１通りとなるが、４分周器
３６の出力信号４４が立ち上がりの時の、８分周器３８
の出力信号４６の位相は、２通りとなる可能性がある
（図６（Ｄ）の位相１及び図６（Ｅ）の位相２参照）。
ックの出力信号のタイミング波形を示した図である。フ
ィードバックループは入力クロック１０と分周器セレク
タ５０の出力信号５２の位相差がなくなるように動作す
るため、図６に示すように、４分周器３６の出力信号４
４（図６（Ｃ）参照）の位相は、入力クロック１０（図
６（Ａ）参照）と同じ位相の１通りとなるが、４分周器
３６の出力信号４４が立ち上がりの時の、８分周器３８
の出力信号４６の位相は、２通りとなる可能性がある
（図６（Ｄ）の位相１及び図６（Ｅ）の位相２参照）。
【００１５】これは、そもそも各分周器の出力信号の位
相は一致しないが、初期状態で各分周器をリセットし、
分周開始の原点を合わせることにより、４分周器３６の
出力信号４４が立ち上がる時に８分周器３８の出力信号
４６をトグルさせることは可能となるが、フィードバッ
クループは入力クロック１０の立ち上がりと４分周器３
６の出力信号４４の立ち上がりを合わせるだけなので、
４分周器３６の出力信号４４が立ち上がりの時に、８分
周器３８の出力信号４６が“０”から“１”にトグルす
るか、“１”から“０”にトグルするかまで決定するこ
とはできないためである。
相は一致しないが、初期状態で各分周器をリセットし、
分周開始の原点を合わせることにより、４分周器３６の
出力信号４４が立ち上がる時に８分周器３８の出力信号
４６をトグルさせることは可能となるが、フィードバッ
クループは入力クロック１０の立ち上がりと４分周器３
６の出力信号４４の立ち上がりを合わせるだけなので、
４分周器３６の出力信号４４が立ち上がりの時に、８分
周器３８の出力信号４６が“０”から“１”にトグルす
るか、“１”から“０”にトグルするかまで決定するこ
とはできないためである。
【００１６】同様な理由で、１６分周器の出力信号の位
相は４通りとなる（図６（Ｆ）の位相１〜図６（Ｉ）の
位相４参照）。
相は４通りとなる（図６（Ｆ）の位相１〜図６（Ｉ）の
位相４参照）。
【００１７】このように、逓倍率に対応する分周比より
大きな分周比の分周器の出力信号の位相が１通りではな
いため、低消費電力モード時の内部クロックの位相も１
通りではない。
大きな分周比の分周器の出力信号の位相が１通りではな
いため、低消費電力モード時の内部クロックの位相も１
通りではない。
【００１８】しかし、試験装置が演算装置に対して出力
する値及び演算装置の出力と比較する期待値（「テスト
パターン」という）では、内部クロックの位相は１通り
しか記述できないため、テストパターン以外の位相で動
作している場合には、試験装置による試験では不良品
（フェイル）と判断されてしまう。
する値及び演算装置の出力と比較する期待値（「テスト
パターン」という）では、内部クロックの位相は１通り
しか記述できないため、テストパターン以外の位相で動
作している場合には、試験装置による試験では不良品
（フェイル）と判断されてしまう。
【００１９】（２）第２の問題点は、上記した第１の問
題点を解決するために、低消費電力モード時に選択され
る分周器の分周比に対応する逓倍率で動作させた場合、
試験時に周波数の制限を受ける場合がある、ということ
である。
題点を解決するために、低消費電力モード時に選択され
る分周器の分周比に対応する逓倍率で動作させた場合、
試験時に周波数の制限を受ける場合がある、ということ
である。
【００２０】その理由は、「１」よりも大きな逓倍率で
動作させる場合、入力クロック１０はテストパターン上
では複数行のループを用いるか、必要なパターン長だけ
記述するかのいずれかを選択する。しかし、電流試験も
しくは試験装置のメモリの容量の関係でループを使用す
る必要がある場合がある。ループを使用する場合、試験
装置はループするアドレス、ループする回数等のループ
に関する処理を行ってからテストパターンを出力しなけ
ればならないため、テストパターンをそのまま出力する
時に比べて、試験装置の動作周波数に対して試験周波数
は低くなる。したがって、テストパターン上の入力クロ
ックを基にして演算装置は動作しているので、試験装置
の試験周波数が低くなると演算装置の試験周波数も低く
なる。
動作させる場合、入力クロック１０はテストパターン上
では複数行のループを用いるか、必要なパターン長だけ
記述するかのいずれかを選択する。しかし、電流試験も
しくは試験装置のメモリの容量の関係でループを使用す
る必要がある場合がある。ループを使用する場合、試験
装置はループするアドレス、ループする回数等のループ
に関する処理を行ってからテストパターンを出力しなけ
ればならないため、テストパターンをそのまま出力する
時に比べて、試験装置の動作周波数に対して試験周波数
は低くなる。したがって、テストパターン上の入力クロ
ックを基にして演算装置は動作しているので、試験装置
の試験周波数が低くなると演算装置の試験周波数も低く
なる。
【００２１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、通常の動作クロ
ックに対してこのクロックを分周することにより、通常
の動作クロックよりも低い周波数で動作する低消費電力
モードに切り替えた時の動作クロックの位相を１通りと
することで、試験装置による試験を可能にするＰＬＬ回
路及び試験方法を提供することにある。
てなされたものであって、その目的は、通常の動作クロ
ックに対してこのクロックを分周することにより、通常
の動作クロックよりも低い周波数で動作する低消費電力
モードに切り替えた時の動作クロックの位相を１通りと
することで、試験装置による試験を可能にするＰＬＬ回
路及び試験方法を提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、その概略として、試験時に入力信号を分
周した信号を位相比較器に供給する手段と、試験時に分
周器群のうち、前記入力信号を分周する分周器の分周比
と同じ分周比の分周器の出力信号を、前記位相比較器に
基準信号として供給する手段と、を備えたことを特徴と
する。
め、本発明は、その概略として、試験時に入力信号を分
周した信号を位相比較器に供給する手段と、試験時に分
周器群のうち、前記入力信号を分周する分周器の分周比
と同じ分周比の分周器の出力信号を、前記位相比較器に
基準信号として供給する手段と、を備えたことを特徴と
する。
【００２３】また、本発明においては、試験時に、低消
費電力モード時において前記分周器群の中から選択され
る分周器の分周比の所定倍の分周比で分周した入力信号
と、前記電圧制御発振器の出力信号を前記所定倍の分周
比で分周した出力信号と、の位相を比較する、ことを特
徴とする。
費電力モード時において前記分周器群の中から選択され
る分周器の分周比の所定倍の分周比で分周した入力信号
と、前記電圧制御発振器の出力信号を前記所定倍の分周
比で分周した出力信号と、の位相を比較する、ことを特
徴とする。
【００２４】さらに、本発明は、好ましくは、内部基本
クロックを分周する複数の分周器と、該複数の分周器の
出力のうち１つを選択する分周器セレクタと、基準クロ
ックと前記分周器セレクタの出力の位相比較を行う位相
比較器と、を備えてなるＰＬＬ回路を含み、該ＰＬＬ回
路で生成された前記内部基本クロックを動作クロックと
する通常動作モードと、前記内部基本クロックを第１の
分周器により分周したクロックを動作クロックとするこ
とで、通常動作モード時よりも、低い動作周波数で動作
するモード（「低消費電力モード」という）を有する演
算装置において、入力クロックを分周する第２の分周器
と、前記入力クロックと前記第２の分周器の出力のいず
れかを選択し、前記基準クロックとして出力する入力セ
レクタと、を有し、前記低消費電力モードの試験の時に
は、前記入力クロックを前記第２の分周器により分周し
たクロックと、前記内部基本クロックを前記複数の分周
器のうちの、第３の分周器により分周したクロックの位
相比較を行う、ことを特徴とする。
クロックを分周する複数の分周器と、該複数の分周器の
出力のうち１つを選択する分周器セレクタと、基準クロ
ックと前記分周器セレクタの出力の位相比較を行う位相
比較器と、を備えてなるＰＬＬ回路を含み、該ＰＬＬ回
路で生成された前記内部基本クロックを動作クロックと
する通常動作モードと、前記内部基本クロックを第１の
分周器により分周したクロックを動作クロックとするこ
とで、通常動作モード時よりも、低い動作周波数で動作
するモード（「低消費電力モード」という）を有する演
算装置において、入力クロックを分周する第２の分周器
と、前記入力クロックと前記第２の分周器の出力のいず
れかを選択し、前記基準クロックとして出力する入力セ
レクタと、を有し、前記低消費電力モードの試験の時に
は、前記入力クロックを前記第２の分周器により分周し
たクロックと、前記内部基本クロックを前記複数の分周
器のうちの、第３の分周器により分周したクロックの位
相比較を行う、ことを特徴とする。
【００２５】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、試験時には、入力セレクタ（図１の１６）は、入力
クロック（図１の１０）を２N分周したクロックを位相
比較器（図１の２２）に出力し、分周セレクタ（図１の
５０）は、内部基本クロック（３２）を２N分周したク
ロック（２N分周器の出力）を、位相比較器（図１の２
２）に出力する。ＰＬＬ回路は、入力クロック（図１の
１０）を２N分周したクロックと内部基本クロック（図
１の３２）を２N分周したクロックの位相を合わせるこ
とで、２M分周器（Ｎ＞Ｍ≧１）の出力の位相を１通り
にする。低消費電力モード時は内部クロックセレクタ
（図１の５４）は２M分周器（図１の３８）の出力を内
部クロックとして出力する。
に説明する。本発明は、その好ましい実施の形態におい
て、試験時には、入力セレクタ（図１の１６）は、入力
クロック（図１の１０）を２N分周したクロックを位相
比較器（図１の２２）に出力し、分周セレクタ（図１の
５０）は、内部基本クロック（３２）を２N分周したク
ロック（２N分周器の出力）を、位相比較器（図１の２
２）に出力する。ＰＬＬ回路は、入力クロック（図１の
１０）を２N分周したクロックと内部基本クロック（図
１の３２）を２N分周したクロックの位相を合わせるこ
とで、２M分周器（Ｎ＞Ｍ≧１）の出力の位相を１通り
にする。低消費電力モード時は内部クロックセレクタ
（図１の５４）は２M分周器（図１の３８）の出力を内
部クロックとして出力する。
【００２６】本発明においては、試験時に、位相比較器
（図１の２２）に分周された入力クロックを供給する手
段（図１の１２、１６および１８）と、試験時に、入力
クロックを分周する分周器の分周比と同じ分周比の分周
器の出力信号を位相比較器に供給する手段（図１の５０
および６０）を有する。位相比較器において、前記低消
費電力モード時に選択される分周器の分周比の２のＸ乗
倍（Ｘは正の整数）の分周比で分周された信号の位相を
比較するため、前記低消費電力モード時の内部クロック
の位相を１通りにすることができる。また、入力クロッ
クを分周する分周器を含むため、テストパターンを１件
で記述し、試験装置からは１逓倍として動作させること
で、複数行ループによる試験周波数の低下を回避でき
る。
（図１の２２）に分周された入力クロックを供給する手
段（図１の１２、１６および１８）と、試験時に、入力
クロックを分周する分周器の分周比と同じ分周比の分周
器の出力信号を位相比較器に供給する手段（図１の５０
および６０）を有する。位相比較器において、前記低消
費電力モード時に選択される分周器の分周比の２のＸ乗
倍（Ｘは正の整数）の分周比で分周された信号の位相を
比較するため、前記低消費電力モード時の内部クロック
の位相を１通りにすることができる。また、入力クロッ
クを分周する分周器を含むため、テストパターンを１件
で記述し、試験装置からは１逓倍として動作させること
で、複数行ループによる試験周波数の低下を回避でき
る。
【００２７】上記した本発明の実施の形態についてさら
に詳細に説明すべく、本発明の実施例を図面を参照して
以下に説明する。
に詳細に説明すべく、本発明の実施例を図面を参照して
以下に説明する。
【００２８】［実施例１］図１は、本発明の第１の実施
例の構成をブロック図にて示したものである。図１を参
照して、入力クロック１０は、入力セレクタ１６及び２
のＮ乗分周器１２に入力される。入力セレクタ１６は、
入力クロック１０、及び入力クロック１０を２のＮ乗分
周する２のＮ乗分周器１２の出力信号１４を入力し、入
力セレクタ制御信号１８に従って、試験時には、２のＮ
乗分周器１２の出力信号１４を、試験時以外には、入力
クロック１０を入力セレクタ出力信号２０として位相比
較器２２へ供給する。
例の構成をブロック図にて示したものである。図１を参
照して、入力クロック１０は、入力セレクタ１６及び２
のＮ乗分周器１２に入力される。入力セレクタ１６は、
入力クロック１０、及び入力クロック１０を２のＮ乗分
周する２のＮ乗分周器１２の出力信号１４を入力し、入
力セレクタ制御信号１８に従って、試験時には、２のＮ
乗分周器１２の出力信号１４を、試験時以外には、入力
クロック１０を入力セレクタ出力信号２０として位相比
較器２２へ供給する。
【００２９】位相比較器２２は、入力セレクタ１６の出
力信号２０と分周器セレクタ５０の出力信号５２の位相
差に比例する位相差分信号２４を出力する。フィルタ２
６は位相差分信号２４を入力し、入力セレクタ出力信号
２０と分周器セレクタ５０の出力信号５２の位相差に比
例する電圧信号２８を出力する。ＶＣＯ３０は電圧信号
２８を入力し、電圧信号２８の電圧と比例する周波数を
有する内部基本クロック３２を生成する。
力信号２０と分周器セレクタ５０の出力信号５２の位相
差に比例する位相差分信号２４を出力する。フィルタ２
６は位相差分信号２４を入力し、入力セレクタ出力信号
２０と分周器セレクタ５０の出力信号５２の位相差に比
例する電圧信号２８を出力する。ＶＣＯ３０は電圧信号
２８を入力し、電圧信号２８の電圧と比例する周波数を
有する内部基本クロック３２を生成する。
【００３０】内部基本クロック３２は、内部クロックセ
レクタ５４、分周器セレクタ５０、２分周器３４、２の
２乗分周器３６、２のＭ乗分周器３８及び２のＮ乗分周
器４０に供給される。ここで、Ｎ＞Ｍ≧１とする。２の
Ｎ乗は最大逓倍率である。
レクタ５４、分周器セレクタ５０、２分周器３４、２の
２乗分周器３６、２のＭ乗分周器３８及び２のＮ乗分周
器４０に供給される。ここで、Ｎ＞Ｍ≧１とする。２の
Ｎ乗は最大逓倍率である。
【００３１】分周器セレクタ５０は、内部基本クロック
３２、内部基本クロック３２を２分周する２分周器３４
の出力信号４２と、内部基本クロック３２を２の２乗分
周する２の２乗分周器３６の出力信号４４と、内部基本
クロック３２を２のＭ乗分周する２のＭ乗分周器３８の
出力信号４６と、及び内部基本クロック３２を２のＮ乗
分周する２のＮ乗分周器４０の出力信号４８と、を入力
し、分周器セレクタ制御信号６０に従って、試験時以外
には、逓倍率に対応する分周比の分周器の出力信号を選
択し、試験時には、２のＮ乗分周器４０の出力信号４８
を選択し、位相比較器２２への出力信号５２を出力す
る。
３２、内部基本クロック３２を２分周する２分周器３４
の出力信号４２と、内部基本クロック３２を２の２乗分
周する２の２乗分周器３６の出力信号４４と、内部基本
クロック３２を２のＭ乗分周する２のＭ乗分周器３８の
出力信号４６と、及び内部基本クロック３２を２のＮ乗
分周する２のＮ乗分周器４０の出力信号４８と、を入力
し、分周器セレクタ制御信号６０に従って、試験時以外
には、逓倍率に対応する分周比の分周器の出力信号を選
択し、試験時には、２のＮ乗分周器４０の出力信号４８
を選択し、位相比較器２２への出力信号５２を出力す
る。
【００３２】内部クロックセレクタ５４は、内部基本ク
ロック３２、及び２のＭ乗分周器３８の出力信号４６を
入力し、内部クロックセレクタ制御信号５６に従って、
低消費電力モード時以外には、内部基本クロック３２
を、低消費電力モード時には、２のＭ乗分周器３８の出
力信号４６を選択し、内部クロック５８を出力する。
ロック３２、及び２のＭ乗分周器３８の出力信号４６を
入力し、内部クロックセレクタ制御信号５６に従って、
低消費電力モード時以外には、内部基本クロック３２
を、低消費電力モード時には、２のＭ乗分周器３８の出
力信号４６を選択し、内部クロック５８を出力する。
【００３３】次に、本実施例の動作について具体例とし
て、Ｎ＝４、Ｍ＝３の場合について説明する。まず、試
験以外の時の動作について説明する。
て、Ｎ＝４、Ｍ＝３の場合について説明する。まず、試
験以外の時の動作について説明する。
【００３４】試験以外の時は、入力セレクタ１６は、入
力セレクタ制御信号１８に従って、入力クロック１０を
位相比較器２２へ供給する。このとき、図５に示した上
記従来技術の回路と同じ構成となり、上記従来技術と同
様に動作する。
力セレクタ制御信号１８に従って、入力クロック１０を
位相比較器２２へ供給する。このとき、図５に示した上
記従来技術の回路と同じ構成となり、上記従来技術と同
様に動作する。
【００３５】次に、試験時の動作について説明する。試
験時には、入力セレクタ１６は入力セレクタ制御信号１
８に従って、入力クロック１０を１６分周する１６分周
器１２の出力信号１４を位相比較器２２へ供給する。
験時には、入力セレクタ１６は入力セレクタ制御信号１
８に従って、入力クロック１０を１６分周する１６分周
器１２の出力信号１４を位相比較器２２へ供給する。
【００３６】したがって、位相比較器２２には、入力ク
ロック１０を１６分周したクロックが入力される。一
方、分周器セレクタ５０は、分周器セレクタ制御信号６
０に従って１６分周器４０の出力信号４８を位相比較器
２２へ出力する。
ロック１０を１６分周したクロックが入力される。一
方、分周器セレクタ５０は、分周器セレクタ制御信号６
０に従って１６分周器４０の出力信号４８を位相比較器
２２へ出力する。
【００３７】位相比較器２２は、入力クロック１０を１
６分周したクロックと、内部基本クロック３２を１６分
周したクロックとの位相差に比例する位相差分信号２４
を出力する。フィルタ２６は、位相差分信号２４を入力
し、入力クロック１０を１６分周したクロックと内部基
本クロック３２を１６分周したクロックの位相差に比例
する電圧信号２８を出力する。ＶＣＯ３０は、電圧信号
２８を入力し、電圧信号２８の電圧と比例する周波数を
有する内部基本クロック３２を生成する。内部基本クロ
ック３２は、１６分周器４０で１６分周され、再び位相
比較器２２に入力される。
６分周したクロックと、内部基本クロック３２を１６分
周したクロックとの位相差に比例する位相差分信号２４
を出力する。フィルタ２６は、位相差分信号２４を入力
し、入力クロック１０を１６分周したクロックと内部基
本クロック３２を１６分周したクロックの位相差に比例
する電圧信号２８を出力する。ＶＣＯ３０は、電圧信号
２８を入力し、電圧信号２８の電圧と比例する周波数を
有する内部基本クロック３２を生成する。内部基本クロ
ック３２は、１６分周器４０で１６分周され、再び位相
比較器２２に入力される。
【００３８】このフィードバックループは、入力クロッ
ク１０を１６分周したクロックと内部基本クロック３２
を１６分周したクロックの位相差がなくなるように動作
するため、内部基本クロック３２は、入力セレクタ出力
信号２０の１６倍の周波数、入力クロック１０と同じ周
波数となる。
ク１０を１６分周したクロックと内部基本クロック３２
を１６分周したクロックの位相差がなくなるように動作
するため、内部基本クロック３２は、入力セレクタ出力
信号２０の１６倍の周波数、入力クロック１０と同じ周
波数となる。
【００３９】低消費電力モード時には、内部クロックセ
レクタ５４は内部クロック制御信号５６に従って８分周
器３８の出力信号４６を内部クロック５８として出力す
る。この時、フィードバックループの動作はそのまま
で、内部基本クロック３２の周波数に変化はないので、
低消費電力モード時の内部クロック５８の周波数は、通
常モード時の１／８となる。
レクタ５４は内部クロック制御信号５６に従って８分周
器３８の出力信号４６を内部クロック５８として出力す
る。この時、フィードバックループの動作はそのまま
で、内部基本クロック３２の周波数に変化はないので、
低消費電力モード時の内部クロック５８の周波数は、通
常モード時の１／８となる。
【００４０】次に、このＰＬＬ回路の試験の方法を説明
するため、Ｎ＝４、Ｍ＝３、分周器がライジングエッジ
で動作する場合について、図１の各ブロックの出力信号
のタイミング波形を図２に示す。
するため、Ｎ＝４、Ｍ＝３、分周器がライジングエッジ
で動作する場合について、図１の各ブロックの出力信号
のタイミング波形を図２に示す。
【００４１】まず、入力クロック１０は、１逓倍の時と
同じパターンを供給する。位相比較器２２には、入力セ
レクタ制御信号１８に従って入力クロック１０を１６分
周したクロックと、分周器セレクタ制御信号６０に従っ
て内部基本クロック３２を１６分周したクロックが入力
される。フィードバックループは入力クロック１０を１
６分周したクロックと内部基本クロック３２を１６分周
したクロックの位相差をなくすように動作するので、入
力セレクタ１８の出力信号２０と１６分周器４０の出力
信号４８の位相は同じになり（図２（Ｂ）と図２（Ｄ）
参照）、入力クロック１０と内部基本クロック３２の位
相も同じになる（図２（Ａ）と図２（Ｃ）参照）。
同じパターンを供給する。位相比較器２２には、入力セ
レクタ制御信号１８に従って入力クロック１０を１６分
周したクロックと、分周器セレクタ制御信号６０に従っ
て内部基本クロック３２を１６分周したクロックが入力
される。フィードバックループは入力クロック１０を１
６分周したクロックと内部基本クロック３２を１６分周
したクロックの位相差をなくすように動作するので、入
力セレクタ１８の出力信号２０と１６分周器４０の出力
信号４８の位相は同じになり（図２（Ｂ）と図２（Ｄ）
参照）、入力クロック１０と内部基本クロック３２の位
相も同じになる（図２（Ａ）と図２（Ｃ）参照）。
【００４２】８分周器３８の出力信号４６（図２（Ｅ）
参照）の位相は、１６分周器４０の出力信号４８がトグ
ルする時に立ち上がりとなる１通りである。
参照）の位相は、１６分周器４０の出力信号４８がトグ
ルする時に立ち上がりとなる１通りである。
【００４３】同様に、４分周器３６の出力信号４４（図
２（Ｆ）参照）の位相も、８分周器３８の出力信号４６
がトグルする時に立ち上がりとなる１通り、２分周器３
４の出力信号４２（図２（Ｇ）参照）の位相も、４分周
器３６の出力信号４４がトグルする時に立ち上がりとな
る１通り、及び内部基本クロック３２の位相も、２分周
器３４の出力信号４２がトグルする時に立ち上がりとな
る１通りとなる。
２（Ｆ）参照）の位相も、８分周器３８の出力信号４６
がトグルする時に立ち上がりとなる１通り、２分周器３
４の出力信号４２（図２（Ｇ）参照）の位相も、４分周
器３６の出力信号４４がトグルする時に立ち上がりとな
る１通り、及び内部基本クロック３２の位相も、２分周
器３４の出力信号４２がトグルする時に立ち上がりとな
る１通りとなる。
【００４４】このように、本実施例においては、１６分
周器の出力信号で位相を合わせることによって、各分周
器の出力信号の位相を、常に、１通りにすることができ
る。
周器の出力信号で位相を合わせることによって、各分周
器の出力信号の位相を、常に、１通りにすることができ
る。
【００４５】この状態になるまで十分時間をとった上
で、低消費電力モードにする。内部クロックセレクタ５
４は、内部クロックセレクタ制御信号５６に従って、８
分周器３８の出力信号４６を内部クロック５８として出
力する。
で、低消費電力モードにする。内部クロックセレクタ５
４は、内部クロックセレクタ制御信号５６に従って、８
分周器３８の出力信号４６を内部クロック５８として出
力する。
【００４６】８分周器の出力信号の位相は常に１通りな
ので内部クロックの位相も常に１通りとなり、試験装置
での試験時に良品も不良品と判断することはなくなる。
ので内部クロックの位相も常に１通りとなり、試験装置
での試験時に良品も不良品と判断することはなくなる。
【００４７】さらに、試験装置からは１逓倍として動作
させるので、テストパターンは１行で記述でき、複数行
のループを使用しないので、ループ使用による試験周波
数の低下を回避できる。
させるので、テストパターンは１行で記述でき、複数行
のループを使用しないので、ループ使用による試験周波
数の低下を回避できる。
【００４８】［実施例２］次に、本発明の第２の実施例
について図面を参照して説明する。図３は、本発明の第
２の実施例の構成をブロック図にて示したものである。
について図面を参照して説明する。図３は、本発明の第
２の実施例の構成をブロック図にて示したものである。
【００４９】図３を参照すると、入力クロック１０は、
入力セレクタ１６及びａ×２のＸ乗分周器６２に入力さ
れる。ここで、Ｘは正の整数である。
入力セレクタ１６及びａ×２のＸ乗分周器６２に入力さ
れる。ここで、Ｘは正の整数である。
【００５０】入力セレクタ１６は、入力クロック１０及
び入力クロック１０をａ×２のＸ乗分周するａ×２のＸ
乗分周器６２の出力信号６４を入力し、入力セレクタ制
御信号１８に従って、試験時には、ａ×２のＸ乗分周器
６２の出力信号６４を、試験時以外は、入力クロック１
０を入力セレクタ出力信号２０として位相比較器２２へ
供給する。
び入力クロック１０をａ×２のＸ乗分周するａ×２のＸ
乗分周器６２の出力信号６４を入力し、入力セレクタ制
御信号１８に従って、試験時には、ａ×２のＸ乗分周器
６２の出力信号６４を、試験時以外は、入力クロック１
０を入力セレクタ出力信号２０として位相比較器２２へ
供給する。
【００５１】位相比較器２２は、入力セレクタ出力信号
２０と分周器セレクタ５０の出力信号５２の位相差に比
例する位相差分信号２４を出力する。フィルタ２６は、
位相差分信号２４を入力し、入力セレクタ出力信号２０
と分周器セレクタ５０の出力信号５２の位相差に比例す
る電圧信号２８を出力する。ＶＣＯ３０は、電圧信号２
８を入力し、電圧信号２８の電圧と比例する周波数を有
する内部基本クロック３２を生成する。内部基本クロッ
ク３２は、内部クロックセレクタ５４、分周器セレクタ
５０、ａ分周器６６、ｂ分周器６８、ａ×２のＸ乗分周
器７０及びｃ分周器７２に供給される。
２０と分周器セレクタ５０の出力信号５２の位相差に比
例する位相差分信号２４を出力する。フィルタ２６は、
位相差分信号２４を入力し、入力セレクタ出力信号２０
と分周器セレクタ５０の出力信号５２の位相差に比例す
る電圧信号２８を出力する。ＶＣＯ３０は、電圧信号２
８を入力し、電圧信号２８の電圧と比例する周波数を有
する内部基本クロック３２を生成する。内部基本クロッ
ク３２は、内部クロックセレクタ５４、分周器セレクタ
５０、ａ分周器６６、ｂ分周器６８、ａ×２のＸ乗分周
器７０及びｃ分周器７２に供給される。
【００５２】分周器セレクタ５０は、内部基本クロック
３２、内部基本クロック３２をａ分周するａ分周器６６
の出力信号７４、内部基本クロック３２をｂ分周するｂ
分周器６８の出力信号７６、内部基本クロック３２をａ
×２のＸ乗分周するａ×２のＣ乗分周器７０の出力信号
７８、及び内部基本クロック３２をｃ分周するｃ分周器
７２の出力信号８０を入力し、分周器セレクタ制御信号
６０に従って、試験時以外には、逓倍率に対応する分周
比の分周器の出力信号を選択し、試験時には、ａ×２の
Ｘ乗分周器７０の出力信号７８を選択し、位相比較器２
２への出力信号５２を出力する。
３２、内部基本クロック３２をａ分周するａ分周器６６
の出力信号７４、内部基本クロック３２をｂ分周するｂ
分周器６８の出力信号７６、内部基本クロック３２をａ
×２のＸ乗分周するａ×２のＣ乗分周器７０の出力信号
７８、及び内部基本クロック３２をｃ分周するｃ分周器
７２の出力信号８０を入力し、分周器セレクタ制御信号
６０に従って、試験時以外には、逓倍率に対応する分周
比の分周器の出力信号を選択し、試験時には、ａ×２の
Ｘ乗分周器７０の出力信号７８を選択し、位相比較器２
２への出力信号５２を出力する。
【００５３】内部クロックセレクタ５４は、内部基本ク
ロック３２及びａ分周器６６の出力信号７４を入力し、
内部クロックセレクタ制御信号５６に従って、低消費電
力モード時以外には、内部基本クロック３２を、低消費
電力モード時には、ａ分周器６６の出力信号７４を選択
し、内部クロック５８を出力する。
ロック３２及びａ分周器６６の出力信号７４を入力し、
内部クロックセレクタ制御信号５６に従って、低消費電
力モード時以外には、内部基本クロック３２を、低消費
電力モード時には、ａ分周器６６の出力信号７４を選択
し、内部クロック５８を出力する。
【００５４】図４は、図３に示したブロック図におい
て、ａ＝３、ｂ＝５、ｃ＝７、Ｘ＝１の時の各分周器の
出力信号のタイミング波形を示したものである。
て、ａ＝３、ｂ＝５、ｃ＝７、Ｘ＝１の時の各分周器の
出力信号のタイミング波形を示したものである。
【００５５】６（＝３×２1）分周器７０の出力信号７
８の立ち上がり時における、３分周器６６の出力信号７
４の位相は立ち上がりの１通りである。したがって、入
力クロック１０を６分周したクロックと、内部基本クロ
ック３２を６分周したクロックの位相を合わせれば、低
消費電力モード時の内部クロックの位相は１通りにな
る。この実施例では、ＰＬＬの逓倍率を自由に設定でき
る。
８の立ち上がり時における、３分周器６６の出力信号７
４の位相は立ち上がりの１通りである。したがって、入
力クロック１０を６分周したクロックと、内部基本クロ
ック３２を６分周したクロックの位相を合わせれば、低
消費電力モード時の内部クロックの位相は１通りにな
る。この実施例では、ＰＬＬの逓倍率を自由に設定でき
る。
【００５６】本発明の第２の実施例は、第１の実施例の
作用効果に加えて、ＰＬＬの逓倍率を自由に設定できる
という利点も有する。
作用効果に加えて、ＰＬＬの逓倍率を自由に設定できる
という利点も有する。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００５８】（１）本発明の第１の効果は、低消費電力
モード時の内部クロックの位相が１通りとなるため、試
験装置による試験において、良品を不良品と誤判断する
ことをなくし、試験の精度を向上する、ということであ
る。
モード時の内部クロックの位相が１通りとなるため、試
験装置による試験において、良品を不良品と誤判断する
ことをなくし、試験の精度を向上する、ということであ
る。
【００５９】その理由は、本発明においては、低消費電
力モード時に選択される分周器の分周比の２のＸ乗倍
（Ｘは正の整数）の分周比の分周器の出力信号で位相を
合わせることにより、低消費電力モード時に選択される
分周器の出力信号の位相を１通りにできるようにした、
ことによる。
力モード時に選択される分周器の分周比の２のＸ乗倍
（Ｘは正の整数）の分周比の分周器の出力信号で位相を
合わせることにより、低消費電力モード時に選択される
分周器の出力信号の位相を１通りにできるようにした、
ことによる。
【００６０】（２）本発明の第２の効果は、テストパタ
ーンの複数行ループによる試験装置の試験周波数の低下
を回避できるため、演算装置の試験周波数の低下を回避
できる、ということである。
ーンの複数行ループによる試験装置の試験周波数の低下
を回避できるため、演算装置の試験周波数の低下を回避
できる、ということである。
【００６１】その理由は、入力クロックを分周する回路
をＰＬＬ回路自体に持たせ、試験装置からは１逓倍とし
て動作させることで、テストパターン上の入力クロック
は１行で記述できるようにした、ことによる。
をＰＬＬ回路自体に持たせ、試験装置からは１逓倍とし
て動作させることで、テストパターン上の入力クロック
は１行で記述できるようにした、ことによる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第１の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】本発明の第２の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図５】従来技術の構成を示すブロック図である。
【図６】従来技術の動作を説明するためのタイミング図
である。
である。
１０ 入力クロック １２、４０ ２のＮ乗分周器 １４ ２のＮ乗分周器１２の出力信号 １６ 入力セレクタ １８ 入力セレクタ制御信号 ２０ 入力セレクタ出力信号 ２２ 位相比較器 ２４ 位相差分信号 ２６ フィルタ ２８ 電圧信号 ３０ 電圧制御発振器（ＶＣＯ） ３２ 内部基本クロック ３４ ２分周器 ３６ ２の２乗分周器 ３８ ２のＭ乗分周器 ４２ ２分周器３４の出力信号 ４４ ２の２乗分周器３６の出力信号 ４６ ２のＭ乗分周器３８の出力信号 ４８ ２のＮ乗分周器４０の出力信号 ５０ 分周器セレクタ ５２ 分周器セレクタ５０の出力信号 ５４ 内部クロックセレクタ ５６ 内部クロックセレクタ制御信号 ５８ 内部クロック ６０ 分周器セレクタ制御信号 ６２、７０ ａ×２のＸ乗分周器 ６４ ａ×２のＸ乗分周器６２の出力信号 ６６ ａ分周器 ６８ ｂ分周器 ７２ ｃ分周器 ７４ ａ分周器６６の出力信号 ７６ ｂ分周器６８の出力信号 ７８ ａ×２のＸ乗分周器７０の出力信号 ８０ ｃ分周器８０の出力信号
Claims (7)
- 【請求項１】入力信号と基準信号との位相差を比較出力
する位相比較器と、 前記位相比較器の出力を濾波するフィルタと、 前記フィルタの出力を入力とする電圧制御発振器と、 前記電圧制御発振器の出力信号を共通に入力し、互いに
異なった分周比で分周する複数の分周器からなる分周器
群の一つを選択して前記位相比較器に前記基準信号とし
て供給するＰＬＬ回路において、 試験時に、前記入力信号を分周器を介して分周した信号
を前記位相比較器に供給する手段と、 試験時に前記分周器群のうち、前記入力信号を分周する
前記分周器の分周比と同じ分周比の分周器を選択してそ
の出力信号を、前記位相比較器に基準信号として供給す
る手段と、 を備えたことを特徴とするＰＬＬ回路。 - 【請求項２】試験時に、低消費電力モード時において前
記分周器群の中から選択される分周器の分周比の所定倍
の分周比で分周した入力信号と、前記電圧制御発振器の
出力信号を前記所定倍の分周比で分周した出力信号と、
の位相を比較する、ことを特徴とする請求項１記載のＰ
ＬＬ回路。 - 【請求項３】入力信号と基準信号とを入力し位相差を比
較出力する位相比較器と、 前記位相比較器の出力を入力とするフィルタと、 前記フィルタの出力を入力とする電圧制御発振器と、 前記電圧制御発振器の出力信号を分周する複数の分周器
からなる分周器群の一を選択して前記位相比較器に前記
基準信号として入力するＰＬＬ回路において、 前記入力信号と前記入力信号を分周器で分周した信号の
いずれかを選択するセレクタと、前記セレクタの出力を
入力信号として前記位相比較器に供給する手段と、 を備えたＰＬＬ回路の試験方法において、 試験時に、前記セレクタにて前記入力信号を分周した信
号を前記位相比較器に供給し、前記分周器群のうち、前
記入力信号を分周する分周器の分周比と同じ分周比の分
周器の出力信号を、基準信号として前記位相比較器に供
給する、ことを特徴とするＰＬＬ回路の試験方法。 - 【請求項４】内部基本クロックを分周する複数の分周器
と、 該複数の分周器の出力のうち１つを選択する分周器セレ
クタと、 基準クロックと前記分周器セレクタの出力の位相比較を
行う位相比較器と、 を備えてなるＰＬＬ回路を含み、 該ＰＬＬ回路で生成された前記内部基本クロックを動作
クロックとする通常動作モードと、 前記内部基本クロックを第１の分周器により分周したク
ロックを動作クロックとすることで、通常動作モード時
よりも、低い動作周波数で動作するモード（「低消費電
力モード」という）を有する演算装置において、 入力クロックを分周する第２の分周器と、 前記入力クロックと前記第２の分周器の出力のいずれか
を選択し、前記基準クロックとして出力する入力セレク
タと、 を有し、 前記低消費電力モードの試験の時には、前記入力クロッ
クを前記第２の分周器により分周したクロックと、前記
内部基本クロックを前記複数の分周器のうちの、第３の
分周器により分周したクロックの位相比較を行う、 ことを特徴とする低消費電力モード用ＰＬＬ回路。 - 【請求項５】前記低消費電力モードの試験の時には、前
記第２の分周器と前記第３の分周器の分周比は、前記第
１の分周器の分周比の２のＸ乗倍（Ｘは正の整数）とす
ることを特徴とする請求項１記載の低消費電力モード用
ＰＬＬ回路。 - 【請求項６】前記低消費電力モードの試験時は、前記位
相比較器へ入力する基準クロックとして前記第２の分周
器の出力を用いることを特徴とする請求項１記載の低消
費電力モード用ＰＬＬ回路。 - 【請求項７】前記低消費電力モードの試験時は、試験装
置から１逓倍時の入力クロックを入力することを特徴と
する請求項１記載の低消費電力モード用ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233595A JP2980034B2 (ja) | 1996-08-15 | 1996-08-15 | 低消費電力モード用ｐｌｌ回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233595A JP2980034B2 (ja) | 1996-08-15 | 1996-08-15 | 低消費電力モード用ｐｌｌ回路及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065526A true JPH1065526A (ja) | 1998-03-06 |
| JP2980034B2 JP2980034B2 (ja) | 1999-11-22 |
Family
ID=16957529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233595A Expired - Lifetime JP2980034B2 (ja) | 1996-08-15 | 1996-08-15 | 低消費電力モード用ｐｌｌ回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980034B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| US7843239B2 (en) | 2008-01-02 | 2010-11-30 | Samsung Electronics Co., Ltd. | Dividing circuit and phase locked loop using the same |
| JP2011519252A (ja) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 |
-
1996
- 1996-08-15 JP JP8233595A patent/JP2980034B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| US7843239B2 (en) | 2008-01-02 | 2010-11-30 | Samsung Electronics Co., Ltd. | Dividing circuit and phase locked loop using the same |
| JP2011519252A (ja) * | 2008-04-29 | 2011-06-30 | クゥアルコム・インコーポレイテッド | デジタル位相ロックループ（ｄｐｌｌ）における電力消費を制御するシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2980034B2 (ja) | 1999-11-22 |
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