JPH082624Y2 - 試験装置 - Google Patents
試験装置Info
- Publication number
- JPH082624Y2 JPH082624Y2 JP11135288U JP11135288U JPH082624Y2 JP H082624 Y2 JPH082624 Y2 JP H082624Y2 JP 11135288 U JP11135288 U JP 11135288U JP 11135288 U JP11135288 U JP 11135288U JP H082624 Y2 JPH082624 Y2 JP H082624Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pll
- frequency
- voltage
- pll circuit
- Prior art date
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- Expired - Lifetime
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はマイクロコンピュータ（以下マイコンと言
う）で制御されたPLL回路を内蔵したLSIの試験装置に関
し、特にPLL回路動作の電気的特性試験装置に関する。
う）で制御されたPLL回路を内蔵したLSIの試験装置に関
し、特にPLL回路動作の電気的特性試験装置に関する。
従来、この種のPLL回路の電気的特性はPLL回路を構成
する一部分のみ第３図に示す様な試験回路で測定してい
た。PLL回路を内蔵した1LSIの高周波入力端子Ａに信号
発生器６を接続して入力信号周波数in（100MHz前後）
を印加し、分周回路1aの出力信号端子Ｂに周波数カウン
タ４を接続して分周比（1/N）となる周波数（in/N）
を測定していた。例えばin＝150MHzとし、Ｎ＝6000に
設定した場合のin/N＝150MHz/6000＝25KHzを周波数カ
ウンタ４で測定していた。
する一部分のみ第３図に示す様な試験回路で測定してい
た。PLL回路を内蔵した1LSIの高周波入力端子Ａに信号
発生器６を接続して入力信号周波数in（100MHz前後）
を印加し、分周回路1aの出力信号端子Ｂに周波数カウン
タ４を接続して分周比（1/N）となる周波数（in/N）
を測定していた。例えばin＝150MHzとし、Ｎ＝6000に
設定した場合のin/N＝150MHz/6000＝25KHzを周波数カ
ウンタ４で測定していた。
上述した従来の試験回路はPLL回路のループを構成し
ないで分周回路1aのみの電気的特性（入力信号レベルの
応答特性と分周比）を測定する方法であった。つまり、
７からの信号出力レベルV0と信号周波数inを予じめ設
定しておいてから分周回路1aの出力信号周波数in/Nを
測定し、1aの動作が正常か否かを判断していた。
ないで分周回路1aのみの電気的特性（入力信号レベルの
応答特性と分周比）を測定する方法であった。つまり、
７からの信号出力レベルV0と信号周波数inを予じめ設
定しておいてから分周回路1aの出力信号周波数in/Nを
測定し、1aの動作が正常か否かを判断していた。
この方法はPLL回路ループ構成（負帰還型制御回路の
構成）要素の一部分のみの測定である為に、PLL回路全
体の動作特性試験を実現できない欠点がある。
構成）要素の一部分のみの測定である為に、PLL回路全
体の動作特性試験を実現できない欠点がある。
本考案の試験回路は、第１の分周回路、位相検出回路
1b、位相反転型アンプ、ローパスフィルタ、および電圧
制御型発振器（VCO）で構成されたPLLループ回路と、基
準周波数ｒを設定する第２分周回路とを有している。
例えば、予じめ第１および第２の分周比をそれぞれＮ＝
6000、ｎ＝180に設定しておき、ｒ＝o/n＝4.5MHz/1
80＝25KHzを基準としてin/6000＝25KHzを満足すべ
く、PLL回路が動作してVCOの発振周波数はin＝6000×
25KHz＝150MHzとなる。このPLL回路のループ動作が正常
であるか否かの確認を周波数カウンタによるin/N＝25
KHzと電圧計によるVCO制御電圧との２項目で行なう手段
を有している。
1b、位相反転型アンプ、ローパスフィルタ、および電圧
制御型発振器（VCO）で構成されたPLLループ回路と、基
準周波数ｒを設定する第２分周回路とを有している。
例えば、予じめ第１および第２の分周比をそれぞれＮ＝
6000、ｎ＝180に設定しておき、ｒ＝o/n＝4.5MHz/1
80＝25KHzを基準としてin/6000＝25KHzを満足すべ
く、PLL回路が動作してVCOの発振周波数はin＝6000×
25KHz＝150MHzとなる。このPLL回路のループ動作が正常
であるか否かの確認を周波数カウンタによるin/N＝25
KHzと電圧計によるVCO制御電圧との２項目で行なう手段
を有している。
次に、本考案について図面を参照して説明する。
第１図は本考案の一実施例を示すブロックダイアグラ
ムであり、第２図の（イ）は第１図のVCO3の制御電圧vt
とinの入出力特性図を（ロ）はVCO3の出力レベルV0と
inの出力特性図を示すものであり、（イ）、（ロ）に
記入された数値は規格例を示すものである。1aは高周波
入力端子Ａに印加される信号周波数inをin/Nに分周
する機能を備え1b及び出力端子Ｂへ接続されている。又
1cは1aと同様にo/nに分周する機能を備え、1bへの基
準周波数ｒを設定して1bへ接続される。従ってPLL回
路のループ動作は周波数in/N＝ｒとなる様に、1bの
位相誤差出力φｅを出力端子Ｃから２を介して３の制御
電圧vtに変換し、３の出力信号周波数inを制御する。
第１図の点線で示す様なＮ・Ｆ・Ｂ型ループ動作であ
る。
ムであり、第２図の（イ）は第１図のVCO3の制御電圧vt
とinの入出力特性図を（ロ）はVCO3の出力レベルV0と
inの出力特性図を示すものであり、（イ）、（ロ）に
記入された数値は規格例を示すものである。1aは高周波
入力端子Ａに印加される信号周波数inをin/Nに分周
する機能を備え1b及び出力端子Ｂへ接続されている。又
1cは1aと同様にo/nに分周する機能を備え、1bへの基
準周波数ｒを設定して1bへ接続される。従ってPLL回
路のループ動作は周波数in/N＝ｒとなる様に、1bの
位相誤差出力φｅを出力端子Ｃから２を介して３の制御
電圧vtに変換し、３の出力信号周波数inを制御する。
第１図の点線で示す様なＮ・Ｆ・Ｂ型ループ動作であ
る。
本考案は上述の動作状態におけるvtを電圧計５で測定
し、且つ、端子Ｂの出力信号周波数in/Nを測定して、
両測定値の良否判定を行なう試験装置を提供するもので
ある。
し、且つ、端子Ｂの出力信号周波数in/Nを測定して、
両測定値の良否判定を行なう試験装置を提供するもので
ある。
以上説明したように、本考案はPLL回路のループ動作
状態に於けるVCOの制御電圧vtとVCO出力信号周波数in
を間接的（in/N）に測定することにより、PLL回路の
構成要素1a,1b,1c各々の電気的特性を測定しないで、PL
L回路の動作確認が行なえる。従って、１回の測定回数
でもってPLL回路全体の良否判定を行なえ、測定時間の
短縮効果を得られる。
状態に於けるVCOの制御電圧vtとVCO出力信号周波数in
を間接的（in/N）に測定することにより、PLL回路の
構成要素1a,1b,1c各々の電気的特性を測定しないで、PL
L回路の動作確認が行なえる。従って、１回の測定回数
でもってPLL回路全体の良否判定を行なえ、測定時間の
短縮効果を得られる。
又、VCOを採用する事に依り、従来の試験回路より比
較的、実装状態（チューナ等の装置）に近い試験回路を
実現できる効果がある。
較的、実装状態（チューナ等の装置）に近い試験回路を
実現できる効果がある。
第１図は本考案の一実施例を示す電気的機能ブロック
図、第２図は第１図のVCOの入出力特性図、第３図は従
来の試験装置の機能ブロック図である。 １……マイコンで制御されるPLL回路を内蔵したLSI、1
a,1c……マイコンで制御される分周回路、1b……２つの
信号（in/Nとｒ）の位相差を検出する検波回路、２
……位相反転型の電圧増巾器（アンプ）、３……電圧制
御型の発振器、４……周波数カウンタ、５……電圧計、
６……PLL回路の良否判定を行なう装置、７……高周波
信号の発生器。
図、第２図は第１図のVCOの入出力特性図、第３図は従
来の試験装置の機能ブロック図である。 １……マイコンで制御されるPLL回路を内蔵したLSI、1
a,1c……マイコンで制御される分周回路、1b……２つの
信号（in/Nとｒ）の位相差を検出する検波回路、２
……位相反転型の電圧増巾器（アンプ）、３……電圧制
御型の発振器、４……周波数カウンタ、５……電圧計、
６……PLL回路の良否判定を行なう装置、７……高周波
信号の発生器。
Claims (1)
- 【請求項１】マイクロコンピュータで制御されるPLL回
路の構成要素の一部である分周回路および位相検出回路
を内蔵したLSIの試験装置において、前記LSI外部のPLL
構成要素の位相反転型アンプと電圧制御型発振器と、前
記電圧制御型発振器の制御電圧を読み取る手段と、前記
分周回路の出力周波数を読み取る手段と前記両読み取り
手段の読み取り値を入力とする判定装置とを備え、前記
PLL構成要素を負帰還ループ接続してPLL動作状態にし、
PLL回路の良否判定を行うことを特徴とする試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135288U JPH082624Y2 (ja) | 1988-08-24 | 1988-08-24 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135288U JPH082624Y2 (ja) | 1988-08-24 | 1988-08-24 | 試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0232078U JPH0232078U (ja) | 1990-02-28 |
| JPH082624Y2 true JPH082624Y2 (ja) | 1996-01-29 |
Family
ID=31349319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11135288U Expired - Lifetime JPH082624Y2 (ja) | 1988-08-24 | 1988-08-24 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082624Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400129B1 (en) * | 1999-02-16 | 2002-06-04 | Advantest Corporation | Apparatus for and method of detecting a delay fault in a phase-locked loop circuit |
| JP4567974B2 (ja) * | 2002-01-18 | 2010-10-27 | 株式会社アドバンテスト | 試験装置 |
-
1988
- 1988-08-24 JP JP11135288U patent/JPH082624Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232078U (ja) | 1990-02-28 |
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