KR20140020971A - 테스트 장비 교정 - Google Patents

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KR20140020971A
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브래들리 에이 필립스
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테라다인 인코퍼레이티드
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    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

Abstract

테스트 장비 교정은: 상기 테스트 장비에서 제 1 그룹의 채널들의 타이밍을 정렬하는 단계; 상기 테스트 장비에서 제 2 그룹의 채널들의 타이밍을 정렬하는 단계로서, 상기 제 2 그룹의 채널들은 상기 제 1 그룹의 채널들과 상이한 단계; 제 1 채널과 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 단계로서, 상기 제 1 채널은 상기 제 1 그룹의 채널들로부터의 것이고 상기 제 2 채널은 상기 제 2 그룹의 채널들로부터의 것인 단계; 및 상기 오정렬에 대해, 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널들을 보상하는 단계;를 포함한다.

Description

테스트 장비 교정{TEST EQUIPMENT CALIBRATION}
본 특허 출원은 일반적으로 교정 시스템에 관한 것이다.
디지털 자동 테스트 장비(ATE)는 엄격한 타이밍 정확도, 저 비용, 및 고 채널 밀도를 포함하는 다양한 상충되는 목표에 직면한다. 교정은 타이밍 정확도를 포함하는 이러한 ATE의 성능에 영향을 줄 수 있다.
ATE에서, 타이밍 정확도는 미리 정해진 제약조건을 만족시키는 피시험장치(DUT)로의 신호 적용을 가리킨다. 예를 들면, 신호의 상승부 에지(rising edge)가 DUT를 정확하게 테스트하기 위해 정해진 DICE시간-프레임내에서 DUT에 도달할 필요가 있을 수 있다. DUT의 동작 속도가 증가하면서, 일반적으로 테스트 동안 신호 시간 변화에 대해 더 적은 허용오차(tolerance)가 있기 때문에, 타이밍 정확도는 보다 중요하게 된다.
ATE의 타이밍 정확도는 자신의 하드웨어와 그리고 ATE를 교정하는데에 사용되는 기술에 의해 정해진다. 특정한 ATE에 대해, 상이한 교정 방법이 상이한 타이밍 정확도를 제공할 수 있다. 따라서, 적절한 교정은 자주 ATE 하드웨어를 업그레이드하는 실질적인 비용없이 타이밍 정확도를 개선하는 하나의 방식이다.
일부 ATE가 채널-투-채널 타이밍 정렬을 수행하기 위해 온-보드 교정 매트릭스를 이용한다. 이러한 교정 매트릭스(10)의 예시가 도 1에 도시된다. 여기서, 교정 매트릭스(10)를 통해 이루어진 측정은 채널-투-채널 타이밍 오프셋 정보를 제공하고, 이는 개별 ATE 채널을 교정하기 위해 사용될 수 있다. 외부 장비를 사용하는 교정을 위한 대안의 접근 방식이 도 2에 도시된다. 여기서, 프로빙 로봇(14)과 함께 외부 오실로스코프(12)가 직접 각각의 ATE 채널의 타이밍 오프셋을 측정한다. 이러한 정보는 개별 ATE 채널을 교정하는데에 사용될 수 있다.
도 1 및 2에 도시된 접근 방식은 장단점을 가진다.
본 특허 출원은 테스트 장비의 교정을 위한 방법 및 장치를 기술한다.
하나의 예시에서, 테스트 장비를 교정하는 방법은: 테스트 장비에서 제 1 그룹의 채널의 타이밍을 정렬하는 단계; 상기 테스트 장비에서 제 2 그룹의 채널의 타이밍을 정렬하는 단계로서, 상기 제 2 그룹의 채널은 상기 제 1 그룹의 채널과는 상이한 단계; 제 1 채널과 제 2 채널 사이의 타이밍에서의 오정렬(misalignment)을 판정하는 단계로서, 상기 제 1 채널은 상기 제 1 그룹의 채널로부터의 것이고, 상기 제 2 채널은 상기 제 2 그룹의 채널로부터의 것인 단계; 및 상기 오정렬에 대해, 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널을 보상하는 단계;를 포함한다. 상기 예시는 하기의 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.
각각의 채널은 상기 테스트 장비에 연결된 장치로 신호를 출력하기 위한 드라이버, 및 상기 테스트 장비에 연결된 장치로부터 신호를 수신하기 위한 비교기를 포함한다. 일 그룹의 채널의 타이밍 정렬 단계는: 상기 채널의 드라이버와 연관된 제 1 지연을 판정하는 단계; 상기 채널의 비교기와 연관된 제 2 지연을 판정하는 단계; 및 상기 제 1 지연 및 상기 제 2 지연을 보상하는 단계;를 포함하고, 상기 그룹의 채널은 상기 제 1 그룹 또는 상기 제 2 그룹이다.
상기 제 1 지연을 판정하는 단계 및 상기 제 2 지연을 판정하는 단계는 상기 제 1 지연, 상기 제 2 지연, 및 상기 채널의 측정된 비교기 타이밍을 연관시키는 선형 방정식 세트를 풀이하기 위한 명령어를 실행하는 단계를 포함한다. 상기 제 1 지연을 판정하는 단계 및 상기 제 2 지연을 판정하는 단계는 디세이블된 채널의 상기 제 1 지연 및 제 2 지연, 및 이네이블된 채널의 측정된 비교기 타이밍을 연관시키는 상기 선형 방정식의 세트를 가지고, 상기 그룹에서의 다수의 채널을 이네이블하지만 상기 그룹에서의 나머지 채널을 디세이블하는 단계를 포함한다. 충분한 수의 방정식을 생성하도록 상기 그룹에서의 채널을 통해 순환하기 위한 채널의 수가 선택될 수 있다. 교정의 일부로서, 상기 그룹의 채널에서의 채널이 전기적으로 연결될 수 있다.
상기 제 1 지연 및 상기 제 2 지연을 보상하는 단계는 상기 제 1 및 제 2 지연을 보상하는 지연을 상기 채널로 프로그래밍하는 단계를 포함한다. 상기 제 1 채널과 상기 제 2 채널 사이에서의 타이밍에서의 오정렬을 판정하는 단계는 로봇 교정 장치를 이용하여 자동으로 수행될 수 있다. 상기 제 1 채널과 상기 제 2 채널 사이에서의 타이밍에서의 오정렬을 판정하는 단계는 장치 인터페이스 보드(DIB)를 이용하여 수행될 수 있고, 상기 DIB는 상기 제 1 채널과 상기 제 2 채널을 단락시킨다(shorting). 상기 오정렬은 상기 제 1 채널과 상기 제 2 채널 사이의 관계식을 이용하여 판정된 선형 방정식의 세트를 풀어냄으로써 판정될 수 있다.
또다른 예시에서, 채널 교정용 시스템은: (ⅰ) 테스트 설비의 대응하는 채널에 대한 인터페이스, 및 (ⅱ) 상기 인터페이스와 단락 포인트(shorting point) 사이로 펼쳐져있는 회로 경로를 구비하는 장치 인터페이스 보드(DIB)를 구비하고, 여기서 상기 회로 경로는 제 1 단락 포인트로 제 1 그룹의 채널을 전기적으로 연결하고 제 2 단락 포인트로 제 2 그룹의 채널을 전기적으로 연결하며, 상기 제 2 그룹의 채널은 상기 제 1 그룹의 채널과 상이하다. 상기 시스템은 또한 제 1 채널과 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 데에 사용하는 장치로서, 상기 제 1 채널은 상기 제 1 그룹의 채널로부터의 것이고, 상기 제 2 채널은 상기 제 2 그룹의 채널로부터의 것인 상기 장치; 및 (ⅰ) 테스트 장비에서 상기 제 1 그룹의 채널의 타이밍을 정렬시키고, (ⅱ) 상기 테스트 장비에서 상기 제 2 그룹의 채널의 타이밍을 정렬시키고, 및 (ⅲ) 상기 오정렬에 대해, 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널을 보상하도록 프로그래밍된 컴퓨팅 장치;를 포함한다. 이러한 예시는 하기의 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.
각 채널은 테스트 장비에 연결된 장치로 신호를 출력하기 위한 드라이버, 및 상기 테스트 장비에 연결된 상기 장치로부터의 신호를 수신하는 비교기를 포함할 수 있다. 일 그룹의 채널을 정렬하는 단계는: 상기 채널의 드라이버에 연관된 제 1 지연을 판정하는 단계; 상기 채널의 비교기에 연관된 제 2 지연을 판정하는 단계; 및 상기 제 1 지연과 상기 제 2 지연을 보상하는 단계;를 포함하고, 상기 그룹의 채널은 상기 제 1 그룹이거나 상기 제 2 그룹이다.
상기 제 1 지연을 판정하는 단계 및 상기 제 2 지연을 판정하는 단계는 상기 제 1 지연, 상기 제 2 지연, 및 채널들의 측정된 비교기 타이밍을 연관시키는 선형 방정식의 세트를 풀이하는 단계를 포함한다. 상기 제 1 지연과 상기 제 2 지연을 보상하는 단계는 상기 제 1 및 제 2 지연을 보상하는 지연을 상기 채널로 프로그래밍하는 단계를 포함한다. 상기 장치는 로봇 교정 장치를 포함한다. 상기 장치는 제 2 DIB를 포함하고, 여기서 상기 제 2 DIB는 상기 제 1 채널과 상기 제 2 채널을 전기적으로 연결시키기 위한 것이고, 상기 컴퓨팅 장치는 상기 제 1 채널과 상기 제 2 채널 사이의 관계식을 이용하여 판정된 선형 방정식의 세트를 풀이함으로써 상기 오정렬을 판정하도록 프로그래밍된다.
또다른 예시에서, 채널을 교정하기 위한 방법이 기술되며, 여기서 채널의 각각은 드라이버 지연과 비교기 지연을 가진다. 상기 방법은: (ⅰ) 상기 채널을 그룹의 채널로 편제(organize)하는 단계로서, 각각의 그룹은 전기적으로 단락 포인트에 연결되는 단계; 및 (ⅱ) 각각의 채널의 그룹에 대해: 다수의 채널을 이네이블하게 하지만 상기 채널의 나머지를 디세이블하게 하는; 디세이블된 채널에서, 이네이블된 채널로 구성된 합성 신호의 타이밍을 측정하는 단계; 각각의 디세이블된 채널에 대해, 비교기 시간이 모든 이네이블된 채널에 대한 드라이버 시간의 평균으로 균등하게 되는 시스템 방정식을 생성하는 단계; 각각의 채널에 대해, 드라이버 지연 및 비교기 지연을 얻기위해 상기 시스템 방정식을 풀이하는 단계; 및 상기 드라이버 지연 및 상기 비교기 지연을 이용하여 각각의 그룹에서의 채널을 교정하는 단계;를 포함한다. 상기 방법은: 각각의 그룹으로부터 채널을 선택하는 단계; 상기 선택된 채널을 정렬시키는 단계; 상기 선택된 채널의 정렬에 기초하여 하나의 그룹으로 모든 채널을 정렬시키는 단계;를 더 포함한다. 이러한 예시는 하기의 특징 중 하나 이상을 단독으로 또는 조합하여 포함한다.
상기 그룹들은 상기 채널을 포함하는 기기에 연결된 장치 인터페이스 보드(DIB) 상의 단락 포인트에 연결될 수 있다. 선택된 채널을 정렬시키는 단계는 로봇 교정 장치와 오실로스코프를 이용하여 상기 선택된 채널의 오정렬을 측정하는 단계를 포함한다. 상기 선택된 채널은 장치 인터페이스 보드(DIB)에 전기적으로 연결된다.
하나의 예시에서, 테스트 장비를 교정하는 장치는: (ⅰ) 상기 테스트 장비에서 제 1 그룹의 채널의 타이밍을 정렬시키는 단계, 및 (ⅱ) 상기 테스트 장비에서 제 2 그룹의 채널의 타이밍을 정렬시키는 단계로서, 상기 제 2 그룹의 채널은 상기 제 1 그룹의 채널과는 상이한 단계,를 위한 제 1 수단; 및 제 1 채널과 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 제 2 수단으로서, 상기 제 1 채널은 상기 제 1 그룹의 채널로부터의 것이고, 상기 제 2 채널은 상기 제 2 그룹의 채널로부터의 것인 제 2 수단;을 포함한다. 상기 제 1 수단은 또한 상기 오정렬에 대해, 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널들을 보상하기 위한 것이다.
본 요약부를 포함하는, 본 특허출원에서 기술된 특징들 중 2개 이상은 본 특허출원에서 특정하여 기술되지 않은 실시예들을 형성하기 위해 조합될 수 있다.
상기의 부분들은 하나 이상의 비임시적인 기계판독가능 저장 매체에 저장되고, 하나 이상의 처리 장치상에서 실행가능한 명령어들로 구성된 컴퓨터 프로그램 제품으로서 구현될 수 있다. 상기의 일부 또는 모두는 하나 이상의 처리 장치들과, 기능을 구현하기 위한 실행가능한 명령어들을 저장하는 메모리를 포함하는 장치, 방법, 또는 시스템으로서 구현될 수 있다.
하나 이상의 예시의 상세는 첨부 도면과 하기의 설명으로 기술된다. 추가적인 특징, 측면 및 이점은 설명, 도면 및 청구범위로부터 명확하게 될 것이다.
도 1은 교정 매트릭스를 이용하여 교정을 수행하는 종래기술 시스템의 블록도이다.
도 2는 로봇 프로브 및 스코프를 이용하여 교정을 수행하는 종래기술 교정 시스템의 블록도이다.
도 3은 장치를 테스트하기 위해 다중 채널들을 포함하는 자동 테스트 장비(ATE)의 블록도이다.
도 4는 8개 채널의 단락된 그룹을 포함하는 장치 인터페이스 보드(DIB)의 블록도이다.
도 5는 고유의 그리고 프로그래밍된 드라이버 진폭 대 지연 시간의 타이밍 다이어그램을 도시하는 그래프를 포함한다.
도 6은 4개 채널의 단락된 그룹을 포함하는 DIB의 블록도이다.
도 7은 로봇 프로브 및 스코프의 도움없이 ATE의 테스트 채널을 교정하기 위해 사용되는 다중 DIB를 도시하는 블록도이다.
반도체 제조업체들은 일반적으로 다양한 생산 스테이지에서 반도체 장치를 테스트한다. 제조하는 동안, 집적회로가 단일 실리콘 웨이퍼 상에서 다량으로 제조된다. 웨이퍼는 다이스라고 하는 개별 집적회로로 커팅된다. 각각의 다이는 프레임으로 로딩되고, 본딩 와이어가 다이를 프레임으로부터 연장된 리드로 연결하도록 부착된다. 로딩된 프레임은 그런다음 완성된 제품을 산출하기 위해 플라스틱 또는 기타 패키징 재료로 인캡슐화된다.
제조업체는 제조 프로세스에서 가능한 일찍 결함이 있는 부품을 검출하고 폐기하는 것에 경제적 동기요인을 가진다. 따라서, 다수의 반도체 제조업체는 웨이퍼가 다이스로 커팅되기 전에 웨이퍼 레벨에서 집적 회로를 테스트한다. 결함있는 회로는 마킹되고, 일반적으로 패키징되기 전에 폐기되어, 결함있는 다이를 패키징하는 비용을 절감한다. 마지막 체크로서, 다수의 제조업체는 각각 그것이 선적되기 전에 제품을 마무리한다.
반도체 부품들의 양을 테스트하기 위해, 제조업체는 일반적으로 자동 테스트 장비("ATE" 또는 "테스터")를 이용한다. 테스트 프로그램에서의 명령어에 응답하여, 테스터는 자동으로 집적 회로에 적용될 입력 신호를 생성하고, 출력 신호를 모니터링한다. 테스터는 피시험 장치(DUT)가 결함이 있는지를 판정하기 위해 예측된 반응으로 출력 신호를 비교한다.
관행적으로, 부품 테스터는 2개의 상이한 부분으로 설계된다. "테스트 헤드"라고 하는, 제 1 부분은 예를 들면 구동 회로, 수용 회로, 및 단락 전기 경로가 효익이 있는 기타 회로와 같은, DUT로 근접하여 배치된 회로를 포함한다. "테스터 바디"라고 하는, 제 2 부분은 케이블을 통해 테스트 헤드로 연결되고, DUT에 근접하지 않은 전자장치를 포함한다.
전용 기계가 장치를 연속하여 테스터로 이동시키고 전기적으로 연결시킨다. "프로버"가 반도체 웨이퍼 레벨에서 장치들을 이동시키기 위해 이용된다. "핸들러"는 패키징 장치 레벨에서 장치들을 이동시키기 위해 이용된다. 테스터에 대해 DUT를 배치시키기 위한 프로버, 핸들러, 및 기타 장치들을 총칭하여 "주변장치"라고 한다. 주변장치들은 일반적으로 테스트를 위해 DUT가 배치되는 위치를 포함한다. 주변장치는 DUT를 테스터 위치로 공급하고, 테스터가 DUT를 테스트하고, 또다른 DUT가 테스트될 수 있도록 주변장치는 DUT를 테스트 위치로부터 멀리 이동시킨다.
ATE는 ATE와 DUT 사이에서 신호가 전송되는 다중 채널을 포함한다. 도 3을 참조하면, 이러한 각 채널(18)은 드라이버(20) 및 비교기(22)를 포함한다. 드라이버는 ATE(26)로부터 DUT(도시되지 않음)로 신호를 전송한다. 비교기는 DUT로부터의 신호를 수신하여, 수신된 신호를 공지된(스트로브) 값과 비교하고, 이러한 비교의 결과를 ATE에 포함된 회로(24)로 전송한다. 채널들 사이의 타이밍 지연은 ATE에 의해 이루어진 측정의 정확도에 영향을 줄 수 있다. 채널들은 이러한 타이밍 지연을 감소시키기 위해 교정될 수 있다. 교정(calibration)은 예를 들면 2개 이상의 채널 사이의 타이밍 차이를 판정하는 단계, 채널의 전송 타이밍을 실질적으로 균등하게 하기 위해 "더 빠르게" 간주되는 지연을 채널들로 프로그래밍하는 단계를 포함한다.
본문에 기술된 교정 프로세스는 개별 그룹의 채널들을 교정하는 단계, 각 그룹으로부터 채널을 선택하는 단계, 이들 선택된 채널들을 교정하는 단계, 및 선택된 채널들의 교정을 매칭시키기 위해 개별 그룹들에서의 채널들을 교정하는 단계를 포함한다. 그룹 내의 채널들은 컴퓨터 및/또는 기타 전자기기를 이용하여 자동으로 교정되고, 그룹들로부터 선택된 채널들은 예를 들면, 프로브 및 오실로스코프("스코프")를 이용하여 적어도 부분적으로 교정된다.
도 4를 참조하면, 예를 들면, 이러한 테스트 장비(예를 들면, ATE) 교정을 위한 프로세스는 하기를 포함한다: 상기 테스트 장비에서의 채널들의 제 1 그룹(28)에서의 채널들의 타이밍을 정렬시키는 단계; 제 2 그룹(30)에서의 채널들을 포함하는, 상기 테스트 장비에서의 채널들의 후속하는 그룹들에서의 채널들의 타이밍을 정렬시키는 단계로서, 채널들의 상기 제 2 그룹은 채널들의 상기 제 1 그룹과 상이한 단계; 제 1 채널(28a)과 제 2 채널(30a)을 포함하는 후속 채널들 사이에서의 타이밍의 오정렬을 판정하는 단계로서, 상기 제 1 채널은 채널들의 상기 제 1 그룹으로부터의 것이고, 상기 제 2 채널은 상기 채널의 제 2 그룹으로부터의 것인 단계; 및 상기 오정렬에 대해 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널들을 보상하는 단계.
예시적인 구현에서, 본문에 기술된 교정 프로세스는 전용 교정 장치 인터페이스 보드(DIB)를 ATE로 장착하는 단계를 포함한다. 일반적으로, DIB는 특정 최종-고객 장치에 대한 테스터 채널들을 인터페이싱하는 커스텀 회로 보드이다. 교정을 위한 연결(예를 들면, 검사(probe)될 수 있는 패드를 바로 통과하여 있는 채널들 사이의 루프백 연결 등)을 제공하지 않고, DUT에 연결되지 않은 전용 교정 DIB가 일반적으로 설계된다. 본 예시에서, DIB는 채널의 그룹들을 함께 단락시키고, 각각의 그룹 내에서의 채널들을 하나의 또다른 것들로 정렬시 사용하는 일련의 측정을 수행한다. 이러한 프로세스를 본문에서는 "단락 교정(shorted calibration)"이라고 한다.
프로브 로봇 및 오실로스코프가 ATE 상의 매 N(N≥1)(예를 들면 8개의) 채널 중 하나의 채널들(예를 들면, 채널(28a, 30a, 등))의 타이밍 오프셋을 판정하기 위해 사용된다. 예를 들면, 프로브 로봇 및 오실로스코프는 신호 전송 시간을 비교함으로써 채널들의 각각의 단락된 그룹 중 하나의 채널의 타이밍 오프셋을 판정하는 데에 사용될 수 있다. 신호 전송 시간에서의 차이는 ATE 상의 채널들에 대한 타이밍 보정을 얻기 위해 이용된다. 이들 타이밍 보정은 더 양질의 채널 타이밍 정렬을 제공하기 위해 다양한 채널들로 도입될 수 있다. 예를 들면, 타이밍 지연이 "더 빠른" 채널에서의 레지스터로 프로그래밍될 수 있다. 단락된 교정 컴포넌트와 로봇 교정 컴포넌트 모두를 포함하는, 이러한 유형의 "하이브리드" 교정은 1/N(예를 들면, 1/8) 만큼의 다수의 채널만이 로봇으로 프로빙되기 때문에 풀 로봇 교정에 비해 시간 절감을 가져올 수 있다.
본문에 제공된 예시에서, 교정 프로세스는 도 3에 도시된, 디지털 테스터 채널의 단순 모델의 관점으로 제시되며, 이는 0의 지연을 가지는 것으로 가정된다. 드라이버는 또한 비교기가 사용되고 있는 동안 50옴을 말단(termination)에 제공한다.
ATE를 교정하기 위해, 모든 채널에 대한 드라이버 지연(di)(32)과 비교기 지연(ci)(34)에 대한 값이 판정되어, 그것들이 프로그래밍 가능한 지연(36, 38)을 이용하여 보정되도록 한다. 이들 값들은 하기에 기술된 바와 같이 단락된 교정을 이용하여 판정된다. 전파 지연은 드라이버의 프로그래밍된 전압 레벨과 비교기로의 입력 변동(swing)에 의해 영항을 받는다는 것에 유의해야한다. 채널의 그룹을 교정하기 위해, DIB를 전기적으로 단락시키는 것은 서로에 대해 단락된 채널의 그룹들을 산출하기 위해 채널들을 전기적으로 상호연결시킨다. 이러한 DIB의 예시는 도 4에 도시된다. 도 4의 예시에서, 그룹 당 8개의 채널이 있지만; 임의의 적절한 수의 채널이 그룹에 포함될 수 있다. 도 4에 도시된 바와 같이, 예시에서, 채널(28)은 서로 단락되고 접지되지 않는다. 8개의 채널 중 하나가 채널의 그룹(28)으로 (개방 회로) 진폭 V의 신호를 드라이브 할 때, 그 신호는 단락 노드에서 분할되어, 진폭 V/8의 신호가 나머지 7개의 비교기의 각각에 도달하도록 한다. 그러나, 본 예시에서, 비교기(예를 들면 c5)를 적절하게 교정하기 위해, 비교기가 50Ω 소스에 의해 구동되고 있을지라도 수신된 신호는 진폭 V/2를 가지는 것이 바람직할 수 있다. 이를 달성하기 위해, 4개의 채널로부터의 드라이버가 동시에 턴 온되고(예를 들면, 채널(28)의 드라이버 d1 내지 d4) 나머지 드라이버는 턴오프된다(예를 들면 채널(28)의 드라이버 d5 내지 d8). 이 경우 발생하는 것이 도 5에 도시되고, 이는 고유(dn) 및 프로그래밍된(tprogn) 것 모두의 지연 시간 대 드라이버 진폭의 타이밍 다이어그램과 비교기(예를 들면 c5)에서 수신된 합성 신호(예를 들면 반사된 드라이버 신호의 합)를 도시하는 그래프를 나타낸다.
비교기(c5)에 도달한 합성 신호는 본 예시에서 진폭 V/2를 가진다. 추가로, 이러한 합성 드라이브 에지의 타이밍은 하기에 나타낸 바와 같이 4개의 기여 드라이버(contributing driver)의 타이밍의 평균과 거의 같다:
Figure pct00001
여기서, tdi=di + tprogi이고, tprogi는 ith 드라이버의 프로그래밍된 지연이다. 비교기 타이밍을 이용하여 이러한 에지에 대해 검색하는 것이 가능하다. 보다 특정하여, 비교기는 또한 공지되지 않은 타이밍 오프셋을 가지기 때문에, 측정된 비교기 타이밍 tmeas를 오프셋에 연관시키는 하기의 수학식을 구축하는 것이 가능하다:
Figure pct00002
수학식 2는 드라이브 및 비교 타이밍 오프셋 사이의 관계식을 나타내는 선형 방정식이다. 수학식 2와 같은 방정식은 4개의 드라이브 채널의 임의의 주어진 선택에 대해 생성될 수 있다. 즉, 4개의 측정(4개의 비-구동 채널 상의 비교기에 대응)이 있고, 동일한 시퀀스가 다수의 기타 드라이버의 조합에 대해 반복될 수 있다(8개의 세트 중에서 4개의 드라이버를 선택하는 70개의 방식이 있다). 다수의 드라이버 순열(permutation)에 대해 이러한 측정 시퀀스를 반복하고, 매 4개의 선형 방정식을 구축함으로써, 드라이브 및 비교 오프셋에 대해 해를 풀기위한 충분한 방정식을 축적하고, 이러한 정보를 채널을 교정하기 위해 이용할 수 있다. 하기는 이러한 풀이 가능한 선형 방정식의 시스템을 생성하는 하나의 예시를 제공한다.
8웨이 단락에 대한 선형 시스템은 매우 큰 것이다(16개의 공지되지 않은 것에서의 16개의 방정식은 모든 가능한 측정이 사용될 경우, 최소 280개의 방정식까지 가져온다). 간략화를 위해, 하기의 예시는 도 6에 도시된 4웨이 방식 단락에 대한 매칭을 도시한다. 상기 기술은 2개의 드라이버가 4개(8웨이 단락에서의 경우에서와 같은) 대신에 일정 시간에서 활성화되는 것을 제외하고는, 8웨이 단락 뿐만 아니라 4웨이 단락에 대해서도 작동한다. 도 6의 예시에서, 단일 단락된 그룹에, 6개의 가능한 쌍의 드라이브/비교 구성이 있다:
· 0 및 1 구동, 2 및 3 비교
· 0 및 2 구동, 1 및 3 비교
· 0 및 3 구동, 1 및 2 비교
· 1 및 2 구동, 0 및 3 비교
· 1 및 3 구동, 0 및 2 비교
· 2 및 3 구동, 0 및 1 비교
각각의 구성은 2개의 측정치를 산출하고, 따라서 하기와 같이 2개의 방정식을 산출한다:
Figure pct00003
수학식 3의 결과인 선형 시스템은 1도 만큼 불충분한 결정이 이루어진다. 시스템을 풀이 가능하게 하기 위해, 하기의 추가적인 한정이 부가된다:
Figure pct00004
자유도는 그룹의 모든 채널의 드라이브 및 비교 오프셋에서의 일정한 오프셋에 대응한다. 이는 채널 그룹들이 공통적인 기준에 대해 일부 측정없이 서로 정렬될 수 없다는 것을 말해주는 또다른 방식이다. 이러한 공통 기준은 외부 오실로스코프로 각각의 채널 그룹으로부터 하나의 드라이버를 측정함으로써 얻어진다.
수학식 3 및 4로부터, 풀 선형 시스템이 구축될 수 있다. 행렬 형태로, 이러한 선형 시스템은 하기와 같이 나타낸다:
Figure pct00005
수학식 5의 시스템은 드라이브 타이밍 오프셋(tdn)과 비교 타이밍 오프셋(cn)에 대한 값을 얻기 위해 표준 단일 값 기술을 이용하여 풀이된다. 예를 들면, 수학식들은 컴퓨터 또는 기타 프로그래밍가능한 처리 장치 또는 ATE의 일부 또는 ATE와 통신하는 회로를 이용하여 풀이될 수 있다.
상기 시스템은 과잉 규정되어있다(over-determined)(8개의 공지되지 않은 것에서 13개의 방정식). 단일 값 기술은 오류가 감소된(reduced-error)(예를 들면, 최소 오류) 해(solution)를 찾기에 적합한 다차원 최소제곱법(multidimensional least-squares)을 효과적으로 수행할 것이다. 결과인 드라이브 타이밍 오프셋과 비교 타이밍 오프셋이 적절한 그룹사이의(intra-group) 채널 교정을 제공하기 위해 채널의 드라이브 및 비교 부분에서의 적절한 레지스터로 프로그래밍하는 프로그래밍 가능한 지연(예를 들면, 도 3의 dn 및 cn 값)을 판정하도록 사용될 수 있다.
채널들의 각 그룹으로부터의 채널(50...56)과 같은 단일 채널이 그런다음 선택된다. 프로빙 로봇 및 오실로스코프(또는 기타 이러한 측정 장치)가 이들 선택된 채널 각각에 대한 타이밍 오프셋을 판정하기 위해 사용된다. 이러한 기술들을 이용하여 판정된 결과인 추가적인 타이밍 오프셋은 적절한 그룹 사이의 채널 교정을 제공하기 위해 각각의 채널의 드라이브 부분과 비교 부분에서의 적절한 레지스터로 프로그래밍될 수 있다. 즉, 하나의 그룹에서의 모든 채널이 정렬되기 때문에, 동일한 타이밍 오프셋이 하나의 그룹의 채널들을 또다른 그룹의 채널들로 정렬하기 위해 그 그룹에서의 각각의 채널로 프로그래밍된다. 이러한 방식으로, 채널의 그룹들은 모든 채널의 측정을 필요하지 않고서도 정렬된다.
상술한 프로세스는 단락 DIB 상의 신호 경로의 길이를 고려하지 않는다. 이러한 길이를 보상하기 위해, DIB 상의 트레이스 길이는 타이밍 보정 모두에서 제거된다. 이러한 길이는 일반적으로 추후 이용을 위한 벤치를 특징으로 하거나, 또는 TDR이 8웨이 단락으로부터 되돌아오는 오드 반사(odd reflection)에 의해 복잡하게 될 지라도 TDR(Time Domain Reflectometry)을 이용하여 교정 시간에 측정될 수 있다. 일반적으로, TDR은 전기 펄스를 신호 경로 아래로 전송하고 라인의 끝단을 에코 오프(echo off) 하기 위해 '청취(listening)하는' 프로세스이다. 신호 경로의 전기 길이를 판정하기 위해 에코의 타이밍이 사용될 수 있다.
상술한 바와 같이, 본문에 기술된 프로세스는 4개의 드라이브 에지의 합성 타이밍이 개별 기여자(contributor)의 평균이 될 것이라는 가정에 근거를 둔다. 이는 (ⅰ) 기여 에지의 4개 모두가 동일한 슬루 레이트(slew rate)를 가지고, 및 (ⅱ) 드라이버가 이미 자신의 전이(transition)가 오버랩하기에 충분히 근접하게 정렬된, 경우에 참이다. 제 1 가정은 프로세스를 반복(즉 되풀이)함으로써 처리될 수 있다. 슬루 레이트를 상이하게 한 것에 기인한 오차 항(error term)은 기여 에지가 보다 근접하게 정렬되면서 0으로 수렴한다. 따라서, 각각의 반복이 드라이브 에지 타이밍을 설정하기 위해 이전의 반복 결과를 이용한다면, 슬루 레이트 오차는 실질적으로 제거될 수 있다. 결과는 3개의 반복이 완전히 수렴하기 위해서 프로세스에 대해 보다 더 충분하고, 2개의 반복이 적당하다는 것을 나타낸다. 제 2 가정은 드라이버들을 대략적으로 정렬시키기 위해 간단한 사전-교정을 가지고 처리될 수 있다. 가장 많은 경우에, 드라이버는 충분히 정렬될 수 있다.
하기의 표는 본문에 기술된 하이브리드 교정 프로세스의 품질을 오실로스코프 만을 이용한 교정과 같은 단일-스텝 프로세스의 품질과 비교한다. 특히, 비교는 8채널 그룹을 교정하기 위한 하이브리드 교정을 이용하는 것과 로봇 프로브와 오실로스코프를 이용하는 이들 동일한 8개 채널 그룹을 교정하는 것 사이에서 이루어진다. 하기의 표는 이러한 비교를 요약한다.
스코프 교정에 비교된, 구동 EPA % 차이의 모든 채널의 하이브리드 교정
스프레드 + 20%
표준 편차 + 16%
이에 관해, EPA(에지 배치 정확도)는 디지털 장비의 타이밍 성능의 표준 측정이다. EPA를 측정하기 위해, 드라이브 에지 또는 비교 스토브의 타이밍이 고정된 기준에 대해 비교하여 측정된다. 프로그래밍된 위치로부터의 델타가 기록된다. EPA는 다양한 조건(파형 패턴, 기간, 전압 레벨 등)에 대해 모든 채널 전체에서의 이들 델타의 스프레드이다. 일반적으로, EPA는 예를 들면 300ps보다 더 적은 이러한 스프레드를 보장하는 기기 상의 +/- 수로서 규정되고, EPA에 대한 규격은 +/- 150ps로서 기재된다.
본문에 기술된 하이브리드 교정을 이용하는 이점 중 하나는 개선된 실행 시간과, 그에 따른 교정 시간 감소이다. 하기의 표는 하나 및 2개의 보드 시스템에 대해, 본문에 기술된 하이브리드 교정("범위+단락된 교정(scope + shorted cal)") 프로세스에 대한 오실로스코프 교정("전체 범위 교정(full scope cal)")을 위한 실행 시간들 사이의 차이의 백분율의 비교를 나타낸다.
범위 + 단락된 교정, 1 보드: 전체 범위 교정에 대한 % 차이, 1 보드 범위 + 단락된 교정, 2 보드: 전체 범위 교정에 대한 % 차이, 2 보드
74% 79%
매 8번째 채널에 대한 하이브리드 교정용 총 시간은 1 보드에 대한 전체 오실로스코프 교정을 위한 시간의 약 75%이고, 더 많은 채널들이 교정될 수록 이점이 증가한다. 이는 하이브리드 교정 시스템의 단락된 교정 컴포넌트가 병렬로 채널들의 지정된 그룹을 처리할 수 있기 때문이다. 결과로서, 그의 런타임은 일반적으로 채널의 수가 증가하면서 현저하게 증가하지는 않을 것이다. 또한 순수한 오실로스코프 교정이 드라이버 만을 측정한다는 것을 주목할 가치가 있다. 비교기는 개별 단계에서(약 1-2 분의 추가 시간을 필요로 하면서) 측정된다. 단락된 교정은 이미 드라이브 및 비교 타이밍 모두의 교정을 포함한다.
단락된 교정 프로세스는 2 이상의 균등한(even) 크기의 단락 그룹으로 확장될 수 있다. 그러나, 물리적 고려 사항은 교정될 수 있는 그룹 크기를 제한할 수 있다. 일부 경우, 현재 기술을 이용하여, 각각의 채널에 의해 기여된 드라이브 신호의 크기가 매우 작게되어, 노이즈 문제를 만든다. 다른 경우, 현재 기술을 이용하여, 약 8개 채널 이상에 대해 DIB 상의 수용가능한 단락 노드를 레이아웃하는 것이 어렵게 되는데, 이는 DIB 상의 너무 작은 영역으로 수렴하기에는 너무 많은 트레이스를 요구하기 때문이다. 이들 문제는 더 고 비용의 해결안을 이용하여 처리될 수 있다.
본문에 서술된 바와 같이, (이론적으로) 16개의 적절하게 선택된 측정만이 필요할 때 280까지의 상이한 측정이 8웨이 단락을 가지고 가능하다. 이러한 수는 그룹의 크기가 증가하면서 초-지수적으로(super-exponentially) 증가한다. 구현은 자신의 연산에서 모두 280의 측정을 이용한다. 적절한 서브셋을 선택하는 것은 런타임을 개선시키고 6웨이 채널 그룹 단락과 같은 더 큰 그룹에 대해 이점이 있으며, 이는 100,000 이상의 가능한 드라이브/비교 측정을 가진다.
단락된 그룹에서 드라이버의 절반을 이네이블하게 하는 선택은 드라이브 변동(마치 비교기가 50Ω 환경에서 동작하는 것처럼)의 절반과 같은 비교 전압 변동을 가지도록 하는 것에 기초한다. 그러나, 상이한 수의 드라이버를 이네이블하게 함으로써, 상이한 변동이 비교기에 도달하여, 전압 레벨의 효과에 대한 교정 가능성이 타이밍에 맞도록 한다.
일부 구현에서, 오실로스코프가 제거될 수 있다. 선택된 채널 상호 연결을 가지고 제 2 단락 DIB를 이용함으로써, 임의의 큰 수의 채널들이 서로 정렬될 수 있다. 즉, 제 1 DIB를 이용하여 교정된 채널의 그룹들 중에서 선택된 채널들에 대한 교정 값을 판정하기 위해, 상술한 로봇 프로브 및 오실로스코프 대신에 제 2의 DIB를 이용하는 것이 가능하다. 예를 들면, 도 7에 도시된 바와 같이, 이러한 제 2 단락 DIB(40)는 제 1 DIB(44) 상의 8개의 단락 그룹(42) 각각으로부터의 하나의 채널을 단락시킬 수 있다. 수학식 5와 같은 시스템 방정식이 상술한 방식으로 DIB(40)의 이들 선택된 채널에 대해 판정될 수 있고, 교차 채널 타이밍 오프셋이 시스템 방정식을 풀이함으로써 판정될 수 있다. 이러한 방식으로 다중 측정 레이어를 이용하는 것은 오실로스코프에 대한 필요성을 제거시킬 수 있다. 이러한 프로세스는 다양한 채널에 대해 드라이브/비교 오프셋을 획득하기 위해 이러한 방식으로 이용된 N(N≥2)의 DIB로 확장될 수 있다.
수학식 5를 풀이하는 것과 같은 본문에 상술된 특징은, 적어도 부분적으로 컴퓨터 프로그램 제품, 즉, 예를 들면, 프로그래밍 가능한 프로세서, 컴퓨터, 또는 다중 컴퓨터와 같은 데이터 처리 장치에 의해, 또는 그의 동작을 제어하기 위해, 예를 들면 하나 이상의 촉지가능한, 비-임시적인 기계 저장 매체에서 하나 이상의 비-임시적인 정보 전달자로 촉지가능하게 구현되는 컴퓨터 프로그램을 통해, 적어도 부분적으로 구현될 수 있다.
컴퓨터 프로그램은 컴파일 또는 인터프리트 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 그것은 스탠드 어론 프로그램 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 기타 유닛을 포함하는 임의의 형태로 채용될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 상에서 또는 하나의 위치의 다수의 컴퓨터 상에서 실행되거나, 또는 다수 위치를 가로질러 배포되고 네트워크에 의해 상호연결되도록 배치될 수 있다.
제어 피처를 구현하는 것에 연관되는 액션이 교정 프로세스의 기능들을 수행하기 위해 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 프로세스의 일부 또는 모두가 예를 들면 FPGA(filed programmable gate array) 및/또는 ASIC(application-specific integrated circuit)와 같은 전용 로직 회로로서 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서는 예시의 방식으로, 범용 및 전용 마이크로 프로세서 모두와, 임의의 종류의 디지털 컴퓨터의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 그 양측으로부터의 명령어 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함하는)의 엘리먼트는 명령어를 실행하기 위한 하나 이상의 프로세서와 명령어 및 데이터를 저장하기 위한 하나 이상의 저장 영역 장치를 포함한다. 일반적으로, 컴퓨터는 또한 예를 들면 자기, 자기-광학 디스크, 또는 광 디스크와 같은 데이터를 저장하기 위한 대용량 저장 장치와 같은 하나 이상의 기계 판독가능 저장 매체를 포함하고, 그로부터 데이터를 수신하거나 또는 송신하고, 또는 그 모두를 하도록 동작가능하게 결합된다. 컴퓨터 프로그램 명령어 및 데이터를 실행하기에 적합한 기계 판독가능 저장 매체는 예를 들면 EPROM, EEPROM과 같은 반도체 저장 영역 장치 및 플래시 저장 영역 장치; 예를 들면 내장 하드 디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 자기-광학 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는, 모든 형태의 비휘발성 저장 영역을 포함한다.
본문에 기술된 상이한 실시예의 엘리먼트들은 특정하여 상술되지 않은 기타 실시예들을 형성하기 위해 결합될 수 있다. 엘리먼트들은 자신들의 동작에 악영향을 주지않으면서 본문에 기술된 구조로부터 제거될 수 있다. 추가로, 다양한 개별 엘리먼트들이 본문에 기술된 기능들을 수행하기 위해 하나 이상의 개별 엘리먼트들로 결합될 수 있다.
본문에 기술된 상이한 구현의 엘리먼트들이 특정하여 상술되지 않은 기타 구현을 형성하기 위해 결합될 수 있다. 본문에 특정하여 기술되지 않은 기타 구현은 하기의 청구범위의 범위 내에 또한 있다.

Claims (21)

  1. 테스트 장비 교정 방법으로서:
    상기 테스트 장비에서 제 1 그룹의 채널의 타이밍을 정렬하는 단계;
    상기 테스트 장비에서 제 2 그룹의 채널의 타이밍을 정렬하는 단계로서, 상기 제 2 그룹의 채널은 상기 제 1 그룹의 채널과는 상이한 단계;
    제 1 채널과 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 단계로서, 상기 제 1 채널은 상기 제 1 그룹의 채널로부터의 것이고, 상기 제 2 채널은 상기 제 2 그룹의 채널로부터의 것인 단계; 및
    상기 오정렬에 대해, 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널을 보상하는 단계;
    를 포함하는 것을 특징으로 하는 테스트 장비 교정 방법.
  2. 제 1 항에 있어서, 각각의 채널은 상기 테스트 장비에 연결된 장치로 신호를 출력하기 위한 드라이버, 및 상기 테스트 장비에 연결된 장치로부터 신호를 수신하기 위한 비교기를 포함하고,
    일 그룹의 채널의 타이밍을 정렬하는 단계는:
    상기 채널의 드라이버와 연관된 제 1 지연을 판정하는 단계;
    상기 채널의 비교기와 연관된 제 2 지연을 판정하는 단계; 및
    상기 제 1 지연 및 상기 제 2 지연을 보상하는 단계;를 포함하고,
    상기 그룹의 채널은 상기 제 1 그룹 또는 상기 제 2 그룹인,
    것을 특징으로 하는 테스트 장비 교정 방법.
  3. 제 2 항에 있어서, 상기 제 1 지연을 판정하는 단계 및 상기 제 2 지연을 판정하는 단계는 상기 제 1 지연, 상기 제 2 지연, 및 상기 채널의 측정된 비교기 타이밍을 연관시키는 선형 방정식 세트를 풀이하기 위한 명령어를 실행하는 단계를 포함하는 것을 특징으로 하는 테스트 장비 교정 방법.
  4. 제 3 항에 있어서, 상기 제 1 지연을 판정하는 단계 및 상기 제 2 지연을 판정하는 단계는 상기 그룹에서의 다수의 채널을 이네이블하지만 상기 그룹에서의 나머지 채널을 디세이블하는 단계를 포함하고, 상기 선형 방정식의 세트는 디세이블된 채널의 상기 제 1 지연 및 제 2 지연, 및 이네이블된 채널의 측정된 비교기 타이밍을 연관시키는 것을 특징으로 하는 테스트 장비 교정 방법.
  5. 제 4 항에 있어서, 충분한 수의 방정식을 생성하도록 상기 그룹에서의 채널을 통해 순환하도록 채널의 수를 선택하는 단계를 더 포함하는 것을 특징으로 하는 테스트 장비 교정 방법.
  6. 제 2 항에 있어서, 교정의 일부로서, 상기 그룹의 채널에서의 채널이 전기적으로 연결되는 것을 특징으로 하는 테스트 장비 교정 방법.
  7. 제 3 항에 있어서, 상기 제 1 지연 및 상기 제 2 지연을 보상하는 단계는 상기 제 1 및 제 2 지연을 보상하는 지연을 상기 채널로 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 테스트 장비 교정 방법.
  8. 제 1 항에 있어서, 상기 제 1 채널과 상기 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 단계는 로봇 교정 장치를 이용하여 자동으로 수행되는 것을 특징으로 하는 테스트 장비 교정 방법.
  9. 제 1 항에 있어서, 상기 제 1 채널과 상기 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 단계는 장치 인터페이스 보드(DIB)를 이용하여 수행되고, 상기 DIB는 상기 제 1 채널과 상기 제 2 채널을 단락시키고(shorting) 상기 제 1 채널과 상기 제 2 채널 사이의 관계식을 이용하여 판정된 선형 방정식의 세트를 풀이함으로써 오정렬을 판정하는 것을 특징으로 하는 테스트 장비 교정 방법.
  10. 채널 교정용 시스템에 있어서, 상기 시스템은:
    장치 인터페이스 보드(DIB)로서, (ⅰ) 테스트 설비의 대응하는 채널에 대한 인터페이스, 및 (ⅱ) 상기 인터페이스와 단락 포인트(shorting point) 사이로 펼쳐져있는 회로 경로로서, 상기 회로 경로는 제 1 단락 포인트로 제 1 그룹의 채널을 전기적으로 연결하고 제 2 단락 포인트로 제 2 그룹의 채널을 전기적으로 연결하며, 상기 제 2 그룹의 채널은 상기 제 1 그룹의 채널과 상이한 회로 경로를 포함하는 장치 인터페이스 보드(DIB);
    제 1 채널과 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 데에 사용하는 장치로서, 상기 제 1 채널은 상기 제 1 그룹의 채널로부터의 것이고, 상기 제 2 채널은 상기 제 2 그룹의 채널로부터의 것인 상기 장치; 및
    컴퓨팅 장치로서, (ⅰ) 상기 테스트 장비에서 상기 제 1 그룹의 채널의 타이밍을 정렬시키고, (ⅱ) 상기 테스트 장비에서 상기 제 2 그룹의 채널의 타이밍을 정렬시키고, 및 (ⅲ) 상기 오정렬에 대해, 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널을 보상하도록, 프로그래밍된 상기 컴퓨팅 장치;
    를 포함하는 것을 특징으로 하는 채널 교정용 시스템.
  11. 제 10 항에 있어서, 각 채널은 상기 테스트 장비에 연결된 장치로 신호를 출력하기 위한 드라이버, 및 상기 테스트 장비에 연결된 장치로부터의 신호를 수신하는 비교기를 포함하고,
    일 그룹의 채널을 정렬하는 단계는:
    상기 채널의 드라이버에 연관된 제 1 지연을 판정하는 단계;
    상기 채널의 비교기에 연관된 제 2 지연을 판정하는 단계; 및
    상기 제 1 지연과 상기 제 2 지연을 보상하는 단계;를 포함하고,
    상기 그룹의 채널은 상기 제 1 그룹이거나 상기 제 2 그룹인,
    것을 특징으로 하는 채널 교정용 시스템.
  12. 제 11 항에 있어서, 상기 제 1 지연을 판정하는 단계 및 상기 제 2 지연을 판정하는 단계는 상기 제 1 지연, 상기 제 2 지연, 및 채널의 측정된 비교기 타이밍을 연관시키는 선형 방정식의 세트를 풀이하는 단계를 포함하는 것을 특징으로 하는 채널 교정용 시스템.
  13. 제 12 항에 있어서, 상기 제 1 지연과 상기 제 2 지연을 보상하는 단계는 상기 제 1 및 제 2 지연을 보상하는 지연을 상기 채널로 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 채널 교정용 시스템.
  14. 제 10 항에 있어서, 상기 장치는 로봇 교정 장치를 포함하는 것을 특징으로 하는 채널 교정용 시스템.
  15. 제 10 항에 있어서, 상기 장치는 제 2 DIB를 포함하고, 상기 제 2 DIB는 상기 제 1 채널과 상기 제 2 채널을 전기적으로 연결시키기 위한 것이고, 상기 컴퓨팅 장치는 상기 제 1 채널과 상기 제 2 채널 사이의 관계식을 이용하여 판정된 선형 방정식의 세트를 풀이함으로써 상기 오정렬을 판정하도록 프로그래밍되는 것을 특징으로 하는 채널 교정용 시스템.
  16. 채널 교정 방법으로서, 상기 채널의 각각은 드라이버 지연과 비교기 지연을 가지는 채널 교정 방법은:
    상기 채널을 그룹의 채널로 편제(organize)하는 단계로서, 각각의 그룹이 단락 포인트에 전기적으로 연결되고, 각각의 그룹의 채널에 대해:
    다수의 채널을 이네이블하게 하지만 상기 채널의 나머지를 디세이블하게 하고;
    디세이블된 채널에서, 이네이블된 채널로 구성된 합성 신호의 타이밍을 측정하고;
    각각의 디세이블된 채널에 대해, 비교기 시간이 모든 이네이블된 채널에 대한 드라이버 시간의 평균으로 균등하게 되는 시스템 방정식을 생성하고;
    각각의 채널에 대해, 상기 드라이버 지연 및 상기 비교기 지연을 얻기위해 상기 시스템 방정식을 풀이하고; 및
    상기 드라이버 지연 및 상기 비교기 지연을 이용하여 각각의 그룹에서의 채널을 교정하는,
    상기 편제하는 단계;
    각각의 그룹으로부터 채널을 선택하는 단계;
    상기 선택된 채널을 정렬시키는 단계; 및
    상기 선택된 채널의 정렬에 기초하여 하나의 그룹으로 모든 채널을 정렬시키는 단계;
    를 포함하는 것을 특징으로 하는 채널 교정 방법.
  17. 제 16 항에 있어서, 상기 그룹은 상기 채널을 포함하는 기기에 연결된 장치 인터페이스 보드(DIB) 상의 단락 포인트에 연결되는 것을 특징으로 하는 채널 교정 방법.
  18. 제 16 항에 있어서, 상기 선택된 채널을 정렬시키는 단계는 로봇 교정 장치와 오실로스코프를 이용하여 상기 선택된 채널의 오정렬을 측정하는 단계를 포함하는 것을 특징으로 하는 채널 교정 방법.
  19. 제 18 항에 있어서, 상기 선택된 채널은 장치 인터페이스 보드(DIB)에 전기적으로 연결되는 것을 특징으로 하는 채널 교정 방법.
  20. 테스트 장비 교정용 장치로서:
    (ⅰ) 상기 테스트 장비에서 제 1 그룹의 채널의 타이밍을 정렬시키고, 및 (ⅱ) 상기 테스트 장비에서 상기 제 1 그룹의 채널과는 상이한 제 2 그룹의 채널의 타이밍을 정렬시키기 위한 제 1 수단; 및
    제 1 채널과 제 2 채널 사이의 타이밍에서의 오정렬을 판정하는 제 2 수단으로서, 상기 제 1 채널은 상기 제 1 그룹의 채널로부터의 것이고, 상기 제 2 채널은 상기 제 2 그룹의 채널로부터의 것인 제 2 수단;
    을 포함하고,
    상기 오정렬에 대해, 상기 제 1 수단은 또한 상기 제 1 그룹 또는 상기 제 2 그룹 중 적어도 하나에서의 채널을 보상하기 위한 것을 특징으로 하는 테스트 장비 교정용 장치.
  21. 그룹의 채널로 편제(organize)되는 채널을 교정하도록 실행가능한 명령어들을 저장하는 하나 이상의 비임시적인(non-transitory) 기계판독가능 저장 매체로서, 각각의 그룹이 단락 포인트로 전기적으로 연결되고, 상기 명령어들은 하기를 포함하는 동작들을 수행하기 위해 하나 이상의 처리 장치에 의해 실행가능하고, 상기 동작들은:
    각각의 그룹의 채널에 대해:
    각각의 디세이블된 채널에 대해, 비교기 시간이 모든 이네이블된 채널에 대한 드라이버 시간의 평균으로 균등하게 되는 시스템 방정식을 생성하고;
    각각의 채널에 대해, 상기 드라이버 지연 및 상기 비교기 지연을 얻기위해 상기 시스템 방정식을 풀이하고; 및
    상기 드라이버 지연 및 상기 비교기 지연을 이용하여 각각의 그룹에서의 채널을 교정하는;
    단계;
    각각의 그룹으로부터 채널을 선택하는 단계; 및
    선택된 채널의 정렬에 기초하여 하나의 그룹으로 모든 채널을 정렬시키는 단계;
    를 포함하는 것을 특징으로 하는 하나 이상의 비임시적인 기계판독가능 저장 매체.
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