JPH0664124B2 - 自動試験装置及び該装置を校正する方法 - Google Patents
自動試験装置及び該装置を校正する方法Info
- Publication number
- JPH0664124B2 JPH0664124B2 JP62180901A JP18090187A JPH0664124B2 JP H0664124 B2 JPH0664124 B2 JP H0664124B2 JP 62180901 A JP62180901 A JP 62180901A JP 18090187 A JP18090187 A JP 18090187A JP H0664124 B2 JPH0664124 B2 JP H0664124B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- pin
- circuit
- signal
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子デバイスを試験すると共に、被試験素子
用の試験信号を正確に発生することを保証するため校正
機能を有する自動試験装置及び該装置を校正する方法に
関する。
用の試験信号を正確に発生することを保証するため校正
機能を有する自動試験装置及び該装置を校正する方法に
関する。
VLSI（超大規模集積回路）デバイス用の試験装置（テス
タ）を設計するには、特別な技術上の問題がある。VLSI
デバイスを試験する試験装置には、256程度のＩ／Ｏ
（入出力）チャンネル、50MHzのクロック・レート及び
データ速度、サブナノ秒のタイミング分解能、前述の25
6個のＩ／Ｏチャンネルの各々に付属した試験バターン
用大容量メモリ、が必要である。これらの基準を満足す
る従来の試験装置は非常に高価である。これは、かかる
試験装置の最良の構成には、試験装置の各出力ピン毎に
１個という冗長な（重複した）テスタ・エレクトロニク
ス回路のセットが必要なためである。これを、ピン毎の
テスタ構成という。この回路の重複化は次の理由で望ま
しい。すなわち、このような重複化にしなければ共用の
試験回路に必要となるマルチプレクス（多重化）及び配
線の問題を避けることができ、また、被試験デバイスに
非常に接近した状態で各Ｉ／Ｏピンに物理的に隣接して
試験回路を設置することができるからである。さらに、
Ｉ／Ｏピン回路の各々は独立しており、また独立したタ
イミングの発生及び出力パターン収集のため、複雑な試
験パターンを発生することができる。
タ）を設計するには、特別な技術上の問題がある。VLSI
デバイスを試験する試験装置には、256程度のＩ／Ｏ
（入出力）チャンネル、50MHzのクロック・レート及び
データ速度、サブナノ秒のタイミング分解能、前述の25
6個のＩ／Ｏチャンネルの各々に付属した試験バターン
用大容量メモリ、が必要である。これらの基準を満足す
る従来の試験装置は非常に高価である。これは、かかる
試験装置の最良の構成には、試験装置の各出力ピン毎に
１個という冗長な（重複した）テスタ・エレクトロニク
ス回路のセットが必要なためである。これを、ピン毎の
テスタ構成という。この回路の重複化は次の理由で望ま
しい。すなわち、このような重複化にしなければ共用の
試験回路に必要となるマルチプレクス（多重化）及び配
線の問題を避けることができ、また、被試験デバイスに
非常に接近した状態で各Ｉ／Ｏピンに物理的に隣接して
試験回路を設置することができるからである。さらに、
Ｉ／Ｏピン回路の各々は独立しており、また独立したタ
イミングの発生及び出力パターン収集のため、複雑な試
験パターンを発生することができる。
上述のピン毎のテスタ構成の問題点は、ピン・エレクト
ロニクス回路の冗長（重複化）が試験装置を非常に高価
にするということである。また、ピン・エレクトロニク
ス回路には、総ての関連電気パラメータの精度を保証す
る精密部品を使用しなければならない。このような回路
が重複する結果、装置全体の価格が大幅に上昇した。
ロニクス回路の冗長（重複化）が試験装置を非常に高価
にするということである。また、ピン・エレクトロニク
ス回路には、総ての関連電気パラメータの精度を保証す
る精密部品を使用しなければならない。このような回路
が重複する結果、装置全体の価格が大幅に上昇した。
従って本発明の目的は、ピン毎のテスタ構成の利点を具
えると共に、かかる構成に通常伴う価格上昇を避けて、
必要な精度を有する電子デバイス用自動測定装置の提供
にある。
えると共に、かかる構成に通常伴う価格上昇を避けて、
必要な精度を有する電子デバイス用自動測定装置の提供
にある。
本発明の自動測定装置は、ピン毎のテスタ構成の柔軟性
を有するが、比較的安価に製造できる。
を有するが、比較的安価に製造できる。
電子デバイス試験用の本発明の校正された自動試験装置
は、被試験デバイスに接続する複数個のＩ／Ｏピンをも
つテスト・ヘッドを有するプログラム可能なテスト・ス
テーションを具えている。CMOS（Complementary Metal
Oxide Semiconductor）に集積化したピン・エレクト
ロニクス回路が各Ｉ／Ｏピン毎に設けられ、被試験デバ
イスを刺激するのに必要な信号を発生する。テスト・ヘ
ッドに選択的に接続可能な外部校正ユニットは、CMOS集
積化ピン・エレクトロニクス回路からの試験信号を受
け、これら試験信号から誤差補正信号を求める。これら
誤差補正信号を用いて、個々のピン・エレクトロニクス
回路の各々のCMOS IC（集積回路）を校正する。
は、被試験デバイスに接続する複数個のＩ／Ｏピンをも
つテスト・ヘッドを有するプログラム可能なテスト・ス
テーションを具えている。CMOS（Complementary Metal
Oxide Semiconductor）に集積化したピン・エレクト
ロニクス回路が各Ｉ／Ｏピン毎に設けられ、被試験デバ
イスを刺激するのに必要な信号を発生する。テスト・ヘ
ッドに選択的に接続可能な外部校正ユニットは、CMOS集
積化ピン・エレクトロニクス回路からの試験信号を受
け、これら試験信号から誤差補正信号を求める。これら
誤差補正信号を用いて、個々のピン・エレクトロニクス
回路の各々のCMOS IC（集積回路）を校正する。
本発明の自動試験装置では、ピン毎のテスタ構成を採用
しているが、ピン・エレクトロニクス回路の各々に対し
てモノリシックCMOS ICを用いているので、高価ではな
い。CMOS ICの製造工程により回路パラメータが変動す
るので、CMOS ICを用いると、通常、試験装置の精度が
大幅に低下する。しかし、この問題を解決するために、
外部校正ユニットは、ピン・エレクトロニクス回路の各
々が発生した試験信号を測定し、これら信号をメモリに
蓄積し、このメモリ内の信号を用いてCMOS ICを校正す
るための誤差補正係数を与える。
しているが、ピン・エレクトロニクス回路の各々に対し
てモノリシックCMOS ICを用いているので、高価ではな
い。CMOS ICの製造工程により回路パラメータが変動す
るので、CMOS ICを用いると、通常、試験装置の精度が
大幅に低下する。しかし、この問題を解決するために、
外部校正ユニットは、ピン・エレクトロニクス回路の各
々が発生した試験信号を測定し、これら信号をメモリに
蓄積し、このメモリ内の信号を用いてCMOS ICを校正す
るための誤差補正係数を与える。
ホスト・コンピュータで制御できる自動試験装置は、デ
ジタル機能コードにより試験信号を発生して、ピン・エ
レクトロニクス回路の各々に供給する。ピン・エレクト
ロニクス回路は、外部校正ユニットが求めた誤差補正信
号を与える誤差補正メモリ回路に対応して、デジタル試
験機能コードを変更する。よって、各ピン・エレクトロ
ニクス回路の出力端に校正済試験信号が発生する。
ジタル機能コードにより試験信号を発生して、ピン・エ
レクトロニクス回路の各々に供給する。ピン・エレクト
ロニクス回路は、外部校正ユニットが求めた誤差補正信
号を与える誤差補正メモリ回路に対応して、デジタル試
験機能コードを変更する。よって、各ピン・エレクトロ
ニクス回路の出力端に校正済試験信号が発生する。
外部校正ユニットはポータブルにできるので、いつくか
のホスト・ステーションと共に利用できる。また、外部
校正ユニットは、Ｘ−Ｙ位置決め装置を具えており、テ
スト・ヘッドの各Ｉ／Ｏピンと選択的な接続を行って、
各ピン・エレクトロニクス回路を順番に校正する。
のホスト・ステーションと共に利用できる。また、外部
校正ユニットは、Ｘ−Ｙ位置決め装置を具えており、テ
スト・ヘッドの各Ｉ／Ｏピンと選択的な接続を行って、
各ピン・エレクトロニクス回路を順番に校正する。
本発明の上述及び他の目的、特徴、利点は添付図を参照
した以下の説明より容易に理解できよう。
した以下の説明より容易に理解できよう。
（自動試験装置全般） 第１図は本発明の自動試験装置の斜視図である。自動試
験装置（10）は、テスト・ステーション（12）を具えて
おり、このテスト・ステーション（12）はホスト・コン
ピュータ（図示せず）で制御されるプログラム可能な試
験回路を含んでおり、デジタル試験機能コードを発生
し、接続ケーブル（14）を介してテスト・ヘッド（16）
に供給する。このテスト・ヘッド（16）には、256個程
度のＩ／Ｏ線を有するVLSIチップの如き被試験デバイス
（図示せず）を装填できる。ピン（図示せず）により各
Ｉ／Ｏ線を被試験デバイスに接続するが、これらピンの
各々はピン・エレクトロニクス回路（38）（第３図参
照）を具えており、テスト・ステーション（12）が発生
したデジタル試験機能コードに応じて、試験信号を被試
験デバイスに供給する。
験装置（10）は、テスト・ステーション（12）を具えて
おり、このテスト・ステーション（12）はホスト・コン
ピュータ（図示せず）で制御されるプログラム可能な試
験回路を含んでおり、デジタル試験機能コードを発生
し、接続ケーブル（14）を介してテスト・ヘッド（16）
に供給する。このテスト・ヘッド（16）には、256個程
度のＩ／Ｏ線を有するVLSIチップの如き被試験デバイス
（図示せず）を装填できる。ピン（図示せず）により各
Ｉ／Ｏ線を被試験デバイスに接続するが、これらピンの
各々はピン・エレクトロニクス回路（38）（第３図参
照）を具えており、テスト・ステーション（12）が発生
したデジタル試験機能コードに応じて、試験信号を被試
験デバイスに供給する。
（外部校正ユニット全般） テスト・ヘッド（16）内のピン・エレクトロニクス回路
（38）を校正するために、自動試験装置は、外部校正ユ
ニット（18）を具えている。この外部校正ユニット（1
8）は、Ｘ−Ｙ位置決め装置（20）を含んでおり、テス
ト・ヘッド（16）の種々のピンに接続するための位置決
めを行う。このＸ−Ｙ位置決め装置（20）は、第2B図に
矢印で示すように２次元内で移動するプローブ・ヘッド
（36）を具えている。外部校正ユニット（18）は、第2B
図により詳細に示す如く、時間測定回路（21）、パルス
発生器（22）、プログラム可能なカウンタ（24）、電圧
計及び電流計（26）、精密抵抗器（28）、精密電圧源
（30）等のモジュールから構成されている。同軸ケーブ
ル（32）により、Ｘ−Ｙ位置決め装置（20）も接続可能
である。一連のリレー（34）は、メモリ・ユニット（3
1）を除いて、外部校正ユニット（18）のモジュールを
同軸ケーブル（32）に選択的に接続する。なお、メモリ
・ユニット（31）は、他の回路に内部的に接続されてい
る。外部校正ユニット（18）は、関連したＸ−Ｙ位置決
め装置（20）と共にポータブルでもよいし、台車又は車
輪のあるラック（図示せず）に設けてもよいので、１つ
の試験装置（10）から他の試験装置へ移動させることが
できる。これにより、複数の試験装置（10）に対してた
った１台の外部校正ユニット（18）のみを必要とするの
で、自動試験装置が更に経済的になる。
（38）を校正するために、自動試験装置は、外部校正ユ
ニット（18）を具えている。この外部校正ユニット（1
8）は、Ｘ−Ｙ位置決め装置（20）を含んでおり、テス
ト・ヘッド（16）の種々のピンに接続するための位置決
めを行う。このＸ−Ｙ位置決め装置（20）は、第2B図に
矢印で示すように２次元内で移動するプローブ・ヘッド
（36）を具えている。外部校正ユニット（18）は、第2B
図により詳細に示す如く、時間測定回路（21）、パルス
発生器（22）、プログラム可能なカウンタ（24）、電圧
計及び電流計（26）、精密抵抗器（28）、精密電圧源
（30）等のモジュールから構成されている。同軸ケーブ
ル（32）により、Ｘ−Ｙ位置決め装置（20）も接続可能
である。一連のリレー（34）は、メモリ・ユニット（3
1）を除いて、外部校正ユニット（18）のモジュールを
同軸ケーブル（32）に選択的に接続する。なお、メモリ
・ユニット（31）は、他の回路に内部的に接続されてい
る。外部校正ユニット（18）は、関連したＸ−Ｙ位置決
め装置（20）と共にポータブルでもよいし、台車又は車
輪のあるラック（図示せず）に設けてもよいので、１つ
の試験装置（10）から他の試験装置へ移動させることが
できる。これにより、複数の試験装置（10）に対してた
った１台の外部校正ユニット（18）のみを必要とするの
で、自動試験装置が更に経済的になる。
（ピン・エレクトロニクス回路） テスト・ヘッド（16）のＩ／Ｏのピンの１つに対するピ
ン・エレクトロニクス回路（38）のブロック図を第３図
に示す。この第３図のブロック図に示した回路は、２個
のモノリシックCMOS ICチップに収容できる。これら
は、テスト・ヘッド（16）内のＩ／Ｏピンの各々に隣接
するのに適するように幾何学的に小さなCMOSチップでな
ければならない。その結果、VLSIを試験するのに伝送
し、かつ取込むべき試験信号の速度に対する性能特性が
大きく向上する。典型的には、この速度が50MHzにも達
する。従って、ピン・エレクトロニクス回路（38）は、
テスト・ヘッド（16）のピンに隣接して配置できるが、
自動試験装置の精度を維持するには校正をしなければな
らない。
ン・エレクトロニクス回路（38）のブロック図を第３図
に示す。この第３図のブロック図に示した回路は、２個
のモノリシックCMOS ICチップに収容できる。これら
は、テスト・ヘッド（16）内のＩ／Ｏピンの各々に隣接
するのに適するように幾何学的に小さなCMOSチップでな
ければならない。その結果、VLSIを試験するのに伝送
し、かつ取込むべき試験信号の速度に対する性能特性が
大きく向上する。典型的には、この速度が50MHzにも達
する。従って、ピン・エレクトロニクス回路（38）は、
テスト・ヘッド（16）のピンに隣接して配置できるが、
自動試験装置の精度を維持するには校正をしなければな
らない。
CMOSピン・エレクトロニクス回路（38）は、駆動回路
（ドライバ）（42）にパルスを供給する駆動パルス発生
器（40）を含んでいる。駆動回路（42）は、被試験デバ
イスを刺激するために時間合わせした出力パルスを供給
する。被試験デバイスからの信号は、２重比較器（44）
及び能動負荷回路（46）が取込む。比較器用クロック発
生器（48）が２重比較器（44）を制御する。これら駆動
回路（42）、２重比較器（44）及び能動負荷回路（46）
を、直列データ線（50）からのデジタル試験機能コード
が制御する。直列データ線（50）は、後述する誤差補正
回路（76）の出力端に接続する。１対のリレー（52a）
及び（52b）は、ピン・エレクトロニクス回路（38）又
はパラメータ測定ユニット（PMU:図示せず）をテスト・
ヘッド（16）のＩ／Ｏピンの１つに接続する。パラメー
タ測定ユニットは直流測定装置であり、この直流測定装
置は複数のピン・エレクトロニクス回路（38）の間で共
用されており、被試験デバイスの種々の直流特性を測定
するのに用いる。
（ドライバ）（42）にパルスを供給する駆動パルス発生
器（40）を含んでいる。駆動回路（42）は、被試験デバ
イスを刺激するために時間合わせした出力パルスを供給
する。被試験デバイスからの信号は、２重比較器（44）
及び能動負荷回路（46）が取込む。比較器用クロック発
生器（48）が２重比較器（44）を制御する。これら駆動
回路（42）、２重比較器（44）及び能動負荷回路（46）
を、直列データ線（50）からのデジタル試験機能コード
が制御する。直列データ線（50）は、後述する誤差補正
回路（76）の出力端に接続する。１対のリレー（52a）
及び（52b）は、ピン・エレクトロニクス回路（38）又
はパラメータ測定ユニット（PMU:図示せず）をテスト・
ヘッド（16）のＩ／Ｏピンの１つに接続する。パラメー
タ測定ユニットは直流測定装置であり、この直流測定装
置は複数のピン・エレクトロニクス回路（38）の間で共
用されており、被試験デバイスの種々の直流特性を測定
するのに用いる。
（ピン・エレクトロニクス回路の中の駆動回路） 駆動回路（42）の詳細なブロック図を第４図に示す。駆
動パルス発生器（40）は、第４図に示す如く、「駆動高
パルス」、「駆動低パルス」、「駆動オフ・パルス」及
び「駆動オン・パルス」と記した４本の出力線を有す
る。これら信号線を、パルス配置（Placement）回路（5
4），（56），（58）及び（60）に夫々接続する。パル
ス配置回路（54）及び（56）は、フリップ・フロップ
（62）のセット端子SET及びクリア端子CLRに入力を与
え、同様にパルス配置回路（58）及び（60）は、フリッ
プ・フロップ（64）に入力を与える。これらフリップ・
フロップ（62）及び（64）の出力をアンド・ゲート（6
6）及び（68）に与える。アンド・ゲート（66）及び（6
8）の出力端を伝送ゲート（70）及び（72）に夫々接続
する。これら伝送ゲートは、駆動高電圧路（71）及び駆
動低電圧路（73）のいずれか一方をリレー（52a）を介
してゲートする（電圧路に電圧を供給する）。こうし
て、駆動回路（42）には３つの状態があり、高論理信号
又は低論理信号を供給するか、オフとなる。
動パルス発生器（40）は、第４図に示す如く、「駆動高
パルス」、「駆動低パルス」、「駆動オフ・パルス」及
び「駆動オン・パルス」と記した４本の出力線を有す
る。これら信号線を、パルス配置（Placement）回路（5
4），（56），（58）及び（60）に夫々接続する。パル
ス配置回路（54）及び（56）は、フリップ・フロップ
（62）のセット端子SET及びクリア端子CLRに入力を与
え、同様にパルス配置回路（58）及び（60）は、フリッ
プ・フロップ（64）に入力を与える。これらフリップ・
フロップ（62）及び（64）の出力をアンド・ゲート（6
6）及び（68）に与える。アンド・ゲート（66）及び（6
8）の出力端を伝送ゲート（70）及び（72）に夫々接続
する。これら伝送ゲートは、駆動高電圧路（71）及び駆
動低電圧路（73）のいずれか一方をリレー（52a）を介
してゲートする（電圧路に電圧を供給する）。こうし
て、駆動回路（42）には３つの状態があり、高論理信号
又は低論理信号を供給するか、オフとなる。
試験のためには、総てのピン・エレクトロニクス回路
（38）内の駆動回路（42）からの出力パルスの前縁のタ
イミングが重要になる。例えば、テスト・ステーション
（12）又はホスト・コンピュータ内に配置されたマスタ
・クロックが決定する「基準」に対して数ナノ秒以内に
駆動回路（42）からの総てのパルスの前縁が発生するよ
うに、これらパルスの前縁を時間合わせするのが望まし
い。この処理は、入力駆動回路のディスキューとして知
られており、この処理によってテスト・ヘッド（16）内
の所望の総ての入力ピンに同時に到達する試験パルスを
発生することが可能になる。
（38）内の駆動回路（42）からの出力パルスの前縁のタ
イミングが重要になる。例えば、テスト・ステーション
（12）又はホスト・コンピュータ内に配置されたマスタ
・クロックが決定する「基準」に対して数ナノ秒以内に
駆動回路（42）からの総てのパルスの前縁が発生するよ
うに、これらパルスの前縁を時間合わせするのが望まし
い。この処理は、入力駆動回路のディスキューとして知
られており、この処理によってテスト・ヘッド（16）内
の所望の総ての入力ピンに同時に到達する試験パルスを
発生することが可能になる。
（駆動パルスのタイミング調整） 駆動回路（42）が発生するパルス前縁のタイミング調整
をするに、８ビット・デジタル信号で調整できる可変遅
延を提供するため、パルス配置回路（54）〜（60）を準
備する。駆動パルスのタイミング調整を実現する回路を
第５図に示す。第５図に示すパルス配置回路は、複数個
のマルチプレクサ（74a）〜（74h）を含んでいる。マル
チプレクサ（74a）〜（74h）の各々を、８ビット・シフ
ト・レジスタ（75）の出力線の１つに夫々接続する。シ
フト・レジスタ（75）の出力線をマルチプレクサ（74
a）〜（74h）の設定入力端SETに接続し、これら出力線
の状態、即ち論理高か又は論理低かに応じて、入力Ａ又
はＢを選択する。一般的には、マルチプレクサ（74a）
〜（74h）の各々のＢ入力端は、信号入力を一層遅延す
るように構成する。例えば、マルチプレクサ（74a）〜
（74c）においては、Ｂ入力端に並列接続されたコンデ
ンサにより更に遅延させる。マルチプレクサ（74d）〜
（74h）においては、複数個（１個以上）のバッファ増
幅器を設けて、Ａ入力端に対してＢ入力端の遅延を増加
させる。シフト・レジスタ（75）にロードされたデジタ
ル・コードは、マルチプレクサ（74a）〜（74h）の各々
におけるＡ又はＢ入力の選択を制御するので、パルス配
置回路（54）における遅延量を選択できる。シフト・レ
ジスタ（75）に接続された「直列データ入力」線は、第
６図に示す誤差補正回路の出力線である。第６図のブロ
ック図に示したような誤差補正回路（76）は、第３図の
ようなピン・エレクトロニクス回路（38）の各々への出
力も行う。
をするに、８ビット・デジタル信号で調整できる可変遅
延を提供するため、パルス配置回路（54）〜（60）を準
備する。駆動パルスのタイミング調整を実現する回路を
第５図に示す。第５図に示すパルス配置回路は、複数個
のマルチプレクサ（74a）〜（74h）を含んでいる。マル
チプレクサ（74a）〜（74h）の各々を、８ビット・シフ
ト・レジスタ（75）の出力線の１つに夫々接続する。シ
フト・レジスタ（75）の出力線をマルチプレクサ（74
a）〜（74h）の設定入力端SETに接続し、これら出力線
の状態、即ち論理高か又は論理低かに応じて、入力Ａ又
はＢを選択する。一般的には、マルチプレクサ（74a）
〜（74h）の各々のＢ入力端は、信号入力を一層遅延す
るように構成する。例えば、マルチプレクサ（74a）〜
（74c）においては、Ｂ入力端に並列接続されたコンデ
ンサにより更に遅延させる。マルチプレクサ（74d）〜
（74h）においては、複数個（１個以上）のバッファ増
幅器を設けて、Ａ入力端に対してＢ入力端の遅延を増加
させる。シフト・レジスタ（75）にロードされたデジタ
ル・コードは、マルチプレクサ（74a）〜（74h）の各々
におけるＡ又はＢ入力の選択を制御するので、パルス配
置回路（54）における遅延量を選択できる。シフト・レ
ジスタ（75）に接続された「直列データ入力」線は、第
６図に示す誤差補正回路の出力線である。第６図のブロ
ック図に示したような誤差補正回路（76）は、第３図の
ようなピン・エレクトロニクス回路（38）の各々への出
力も行う。
（誤差補正回路） 第６図において、誤差補正回路は、例えば32k×８ラン
ダム・アクセス・メモリ（RAM）として構成された補正
メモリ（77）を含んでいる。256個のＩ／Ｏピンを有す
るテスト・ヘッドでは、補正メモリ（77）を32k×256RA
Mとして構成する。補正メモリ（77）の各データＩ／Ｏ
線をデータ出力回路（78）に接続する。データ出力回路
（78）の数だけテスト・ヘッド（16）にピンがあるの
で、結局同数のピン・エレクトロニクス回路（38）があ
る。各データ出力回路（78）は、マルチプレクサ（79）
を具えており、このマルチプレクサのＢ入力端を補正メ
モリ（77）のデータＩ／Ｏポートに接続し、Ａ入力端を
直列データ線（80）に接続する。直列データ線（80）
は、８ビット・シフト・レジスタ（81）にも接続し、こ
のシフト・レジスタの出力端をトライステート・バッフ
ァ増幅器（82）に接続する。トライステート・バッファ
増幅器（82）のトライステート制御端はマルチプレクサ
（79）の設定入力端SETと共に「使用補正データ」線に
接続し、また出力端は補正メモリ（77）のデータＩ／Ｏ
ポート及びマルチプレクサ（79）のＢ入力端の共通接続
点に接続する。補正メモリ（77）のアドレス線に、３ビ
ット・カウンタ（83）、８ビット・シフト／カウント・
レジスタ（84）及び４ビット・シフト・レジスタ（85）
が接続される。４ビット・シフト・レジスタ（85）の入
力端は直列機能コードを受け、また８ビット・シフト／
カウント・レジスタ（84）は、このレジスタ（84）の機
能を制御する（即ち、シフトレジスタとして動作する
か、又はカウンタとして動作するかを制御する）シフト
／カウント入力を受ける。
ダム・アクセス・メモリ（RAM）として構成された補正
メモリ（77）を含んでいる。256個のＩ／Ｏピンを有す
るテスト・ヘッドでは、補正メモリ（77）を32k×256RA
Mとして構成する。補正メモリ（77）の各データＩ／Ｏ
線をデータ出力回路（78）に接続する。データ出力回路
（78）の数だけテスト・ヘッド（16）にピンがあるの
で、結局同数のピン・エレクトロニクス回路（38）があ
る。各データ出力回路（78）は、マルチプレクサ（79）
を具えており、このマルチプレクサのＢ入力端を補正メ
モリ（77）のデータＩ／Ｏポートに接続し、Ａ入力端を
直列データ線（80）に接続する。直列データ線（80）
は、８ビット・シフト・レジスタ（81）にも接続し、こ
のシフト・レジスタの出力端をトライステート・バッフ
ァ増幅器（82）に接続する。トライステート・バッファ
増幅器（82）のトライステート制御端はマルチプレクサ
（79）の設定入力端SETと共に「使用補正データ」線に
接続し、また出力端は補正メモリ（77）のデータＩ／Ｏ
ポート及びマルチプレクサ（79）のＢ入力端の共通接続
点に接続する。補正メモリ（77）のアドレス線に、３ビ
ット・カウンタ（83）、８ビット・シフト／カウント・
レジスタ（84）及び４ビット・シフト・レジスタ（85）
が接続される。４ビット・シフト・レジスタ（85）の入
力端は直列機能コードを受け、また８ビット・シフト／
カウント・レジスタ（84）は、このレジスタ（84）の機
能を制御する（即ち、シフトレジスタとして動作する
か、又はカウンタとして動作するかを制御する）シフト
／カウント入力を受ける。
補正メモリ（77）の目的は、テスト・ステーション（1
2）のテスト・モジュールが発生した標準の試験機能コ
ードがアクセスしたアドレス位置に、補正済試験機能コ
ードを蓄積することである。試験機能コードは、例え
ば、ある規準に関連した時点で試験パルスを発生するよ
うな種々の試験操作を実行するようにピン・エレクトロ
ニクス回路（38）に命令する。ピン・エレクトロニクス
回路（38）のCMOS ICの性能変化により、特定の試験機
能コードが呼出したパルスの実際のタイミングが、所望
の時点に必ずしも一致しない。誤差補正回路（76）は、
テスト・ステーション（12）が発生した機能コードに代
わる補正済試験機能コードを出力するので、ピン・エレ
クトロニクス回路（38）の性能は実際に望ましい性能に
対応している。
2）のテスト・モジュールが発生した標準の試験機能コ
ードがアクセスしたアドレス位置に、補正済試験機能コ
ードを蓄積することである。試験機能コードは、例え
ば、ある規準に関連した時点で試験パルスを発生するよ
うな種々の試験操作を実行するようにピン・エレクトロ
ニクス回路（38）に命令する。ピン・エレクトロニクス
回路（38）のCMOS ICの性能変化により、特定の試験機
能コードが呼出したパルスの実際のタイミングが、所望
の時点に必ずしも一致しない。誤差補正回路（76）は、
テスト・ステーション（12）が発生した機能コードに代
わる補正済試験機能コードを出力するので、ピン・エレ
クトロニクス回路（38）の性能は実際に望ましい性能に
対応している。
（補正済試験機能コードの記憶） 補正済試験機能コードを補正メモリ（77）に蓄積するに
は、外部校正ユニット（18）を第2A図に示す如くテスト
・ヘッド（16）の上に配置する。Ｘ−Ｙ位置決め装置
（20）をテスト・ヘッド（16）の各Ｉ／Ｏピンに順番に
接続し、測定を行って、テスト・ステーション（12）が
発生した試験機能コードに応答した各ピン・エレクトロ
ニクス回路（38）の実際の性能を記録する。例えば、駆
動回路（42）からの駆動パルスのタイミングをパルス配
置回路（54）により制御する。テスト・ステーション
（12）から試験機能コードを受ける８ビット・シフト・
レジスタ（75）により、パルス配置回路（54）を順次制
御する。シフト・レジスタ（75）は８ビット・レジスタ
なので、駆動回路（42）用の駆動パルスの前縁タイミン
グ値は256通りが可能である。各テスト・ステーション
（12）に接続されたホスト・コンピュータは、どの試験
機能を実行するべきかを決定し、受取った試験データを
解析し、外部校正ユニット（18）の動作を制御する。
は、外部校正ユニット（18）を第2A図に示す如くテスト
・ヘッド（16）の上に配置する。Ｘ−Ｙ位置決め装置
（20）をテスト・ヘッド（16）の各Ｉ／Ｏピンに順番に
接続し、測定を行って、テスト・ステーション（12）が
発生した試験機能コードに応答した各ピン・エレクトロ
ニクス回路（38）の実際の性能を記録する。例えば、駆
動回路（42）からの駆動パルスのタイミングをパルス配
置回路（54）により制御する。テスト・ステーション
（12）から試験機能コードを受ける８ビット・シフト・
レジスタ（75）により、パルス配置回路（54）を順次制
御する。シフト・レジスタ（75）は８ビット・レジスタ
なので、駆動回路（42）用の駆動パルスの前縁タイミン
グ値は256通りが可能である。各テスト・ステーション
（12）に接続されたホスト・コンピュータは、どの試験
機能を実行するべきかを決定し、受取った試験データを
解析し、外部校正ユニット（18）の動作を制御する。
即ち、ホスト・コンピュータの制御により、テスト・ス
テーション（12）は、駆動パルスの前縁タイミングの試
験を開始し、駆動回路（42）の出力のタイミング用に25
6通りの可能な値の夫々を、ピン・エレクトロニクス回
路（38）に供給し続ける。この試験が開始すると、誤差
補正回路（76）内の補正メモリ（77）をオフにし、デー
タ出力回路（78）の出力を直列データ線（80）からの直
列データとする。外部校正ユニット（18）は、256通り
の試験機能コードの結果である実際のタイミング・デー
タをメモリ・ユニット（31）に記録する。次に、ホスト
・コンピュータは、例えば、基準にする標準に対するパ
ルス・タイミングとなる所望データ値を決定する。ホス
ト・コンピュータは、回路の所望性能に最も近いデータ
入力をメモリ・ユニット（31）から検索する。一旦この
データ入力メモリ・ユニット（31）内に見つかると、そ
の試験機能コードが決定する。そして、テスト・ステー
ション（12）が発生した標準の試験機能コードがアクセ
スする補正メモリ（77）のアドレス位置に、そのコード
を転送する。
テーション（12）は、駆動パルスの前縁タイミングの試
験を開始し、駆動回路（42）の出力のタイミング用に25
6通りの可能な値の夫々を、ピン・エレクトロニクス回
路（38）に供給し続ける。この試験が開始すると、誤差
補正回路（76）内の補正メモリ（77）をオフにし、デー
タ出力回路（78）の出力を直列データ線（80）からの直
列データとする。外部校正ユニット（18）は、256通り
の試験機能コードの結果である実際のタイミング・デー
タをメモリ・ユニット（31）に記録する。次に、ホスト
・コンピュータは、例えば、基準にする標準に対するパ
ルス・タイミングとなる所望データ値を決定する。ホス
ト・コンピュータは、回路の所望性能に最も近いデータ
入力をメモリ・ユニット（31）から検索する。一旦この
データ入力メモリ・ユニット（31）内に見つかると、そ
の試験機能コードが決定する。そして、テスト・ステー
ション（12）が発生した標準の試験機能コードがアクセ
スする補正メモリ（77）のアドレス位置に、そのコード
を転送する。
例えば、メモリ・ユニット（31）は、基準に対する駆動
パルスの前縁タイミングに対し256通りの可能な値を全
部蓄積できる。所定クロック（又は基準）後の10ナノ秒
に出力パルス前縁を一致させるように総ての駆動回路
（42）がデスキューされると、ホスト・コンピュータ
は、所望の10ナノ秒タイミング関係に最も近くなるよう
なデータ値用の対称表をメモリ（31）内に作成する。次
に、このデータ値を生じた機能コードを、補正補正メモ
リ（77）に蓄積する。
パルスの前縁タイミングに対し256通りの可能な値を全
部蓄積できる。所定クロック（又は基準）後の10ナノ秒
に出力パルス前縁を一致させるように総ての駆動回路
（42）がデスキューされると、ホスト・コンピュータ
は、所望の10ナノ秒タイミング関係に最も近くなるよう
なデータ値用の対称表をメモリ（31）内に作成する。次
に、このデータ値を生じた機能コードを、補正補正メモ
リ（77）に蓄積する。
データＩ／Ｏ線をオフにし、このデータを８ビット・シ
フト・レジスタ（81）にロードすることにより、このデ
ータを補正メモリ（77）に書込む。このデータは、トラ
イステート・バッファ増幅器（82）を介してデータＩ／
Ｏ線の１つでメモリ内に記憶される。同時に、補正メモ
リ（77）の「メモリ書込み」線WRをイネーブルし、入力
端の「使用補正データ」をオフにして、データＩ／
Ｏ線の出力を禁止する。標準の10ナノ秒タイミング関係
を発生するテスト・ステーション（12）からの機能コー
ドによってアクセスされ、補正メモリ（77）のアドレス
位置に、10ナノ秒タイミングを発生した機能コードが記
憶される。これを重要な総ての試験機能に対して行う
と、補正メモリ（77）は、入力してくる標準の試験機能
コードに代わる補正済試験機能コードを記憶できる。
フト・レジスタ（81）にロードすることにより、このデ
ータを補正メモリ（77）に書込む。このデータは、トラ
イステート・バッファ増幅器（82）を介してデータＩ／
Ｏ線の１つでメモリ内に記憶される。同時に、補正メモ
リ（77）の「メモリ書込み」線WRをイネーブルし、入力
端の「使用補正データ」をオフにして、データＩ／
Ｏ線の出力を禁止する。標準の10ナノ秒タイミング関係
を発生するテスト・ステーション（12）からの機能コー
ドによってアクセスされ、補正メモリ（77）のアドレス
位置に、10ナノ秒タイミングを発生した機能コードが記
憶される。これを重要な総ての試験機能に対して行う
と、補正メモリ（77）は、入力してくる標準の試験機能
コードに代わる補正済試験機能コードを記憶できる。
（補正済試験機能コードによる試験） 一旦自動試験装置を校正し終わると、外部校正ユニット
（18）をテスト・ヘッド（16）から外す。機能コードを
直列データ線（80）を介して８ビット・シフト／カウン
ト・レジスタ（84）に入力させる。同時に、直列機能コ
ードは、16通り可能な試験機能のタイプのどれをメモリ
から呼出すかを決定する。シフト／カウント・レジスタ
（84）の出力は、補正済試験機能コードが記憶されてい
るアドレス位置である。この実施例では、補正済試験機
能コードにより、ピン・エレクトロニクス回路（38）が
駆動回路（42）用の所望パルス・タイミングを発生す
る。よって、補正済機能コードは、直列データ線（80）
を介して入力した標準の試験機能コードの代わりとな
る。３ビット・カウンタ（83）により、補正済試験機能
コードを一度に１ビットだけマルチプレクサ（79）に直
列的にロードする。同時に、「使用補正データ」入力に
より、補正メモリ（77）のデータＩ／Ｏ線をオンにし、
トライステート・バッファ増幅器（82）をオフにし、マ
ルチプレクサ（79）の入力端Ｂを選択する。直列データ
出力線の代わりの８ビット試験機能コードが、８ビット
・シフト・レジスタ（75）（第５図参照）の直列データ
入力となる。上述の如く、このシフト・レジスタ（75）
が各ピン・エレクトロニクス回路（38）（第３図参照）
の駆動回路（42）のパルスのタイミングを設定する。
（18）をテスト・ヘッド（16）から外す。機能コードを
直列データ線（80）を介して８ビット・シフト／カウン
ト・レジスタ（84）に入力させる。同時に、直列機能コ
ードは、16通り可能な試験機能のタイプのどれをメモリ
から呼出すかを決定する。シフト／カウント・レジスタ
（84）の出力は、補正済試験機能コードが記憶されてい
るアドレス位置である。この実施例では、補正済試験機
能コードにより、ピン・エレクトロニクス回路（38）が
駆動回路（42）用の所望パルス・タイミングを発生す
る。よって、補正済機能コードは、直列データ線（80）
を介して入力した標準の試験機能コードの代わりとな
る。３ビット・カウンタ（83）により、補正済試験機能
コードを一度に１ビットだけマルチプレクサ（79）に直
列的にロードする。同時に、「使用補正データ」入力に
より、補正メモリ（77）のデータＩ／Ｏ線をオンにし、
トライステート・バッファ増幅器（82）をオフにし、マ
ルチプレクサ（79）の入力端Ｂを選択する。直列データ
出力線の代わりの８ビット試験機能コードが、８ビット
・シフト・レジスタ（75）（第５図参照）の直列データ
入力となる。上述の如く、このシフト・レジスタ（75）
が各ピン・エレクトロニクス回路（38）（第３図参照）
の駆動回路（42）のパルスのタイミングを設定する。
（他の回路の校正） 駆動回路（42）からの出力パルスの前縁タイミングに関
連したピン・エレクトロニクス回路（38）を例として本
発明を説明した。しかし、２重比較器（44）及び能動負
荷回路（46）の如きピン・エレクトロニクス回路（38）
の他の回路も校正を必要とし、第６図にメモリ補正ユニ
ット（76）から直列データ線（50）を介して入力されて
いることが理解できよう。例えば、２重比較器（44）内
のデジタル・アナログ変換器（DAC）によるオフセット
及び直線性の誤差がある。DACが発生した電圧は、テス
ト・ステーション（12）で発生されたデジタル試験機能
コードに依存する。同様に、能動負荷回路（46）を用い
て、被試験デバイスから電流を引込むか、このデバイス
に電流を送り出すが、これは対応回路内の他のDACの入
力端におけるデジタル・コードに依存したDAC電圧に依
存する。
連したピン・エレクトロニクス回路（38）を例として本
発明を説明した。しかし、２重比較器（44）及び能動負
荷回路（46）の如きピン・エレクトロニクス回路（38）
の他の回路も校正を必要とし、第６図にメモリ補正ユニ
ット（76）から直列データ線（50）を介して入力されて
いることが理解できよう。例えば、２重比較器（44）内
のデジタル・アナログ変換器（DAC）によるオフセット
及び直線性の誤差がある。DACが発生した電圧は、テス
ト・ステーション（12）で発生されたデジタル試験機能
コードに依存する。同様に、能動負荷回路（46）を用い
て、被試験デバイスから電流を引込むか、このデバイス
に電流を送り出すが、これは対応回路内の他のDACの入
力端におけるデジタル・コードに依存したDAC電圧に依
存する。
ピン・エレクトロニクス回路として用いるモノリシック
CMOS IC用の校正ユニットとして本発明を説明したが、
50MHz範囲内の速度でVLSIを試験するのに必要な精度が
本来的に欠如している任意の型式の電子回路に本発明を
適用できる。校正ユニットを有する本発明の自動試験装
置は、正確な試験用の校正を必要とする任意の他の形式
の電子回路に適用可能であり、本発明をCMOS ICのみに
限定するものではない。
CMOS IC用の校正ユニットとして本発明を説明したが、
50MHz範囲内の速度でVLSIを試験するのに必要な精度が
本来的に欠如している任意の型式の電子回路に本発明を
適用できる。校正ユニットを有する本発明の自動試験装
置は、正確な試験用の校正を必要とする任意の他の形式
の電子回路に適用可能であり、本発明をCMOS ICのみに
限定するものではない。
上述の如く本発明の自動試験装置は、CMOSモノリシック
IC等の安価な回路を用いることができるので、ピン毎の
テスタ構成、即ちテスト・ヘッドの各ピン毎にピン・エ
レクトロニクス回路を設ける構成であるにもかかわら
ず、装置全体は高価にならない。また、各回路は外部補
正ユニットにより順次構成できるので、安価な回路を使
用しても、高精度を維持できる。さらに、外部補正ユニ
ットは、各ピンに対して共用できるので、高価になるこ
とがない。
IC等の安価な回路を用いることができるので、ピン毎の
テスタ構成、即ちテスト・ヘッドの各ピン毎にピン・エ
レクトロニクス回路を設ける構成であるにもかかわら
ず、装置全体は高価にならない。また、各回路は外部補
正ユニットにより順次構成できるので、安価な回路を使
用しても、高精度を維持できる。さらに、外部補正ユニ
ットは、各ピンに対して共用できるので、高価になるこ
とがない。
第１図は本発明の好適な一実施例の斜視図、 第2A図は第１図の装置に外部構成ユニットを配置した斜
視図、 第2B図は外部校正ユニットのブロック図、 第３図は第１及び第２図の一部であるピン・エレクトロ
ニクス回路のブロック図、 第４図は第３図の一部であるパルス配置回路のブロック
図、 第５図は第４図の一部であるパルス配置回路のブロック
図、 第６図は第３図の回路を補正する補正回路のブロック図
である。 （12）はテスト・ステーション、（16）はテスト・ヘッ
ド、（18）は外部校正ユニット、（38）はピン・エレク
トロニクス回路である。
視図、 第2B図は外部校正ユニットのブロック図、 第３図は第１及び第２図の一部であるピン・エレクトロ
ニクス回路のブロック図、 第４図は第３図の一部であるパルス配置回路のブロック
図、 第５図は第４図の一部であるパルス配置回路のブロック
図、 第６図は第３図の回路を補正する補正回路のブロック図
である。 （12）はテスト・ステーション、（16）はテスト・ヘッ
ド、（18）は外部校正ユニット、（38）はピン・エレク
トロニクス回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・ケント・サリバン アメリカ合衆国 オレゴン州 97006 ビ ーバートン ノースウェスト ワンハンド レッドアンドエィティス・アベニュー 1135 (56)参考文献 特開 昭61−286768（ＪＰ，Ａ)
Claims (8)
- 【請求項１】被試験デバイスに接続する複数個のＩ／Ｏ
ピンをもつテスト・ヘッド（16）を有し、試験機能を表
すデジタル試験機能コード信号を発生するプログラム可
能なテスト・ステーション（12）と、 各々が、前記Ｉ／Ｏピンの１つに接続され、前記デジタ
ル試験機能コード信号に応答して被試験デバイスに試験
信号を供給する複数個のピン・エレクトロニクス回路
（38）と、 校正モードにおいて、前記Ｉ／Ｏピンに接続した前記ピ
ン・エレクトロニクス回路によるデジタル試験コード信
号に応答して、各々の前記Ｉ／Ｏピンに出力される試験
信号を測定する外部校正ユニット（18）と、 校正モードにおいて、前記外部校正ユニットに対応して
各々の前記ピン・エレクトロニクス回路の所定の性能特
性をもたらす補正信号を決定して補正メモリ（77）に蓄
積する誤差補正回路（76）とを含み、該ピン・エレクト
ロニクス回路は、テストモードにおいて、該補正メモリ
（77）に蓄積された校正信号に応答して前記所定の性能
特性に一致した試験出力信号を供給する、電子デバイス
を試験する自動試験装置（10）に於いて、 前記ピン・エレクトロニクス回路はCMOSに集積化された
回路であり、 前記外部校正ユニットは前記テスト・ヘッドの外部にあ
って各々の前記Ｉ／Ｏピンに選択的に接続可能であり、 校正モードにおいて、前記外部校正ユニットは前記プロ
グラム可能なテスト・ステーションにより発生されたデ
ジタル試験機能コード信号に応答した各々の前記ピン・
エレクトロニクス回路の実際の性能特性を記録し、前記
誤差補正回路は該実際の性能特性より前記補正信号を決
定して前記メモリに補正済デジタル試験コード信号の形
式で蓄積し、該補正信号により前記ピン・エレクトロニ
クス回路が所定の性能特性に一致した試験信号を供給
し、 試験モードにおいて、前記誤差補正回路は被試験デバイ
スを試験する時に前記テスト・ステーションにより発生
される標準の試験コード信号を、補正済デジタル試験コ
ード信号に選択的に置き換える自動試験装置。 - 【請求項２】前記外部校正ユニット（18）は、前記メモ
リ・ユニット（31）と、前記テスト・テーション（12）
により発生されるデジタル試験コード信号に応答して各
ピン・エレクトロニクス回路（38）によってもたらされ
る試験信号のパラメータの値を測定し該メモリ・ユニッ
ト（31）に蓄積する手段（21,22,24,26,28,30）とを有
する、特許請求の範囲第１項に記載の自動試験装置。 - 【請求項３】コンピュータ手段が、所望のパラメータの
値に最も近いパラメータの値を求めて前記外部校正ユニ
ットの前記メモリ・ユニット（31）を検索し、該最も近
い値を供給するデジタル試験コードを決定して補正済デ
ジタル試験コード信号を形成し、該校正済デジタル試験
コードを、試験モードにおいて、前記テスト・ステーシ
ョンにより発生される標準の試験コード信号がアクセス
する前記補正メモリ（77）のアドレス位置に転送する、
特許請求の範囲第２項に記載の自動試験装置。 - 【請求項４】前記誤差補正回路（76）が、前記ピン・エ
レクトロニクス回路（38）に、前記補正メモリ（77）か
らの補正済試験コード信号または前記テスト・ステーシ
ョンにより発生されるデジタル試験コード信号の間で選
択が出来るデータ出力回路（79）を有している、特許請
求の範囲第３項に記載の自動試験装置。 - 【請求項５】前記外部校正ユニットが、Ｘ−Ｙ位置決め
装置（20）を有して、該外部校正ユニットを選択された
出力ピンの１つに選択的に接続する、特許請求の範囲第
１乃至４項のいずれか一項に記載の自動試験装置。 - 【請求項６】被試験デバイスに接続する複数個のＩ／Ｏ
ピンを有するテスト・ヘッド（16）を有し、試験機能を
表すデジタル試験機能コード信号を発生するプログラム
可能なテスト・ステーション（12）と、 各々が、前記Ｉ／Ｏピンの１つに接続され、前記デジタ
ル試験機能コード信号に応答して被試験デバイスに試験
信号を供給する複数個のピン・エレクトロニクス回路
（38）と、 前記Ｉ／Ｏピンに接続した前記ピン・エレクトロニクス
回路によるデジタル試験機能コード信号に応答して各々
の前記Ｉ／Ｏピンに出力される試験信号を測定する外部
校正ユニット（18）とを含む自動試験装置を、電子デバ
イスを試験するために校正する方法において、該方法
が、 （ａ）前記外部校正ユニットを、Ｉ／Ｏピンの選択した
１つに接続し、 （ｂ）複数個のデジタル試験機能コード信号を前記選択
したＩ／Ｏピンに接続した前記ピン・エレクトロニクス
回路に供給し、 （ｃ）段階（ｂ）で供給された前記デジタル試験機能コ
ード信号の各々に応答して前記選択したＩ／Ｏピンに発
生する試験信号のパラメータの値を、前記外部校正ユニ
ットで測定し、 （ｄ）パラメータの所望の値を決定し、 （ｅ）段階（ｃ）で測定したどの値が前記所望の値に最
も近いかを検索し、 （ｆ）前記Ｉ／Ｏピンに接続した前記ピン・エレクトロ
ニクス回路に供給される時に、所望の値に最も近くなる
パラメータの値を発生する補正信号を決定し、 （ｇ）被試験デバイスを試験する時にこの補正信号を使
用する、各段階を含む自動試験装置を校正する方法であ
って、 CMOS集積化回路の形の前記ピン・エレクトロニクス回路
を有するプログラム可能な前記テスト・ステーションを
校正するために、 段階（ａ）では、メモリ・ユニット（31）を持ち、 前記テスト・ヘッドの外部にある前記外部校正ユニット
を使用し、 段階（ｃ）では、パラメータの測定値を前記メモリ・ユ
ニット（31）に蓄積し、 段階（ｅ）では、前記メモリ・ユニットの内容から所望
の値に最も近い値を検索し、 段階（ｆ）では、選択されたＩ／Ｏピンの前記ピン・エ
レクトロニクス回路に供給された時に、所望の値に最も
近くなるパラメータの値を発生するのを、補正済デジタ
ル試験コード信号の形で、補正信号に決定し、 段階（ｇ）では、被試験デバイスを試験する時に前記テ
スト・ステーションで発生される標準のデジタル試験コ
ード信号を、校正済デジタル試験コードに置き換えるこ
とを含む、自動試験装置を校正する方法。 - 【請求項７】前記段階（ｆ）では、決定された補正済デ
ジタル試験コード信号を、補正メモリ（77）の標準のデ
ジタル試験機能コード信号によりアクセスされるアドレ
ス位置に転送し、 段階（ｇ）では、標準のデジタル試験機能コード信号を
前記補正メモリに供給して補正済デジタル試験機能コー
ドをアクセスし、該補正メモリから読み出した補正済デ
ジタル試験機能コードを前記ピン・エレクトロニクス回
路に供給することを含む、特許請求の範囲第６項に記載
の自動試験装置を校正する方法。 - 【請求項８】各出力ピンに対して段階（ａ）乃至（ｆ）
を逐次的に繰り返す、特許請求の範囲第７項に記載の自
動試験装置を校正する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/888,906 US4724378A (en) | 1986-07-22 | 1986-07-22 | Calibrated automatic test system |
| US888906 | 1986-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336165A JPS6336165A (ja) | 1988-02-16 |
| JPH0664124B2 true JPH0664124B2 (ja) | 1994-08-22 |
Family
ID=25394143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62180901A Expired - Lifetime JPH0664124B2 (ja) | 1986-07-22 | 1987-07-20 | 自動試験装置及び該装置を校正する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4724378A (ja) |
| EP (1) | EP0254017B1 (ja) |
| JP (1) | JPH0664124B2 (ja) |
| CA (1) | CA1273678A (ja) |
| DE (1) | DE3750597T2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604260B1 (fr) * | 1986-09-19 | 1988-12-30 | Draxy Sarl | Testeur de circuits electroniques |
| USRE36063E (en) * | 1987-02-09 | 1999-01-26 | Teradyne, Inc. | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal |
| US4837764A (en) * | 1987-03-26 | 1989-06-06 | Bunker Ramo Corporation | Programmable apparatus and method for testing computer peripherals |
| US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
| US5369593A (en) * | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
| JPH0361588U (ja) * | 1989-10-23 | 1991-06-17 | ||
| US5127011A (en) * | 1990-01-12 | 1992-06-30 | International Business Machines Corporation | Per-pin integrated circuit test system having n-bit interface |
| JP2716288B2 (ja) * | 1991-05-31 | 1998-02-18 | 山形日本電気株式会社 | 半導体回路試験方式 |
| US5414712A (en) * | 1991-07-23 | 1995-05-09 | Progressive Computing, Inc. | Method for transmitting data using a communication interface box |
| US5471136A (en) * | 1991-07-24 | 1995-11-28 | Genrad Limited | Test system for calculating the propagation delays in signal paths leading to a plurality of pins associated with a circuit |
| US5357523A (en) * | 1991-12-18 | 1994-10-18 | International Business Machines Corporation | Memory testing system with algorithmic test data generation |
| JPH07509318A (ja) * | 1992-07-27 | 1995-10-12 | クリーダンス システムズ コーポレイション | 複合デバイスの自動検査装置 |
| US5412664A (en) * | 1992-12-23 | 1995-05-02 | Motorola, Inc. | Integrated circuit and method of testing |
| US5377202A (en) * | 1993-05-03 | 1994-12-27 | Raytheon Company | Method and apparatus for limiting pin driver offset voltages |
| US5842155A (en) * | 1993-05-03 | 1998-11-24 | Fairchild Semiconductor Corp. | Method and apparatus for adjusting pin driver charging and discharging current |
| CA2127192C (en) * | 1993-07-01 | 1999-09-07 | Alan Brent Hussey | Shaping ate bursts, particularly in gallium arsenide |
| US5416512A (en) * | 1993-12-23 | 1995-05-16 | International Business Machines Corporation | Automatic threshold level structure for calibrating an inspection tool |
| US5673295A (en) * | 1995-04-13 | 1997-09-30 | Synopsis, Incorporated | Method and apparatus for generating and synchronizing a plurality of digital signals |
| US6469493B1 (en) * | 1995-08-01 | 2002-10-22 | Teradyne, Inc. | Low cost CMOS tester with edge rate compensation |
| US6374379B1 (en) * | 1999-02-05 | 2002-04-16 | Teradyne, Inc. | Low-cost configuration for monitoring and controlling parametric measurement units in automatic test equipment |
| US6377901B1 (en) * | 1999-03-01 | 2002-04-23 | Agilent Technologies, Inc. | Method and apparatus for adaptively learning test measurement delays on an individual device test for reducing total device test time |
| DE10141025B4 (de) * | 2001-08-22 | 2007-05-24 | Infineon Technologies Ag | Verfahren zum Testen von Wafern unter Verwendung eines Kalibrierwafers und zugehöriger Kalibriewafer |
| US20040199842A1 (en) * | 2003-04-04 | 2004-10-07 | Sartschev Ronald A. | Test system with high accuracy time measurement system |
| US20050015122A1 (en) * | 2003-06-03 | 2005-01-20 | Mott Christopher Grey | System and method for control of a subject's circadian cycle |
| US7099599B2 (en) * | 2003-08-15 | 2006-08-29 | Static Control Components, Inc. | System and method for port testing and configuration |
| US7519877B2 (en) * | 2004-08-10 | 2009-04-14 | Micron Technology, Inc. | Memory with test mode output |
| DE102004057772B3 (de) * | 2004-11-30 | 2006-05-24 | Infineon Technologies Ag | Einsetzbare Kalibriervorrichtung |
| US7206710B2 (en) * | 2005-01-14 | 2007-04-17 | Verigy Pte. Ltd. | Incremental generation of calibration factors for automated test equipment |
| WO2008144908A1 (en) * | 2007-05-29 | 2008-12-04 | Christopher Mott | Methods and systems for circadian physiology predictions |
| US8781796B2 (en) | 2007-10-25 | 2014-07-15 | Trustees Of The Univ. Of Pennsylvania | Systems and methods for individualized alertness predictions |
| US7768255B2 (en) * | 2008-08-28 | 2010-08-03 | Advantest Corporation | Interconnection substrate, skew measurement method, and test apparatus |
| US8794976B2 (en) * | 2009-05-07 | 2014-08-05 | Trustees Of The Univ. Of Pennsylvania | Systems and methods for evaluating neurobehavioural performance from reaction time tests |
| US8521439B2 (en) * | 2009-05-08 | 2013-08-27 | Pulsar Informatics, Inc. | Method of using a calibration system to generate a latency value |
| US20130226496A1 (en) * | 2012-02-29 | 2013-08-29 | Qualcomm Incorporated | Precise calibration of electronic components |
| US9164159B2 (en) | 2012-12-14 | 2015-10-20 | Apple Inc. | Methods for validating radio-frequency test stations |
| WO2015069263A1 (en) * | 2013-11-07 | 2015-05-14 | Advantest Corporation | A method and apparatus for improving differential direct current ("dc") measurement accuracy |
| US9494671B2 (en) * | 2013-11-08 | 2016-11-15 | Advantest Corporation | Method and apparatus for improving differential direct (DC) measurement accuracy |
| KR102098309B1 (ko) * | 2018-07-24 | 2020-04-08 | 주식회사 한국계측기기연구센터 | Gps 기반 속도계 교정시스템 및 교정 방법 |
| CN114200370A (zh) * | 2020-09-18 | 2022-03-18 | 中国科学院微电子研究所 | 一种测试设备及集成电路测试方法 |
| CN112752097B (zh) * | 2020-12-30 | 2023-05-26 | 长春长光辰芯微电子股份有限公司 | 一种cmos图像传感器的测试方法和系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099240A (en) * | 1977-01-14 | 1978-07-04 | Hewlett-Packard Company | Method and apparatus for programmable and remote numeric control and calibration of electronic instrumentation |
| US4125763A (en) * | 1977-07-15 | 1978-11-14 | Fluke Trendar Corporation | Automatic tester for microprocessor board |
| US4354268A (en) * | 1980-04-03 | 1982-10-12 | Santek, Inc. | Intelligent test head for automatic test system |
| JPS57111472A (en) * | 1980-12-29 | 1982-07-10 | Advantest Corp | Logical-circuit testing device |
| US4590422A (en) * | 1981-07-30 | 1986-05-20 | Pacific Western Systems, Inc. | Automatic wafer prober having a probe scrub routine |
| US4637020A (en) * | 1983-08-01 | 1987-01-13 | Fairchild Semiconductor Corporation | Method and apparatus for monitoring automated testing of electronic circuits |
| US4635256A (en) * | 1983-08-01 | 1987-01-06 | Fairchild Semiconductor Corporation | Formatter for high speed test system |
| US4764925A (en) * | 1984-06-14 | 1988-08-16 | Fairchild Camera & Instrument | Method and apparatus for testing integrated circuits |
| JPS61286768A (ja) * | 1985-06-13 | 1986-12-17 | Hitachi Ltd | テスト装置 |
-
1986
- 1986-07-22 US US06/888,906 patent/US4724378A/en not_active Expired - Lifetime
-
1987
- 1987-05-28 CA CA000538287A patent/CA1273678A/en not_active Expired - Fee Related
- 1987-06-12 DE DE3750597T patent/DE3750597T2/de not_active Expired - Fee Related
- 1987-06-12 EP EP87108483A patent/EP0254017B1/en not_active Expired - Lifetime
- 1987-07-20 JP JP62180901A patent/JPH0664124B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA1273678A (en) | 1990-09-04 |
| DE3750597T2 (de) | 1995-01-26 |
| EP0254017A2 (en) | 1988-01-27 |
| EP0254017A3 (en) | 1989-09-27 |
| US4724378A (en) | 1988-02-09 |
| DE3750597D1 (de) | 1994-11-03 |
| EP0254017B1 (en) | 1994-09-28 |
| JPS6336165A (ja) | 1988-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0664124B2 (ja) | 自動試験装置及び該装置を校正する方法 | |
| CA1280162C (en) | Digital-to-analog calibration system | |
| US6622103B1 (en) | System for calibrating timing of an integrated circuit wafer tester | |
| US4806852A (en) | Automatic test system with enhanced performance of timing generators | |
| US6804620B1 (en) | Calibration method for system performance validation of automatic test equipment | |
| US4827437A (en) | Auto calibration circuit for VLSI tester | |
| US6105157A (en) | Salphasic timing calibration system for an integrated circuit tester | |
| US4878209A (en) | Macro performance test | |
| EP1440328B1 (en) | Method and apparatus for calibration and validation of high performance dut power supplies | |
| JP2002236152A (ja) | 半導体集積回路の試験装置及び試験方法 | |
| KR101329594B1 (ko) | 교정 디바이스 | |
| US5931962A (en) | Method and apparatus for improving timing accuracy of a semiconductor test system | |
| US4837521A (en) | Delay line control system for automatic test equipment | |
| US6831473B2 (en) | Ring calibration apparatus and method for automatic test equipment | |
| US20020199141A1 (en) | Calibration apparatus and method for automatic test equipment | |
| US4888548A (en) | Programmatically generated in-circuit test of digital to analog converters | |
| US6442718B1 (en) | Memory module test system with reduced driver output impedance | |
| KR20010070252A (ko) | 반도체 시험장치의 기준전위 설정방법 및 장치 | |
| JP3001015B2 (ja) | 半導体デバイスドライバ回路 | |
| Barber et al. | Timing accuracy in modern ATE | |
| EP0622636A1 (en) | Method for improving accuracy tester auto-calibration | |
| KR0176074B1 (ko) | 인쇄회로기판 배선의 신호특성 검사를 위한 측정회로 및 그를 이용한 신호 측정방법 | |
| JP2684178B2 (ja) | スキュー補正装置 | |
| JPS616836A (ja) | 半導体試験装置 | |
| JP2001221829A (ja) | 半導体試験装置の基準電位設定装置及び方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |