CN105247383B

CN105247383B - 校准装置

Info

Publication number: CN105247383B
Application number: CN201480030317.8A
Authority: CN
Inventors: 杰拉尔德·H·约翰逊; 巴巴克·尼科玛涅什; 金池驿; 沃尔夫冈·迈开恩
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2013-06-07
Filing date: 2014-05-21
Publication date: 2018-06-01
Anticipated expiration: 2034-05-21
Also published as: WO2014197208A1; SG11201509188VA; JP2016521852A; CN105247383A; US20140361798A1; US9164158B2; JP2019082482A; KR20160016840A; KR102178541B1

Abstract

本发明公开了一种示例性设备，所述示例性设备供在测试系统的校准中使用，所述测试系统具有多个通道和用于接纳受测装置的插槽。所述示例性设备包括：装置接口，所述装置接口可连接到所述插槽；以及多个电路通道，其中每个电路通道可通过所述装置接口连接到所述测试系统的对应通道并且连接到共用节点。所述示例性设备被配置为使得在校准期间，信号要么(i)各自从所述测试系统通过所述多个电路通道中的一个电路通道传递，并且通过所述多个电路通道中的其他电路通道回到所述测试系统，要么(ii)各自从所述测试系统通过所述多个电路通道中的所述其他电路通道传递，并且通过所述多个电路通道中的所述一个电路通道回到所述测试系统。

Description

校准装置

技术领域

本说明书整体涉及一种用于测试系统的校准装置。

背景技术

ATE是指用于测试装置(诸如半导体、电子电路和印刷电路板组件)的自动化(通常计算机驱动的)系统。由ATE测试的装置被称为受测装置(DUT)。

ATE通常包括计算机系统和测试装置或具有对应功能性的单个装置。ATE能够向DUT提供测试信号，从DUT接收响应信号，并且转发那些响应信号以供处理来确定DUT是否满足测试合格性。

校准可影响ATE的性能。例如，可校准ATE以实现时序精度。在ATE中，除了别的以外，时序精度包括向DUT施加满足预定义时序约束的信号。例如，信号的上升沿可能需要在指定时间范围内到达DUT以便精确地测试DUT。随着DUT的操作速度增大，时序精度变得更为关键，因为在测试期间对信号时间变化的容忍度通常更小。

通常，时序去歪斜校准(例如，测试器通道之间的信号时序的对准)使用时域反射法(TDR)，其可包括向通道中发送脉冲并且寻找反射，或者结合通过装载板的延迟的离线测量，使用在测试器接口处的机器人校准。两种方法都受到使得难以在皮秒范围内实现歪斜的测量误差。这是因为在两种方法中不在DUT在测试时间期间所处位置处(例如，在DUT插槽中)进行时序测量。一些类型的校准使用在插槽着陆图案处的探测，但这通常需要在每次校准之前移除插槽，这是耗时的并且可磨损装载板，并且仍然不一定在DUT所驻留之处实现时序。这还需要外部设备，诸如探针、电缆、测试仪器等。

发明内容

一种示例性设备供在测试系统的校准中使用，所述测试系统包括多个通道和用于接纳受测装置的插槽。示例性设备包括：装置接口，其可连接到插槽；以及多个电路通道，电路通道中的每一个可通过装置接口连接到测试系统的对应通道并且连接到共用节点。所述设备被配置为使得在校准期间，信号(i)各自从测试系统通过多个电路通道中的一个电路通道传递，并且通过多个电路通道中的其他电路通道回到测试系统，或(ii)各自从测试系统通过多个电路通道中的其他电路通道传递，并且通过多个电路通道中的一个电路通道回到测试系统。示例性设备可包括下列特征中的一个或多个(单独地或组合地)。

多个电路通道中的其他电路通道可包括除了多个电路通道中的一个电路通道之外的所有多个电路通道。在信号各自从测试系统通过多个电路通道中的一个电路通道传递的情况下：后续信号通过多个电路通道中的不同电路通道传递回到测试系统。在信号各自从测试系统通过多个电路通道中的其他电路通道传递的情况下：后续信号穿过多个电路通道中的其他电路通道中的不同电路通道。多个电路通道中的每一个可包括电路迹线和/或阻抗元件。阻抗元件可包括电阻器，该电阻器是包括共用节点的电阻分压器网络的一部分。电阻器可选自嵌入式电阻器、表面安装式电阻器和薄膜电阻器。阻抗元件连同接收通道的驱动器阻抗和负载阻抗的组合可构成匹配阻抗网络。

所述设备可具有与受测装置的封装尺寸相同的封装尺寸。校准可包括通过使用测试系统中的引脚电子器件改变时序来对准通道的时序。所述设备可校准测试系统中的通道，使得测试系统的通道具有至多5皮秒的时序错位。

一种示例性测试系统可包括通道，所述通道用于向受测装置(DUT)发送信号以及从DUT接收信号，其中每个通道包括引脚电子器件以向DUT发送测试信号并且从DUT接收响应信号，并且每个通道包括至少一个可变延迟元件以调整对应通道的时序。示例性测试系统可包括：插槽，其用于将通道接合到DUT；以及校准装置，其连接在插槽中代替DUT，其中所述校准装置用于校准测试系统。校准装置可包括：装置接口，其可连接到插槽；以及多个电路通道，每个电路通道可通过装置接口连接到测试系统的对应通道并且连接到共用节点。所述设备可被配置为使得在校准期间，信号(i)各自从测试系统通过多个电路通道中的一个电路通道传递，并且通过多个电路通道中的其他电路通道回到测试系统，或(ii)各自从测试系统通过多个电路通道中的其他电路通道传递，并且通过多个电路通道中的一个电路通道回到测试系统。示例性测试系统可包括下列特征中的一个或多个(单独地或组合地)。

多个电路通道中的其他电路通道可包括除了多个电路通道中的一个电路通道之外的所有多个电路通道。每个通道的引脚电子器件可包括用于输出测试信号的引脚驱动器和用于接收测试信号的比较器电路。在信号各自从测试系统通过多个电路通道中的一个电路通道传递的情况下：后续信号通过多个电路通道中的不同电路通道传递回到测试系统。在信号各自从测试系统通过多个电路通道中的其他电路通道传递的情况下：后续信号穿过多个电路通道中的其他电路通道中的不同电路通道。多个电路通道中的每一个可包括电路迹线。多个电路通道中的每一个可包括阻抗元件。阻抗元件可包括电阻器，该电阻器是包括共用节点的电阻分压器网络的一部分。阻抗元件连同接收通道的驱动器阻抗和负载阻抗的组合可构成匹配阻抗网络。

校准装置可具有与DUT的封装尺寸相同的封装尺寸。校准可包括通过改变通道中的可变延迟元件所提供的延迟来对准通道的时序。校准装置可校准测试系统中的通道，使得测试系统的通道具有至多5皮秒的时序错位。

一种校准测试系统的示例性方法使用包括以下各项的设备，所述测试系统包括多个通道和用于接纳受测装置的插槽：装置接口，其可连接到插槽；以及多个电路通道，电路通道中的每一个可通过装置接口连接到测试系统的对应通道并且连接到共用节点。示例性方法包括：从测试系统传递信号，使得每个信号穿过多个电路通道中的一个电路通道，并且通过多个电路通道中的其他电路通道回到测试系统；基于信号的传递来确定时序信息；以及基于时序信息来确定校准信息。

示例性方法可包括下列特征中的一个或多个(单独地或组合地)。多个电路通道中的其他电路通道可包括除了多个电路通道中的一个电路通道之外的所有多个电路通道。确定时序信息可包括将时序信息并入到方程组中，并且通过求解所述方程组来求解校准信息。

一种校准测试系统的示例性方法使用包括以下各项的设备，所述测试系统包括多个通道和用于接纳受测装置的插槽：装置接口，其可连接到插槽；以及多个电路通道，电路通道中的每一个可通过装置接口连接到测试系统的对应通道并且连接到共用节点。示例性方法包括：从测试系统传递信号，使得每个信号穿过一组多个电路通道，并且通过多个电路通道中的一个电路通道回到测试系统；基于信号的传递来确定时序信息；以及基于时序信息来确定校准信息。

示例性方法可包括下列特征中的一个或多个(单独地或组合地)。所述一组多个电路通道可包括除了多个电路通道中的一个电路通道之外的所有多个电路通道。确定时序信息可包括将时序信息并入到方程组中，并且通过求解所述方程组来求解校准信息。

本说明书(包括此发明内容部分)中所描述的特征中的任何两个或更多个可组合在一起以形成本文未具体描述的具体实施。

本文所述的系统和技术、或其一部分可被实现为计算机程序产品或被计算机程序产品控制，该计算机程序产品包括存储于一个或多个非暂态机器可读存储介质上的指令，并且所述指令可在一个或多个处理装置上执行以控制(例如，协调)本文所描述的操作。本文所述的系统和技术、或其一部分可被实现为设备、方法或电子系统，所述设备、方法或电子系统可包括一个或多个处理装置以及存储用于实现各种操作的可执行指令的存储器。

附图和以下具体实施方式陈述了一个或多个具体实施的详细信息。通过具体实施和附图以及通过权利要求书，其他特征和优点将显而易见。

附图说明

图1是ATE测试系统的例子。

图2是ATE中所包括的电路的例子。

图3是ATE的引脚电子器件中所包括的电路的例子。

图4是ATE与DUT插槽之间的连接的例子。

图5是可用于在ATE上执行时序校准的校准装置的例子。

不同图中的类似附图标记指示类似元件。

具体实施方式

制造商通常在各种制造阶段测试装置。在示例性制造过程中，在单个硅片上制作大量集成电路。将晶片切割成各个称为晶粒的集成电路。将各晶粒加载到框架中，并附接键合线以将晶粒连接到从框架延伸的引线。然后，将被加载的框架封装在塑料或另一封装材料中，以生成成品。

制造商出于经济上的刺激而要在制造工艺中尽可能早地检测并丢弃有缺陷元件。因此，许多制造商在将晶片切割成晶粒之前在晶片级处测试集成电路。在封装之前标记缺陷电路并通常将其丢弃，从而节省封装缺陷晶粒的成本。作为最后的检查，许多制造商在运输之前测试每件成品。这种过程测试封装件中的零件，这些零件已经在裸片上添加了额外费用。因此，具有精确的测试结果减少了对丢弃有价值零件的需要。

为了测试大量部件，制造商通常使用ATE(或“测试器”)。响应于测试程序中的指令，ATE自动生成待施加到DUT的输入信号，并且监测输出信号。ATE将输出信号与预期响应进行比较，以确定DUT是否有缺陷。

参见图1，用于测试DUT 18(诸如半导体器件)的示例性ATE系统10包括测试器12。为控制测试器12，系统10包括通过硬线连接16与测试器12连接的计算机系统14。在示例性操作中，计算机系统14向测试器12发送命令以启动用于测试DUT 18的例程和函数的执行过程。这些执行测试例程可启动测试信号的产生和将测试信号发送至DUT 18以及收集该DUT的响应。系统10可测试多种类型的DUT。例如，DUT可为半导体器件，诸如集成电路(IC)芯片(例如，存储器芯片、微处理器、模拟-数字转换器、数字-模拟转换器等)，或其他器件。

为了提供测试信号和收集来自DUT的响应，测试器12连接到DUT18的内部电路的接口。例如，DUT可插入测试器中的插槽内，该插槽含有DUT与测试器之间的电连接的接口。导体20(例如，一个或多个导电通路)连接到该接口，并且用于向DUT 18的内部电路递送测试信号(例如，AC或DC测试信号等)。导体20还响应于由测试器12提供的测试信号来感测信号。例如，可在引脚22处感测电压信号或电流信号以响应测试信号，并且该电压信号或电流信号可通过导体20发送至测试器12以供分析。也可对DUT 18中包括的其他引脚执行这种单端口测试。例如，测试器12可向其他引脚提供测试信号和收集通过导体(其传递所提供的信号)反射回去的关联信号。通过收集反射信号，可将引脚的输入阻抗连同其他单端口测试量一起表征。在其他测试场景中，可通过导体20将数字信号发送至引脚22以在DUT 18上存储数字值。一旦存储，就可访问DUT 18以检索此存储数字值并将其通过导体20发送至测试器12。然后可识别检索的数字值以确定是否在DUT 18上存储了正确的值。

除了执行单端口测量，测试器12还可执行双端口测试。例如，可通过导体20将测试信号注入引脚22中，并且可从DUT 18的一个或多个其他引脚收集响应信号。可将该响应信号提供给测试器12以确定多个量，诸如增益响应、相位响应和其他吞吐量测量量。

还参见图2，为了向DUT(或多个DUT)的多个连接器引脚发送测试信号和从中收集测试信号，测试器12包括可与许多引脚通信的接口卡24。例如，接口卡24可向(例如)32、64或128个引脚发送测试信号并收集对应的响应。通往引脚的每个通信链路通常称为通道，并且通过向多个通道提供测试信号，由于可同时执行多个测试，因而缩短了测试时间。除了在接口卡上具有许多通道，通过在测试器12中包括多个接口卡，可增加通道的总数，从而进一步缩短测试时间。在本例中，示出两个附加的接口卡26和28以证明测试器12可容纳多个接口卡。

每个接口卡包括一个或多个专用集成电路(IC)芯片(例如，专用集成电路(ASIC))用于执行特定测试功能。例如，接口卡24包括IC芯片30用于执行引脚电子器件(PE)测试。具体地讲，IC芯片30具有PE级34，其包括用于执行PE测试的电路。另外，接口卡26和28分别包括IC芯片36和38，所述芯片包括PE电路。通常，PE测试涉及向DUT(例如，DUT 18)发送AC测试信号或波形并且收集响应以进一步表征DUT的性能。例如，IC芯片30可(向DUT)发送代表用以存储在DUT上的二进制值矢量的交流测试信号。一旦存储了这些二进制值，就可由测试器12访问DUT以确定是否存储了正确的二进制值。由于数字信号通常包括电压突变，因此IC芯片30上的PE级34中的电路与其他测试电路(例如，参数测量单元(PMU)电路，其未在图中示出)相比以相对较高速度操作。PE测试还可涉及向测试信号添加抖动并且在存在抖动的情况下观察DUT操作。

在该示例性具体实施中，为了将测试信号从接口卡24传递到DUT18，一个或多个导电迹线40将IC芯片30连接到接口板连接器42，该接口板连接器允许信号从接口板24输入和输出。接口板连接器42还连接到一个或多个导体44，这些导体连接到接口连接器46，该接口连接器允许信号从测试器12输入和输出。在该例子中，导体20连接到接口连接器46以便在测试器12与DUT 18的引脚之间双向传递信号。在一些具体实施中，可使用接口装置将一个或多个导体从测试器12连接到DUT。例如，DUT(例如DUT 18)可安装到装置接口板(DIB)上以提供到每个DUT引脚的路径。在这种布置中，导体20可连接到DIB以将测试信号放置在DUT的适当引脚(例如，引脚22)上。

在一些具体实施中，导电迹线40和导体44分别连接IC芯片30和接口板24以递送和收集信号。IC芯片30(连同IC芯片36和38)可具有多个引脚(例如，8个、16个等)，这些引脚分别与多个导电迹线和对应导体连接以提供信号和从DUT收集信号(例如，经由DIB)。另外，在一些具体实施中，测试器12可连接到两个或更多个DIB以将接口卡24、26和28所提供的通道接合到一个或多个受测装置。

为了启动和控制由接口卡24、26和28执行的测试，测试器12中的PE控制电路50提供测试参数(例如，测试信号电压电平、测试信号电流电平、数字值等)以用于产生测试信号和分析DUT响应。PE控制电路可使用一个或多个处理装置来实施。处理装置的例子包括但不限于微处理器、微控制器、可编程逻辑(例如，现场可编程门阵列)和/或它们的组合。测试器12还包括计算机接口52，其允许计算机系统14控制由测试器12执行的操作并且还允许数据(例如，测试参数、DUT响应等)在测试器12与计算机系统14之间传递。

PE与DUT之间的电路径可在其延迟方面具有可变性。如本文所述，这可归因于不同物理长度路径(其可由封装要求规定)和/或具有例如由于材料特性可变性引起的不同电延迟的相等物理长度路径。也就是说，每单位长度的传播延迟可对于通往DUT的不同通道路径为不同的。时序校准可用于补偿可变延迟。

更具体地讲，如上文解释，示例性ATE包括多个通道，经由所述通道在ATE与DUT之间发送信号。参见图3，在示例性具体实施中，每个此类通道50包括驱动器51和比较器电路52。驱动器51将对应于数据输入54的信号发出到DUT(在图3中未示出)。比较器电路52从DUT接收信号，将所接收的信号与已知值55、56进行比较，并且将此类比较的输出57、58发送到ATE内部或外部的处理电路。如所指出，通道之间的时序延迟可影响ATE所进行的测量的精度。可校准通道以减小这样的时序延迟。校准可包括(例如)确定两个或更多个通道之间的时序差，并将延迟编程到被认为“较快”的通道中，以便使通道的传输时序基本上相等。这些延迟(例如，“延迟调整输入”)60、61可通过将数据编程到可变延迟元件63(在通道的驱动路径中)和可变延迟元件64(在通道的接收路径中)中的一个或两个中来编程到通道中。所编程的数据调整对应通道中的延迟，从而补偿通道之间的延迟差异。

图4示出了示例性通道卡66，其含有经由接口板70连接到DIB 69的各种PE板67。如图4所示，通道卡含有对应于不同测试器通道的迹线71。那些迹线接合到接口板上的对应(同轴)电缆72，并且接着接合到DIB上的对应迹线73。在其他具体实施中，PE与DUT插槽之间的连接可不同于所示的连接，例如，所述连接可更简单或更复杂。其中可插入DUT的DUT插槽75经由接口连接器(未示出)连接到DIB上的迹线，从而实现测试器中的PE电路与DUT插槽75之间的电通路。

在图4的例子中，归因于封装问题，通道卡上的PCB迹线长度可能没有相等长度。即使PCB迹线长度71是相等的，其也可能由于不同的单位长度传播延迟而没有相等电长度。这可由迹线中所包含的材料的可变性(例如，PCB玻璃编织效应和其他)引起。电缆72可具有类似的电长度差异和/或物理长度差异。DIB迹线73也是如此。尽管由前述差异引起的延迟可分别相对较小，但在一些具体实施中，测试系统将直接在DUT输入/输出(I/O)引脚处具有非常小(约5皮秒或更少)的歪斜。因此，时序校准可用于调整每个通道的延迟并且从而补偿(例如，校正)延迟差异。

为了执行时序校准，可将校准装置插入DUT插槽75中代替DUT。在DUT连接的位置处(例如，在DUT插槽中)使用校准装置的优点在于，对信号实际上连接到DUT I/O引脚所在的点(例如，在插槽中)进行校准。因此，连接路径中的所有元件均包括在校准中。为了校准PE接收延迟，校准装置连接在N(N≥1)个DUT I/O引脚之间。引脚中的一个可由通道驱动电路(例如，驱动器)驱动。接着，其他引脚(N-1)信号电连接回到PE接收通道中的比较器。或者，其他引脚(N-1)引脚可驱动信号，并且一个(第N个)引脚电连接回到PE接收通道中的比较器。

通过改变延迟，选通脉冲78(图3)允许确定通道之间的一致时间偏差。为了校准PE驱动延迟，N个通道中的一个通道用作接收器。其他通道一次一个地驱动校准装置。可检测不同驱动路径之间的歪斜并且可调整驱动延迟，使得每个路径在单个接收通道处产生相同到达时间。为了校准接收通道的驱动路径，过程转移到不同接收通道并且重复该过程，包括先前接收通道的驱动路径。在下文中详细描述该过程。

图5中示出可用于执行前述校准过程的校准装置80的例子。在示例性具体实施中，1:N电阻分压器网络81(N≥1)经由共用电压节点将一个参考电路通道连接到N个电路通道，从而导致电压除以N(意味着每个接收器查看到由任何通道驱动的信号的1/N)。如图所示，校准装置的电路通道(含有R1至R11)连接到测试器的对应通道，其包括驱动器和比较器电路，诸如图3所示并且相对于图3所描述的那些驱动器和比较器电路。

在示例性操作中，测试器驱动信号通过电阻器R1，并且电阻器R2至R11提供回到比较器的电路通道以进行去歪斜校准。任何电阻器(R)均可被驱动，例如，网络为双向的，所以所述网络可用于对驱动或接收路径进行去歪斜。因此，可将信号驱动通过R2至R11中的每一者进入R1中。一般来讲，该概念是使用一个测试器通道(例如，连接到含有R1的电路通道的通道)作为参考。参考通道可充当驱动器(信号源)以及比较器这两者，该驱动器用于校准其他通道的比较时序，该比较器用于校准其他通道的驱动时序。因为参考电路通道(例如，含有R1的电路通道)要么用于驱动、要么用于接收，所以该电路通道上的延迟无助于通道之间的延迟差异。因而，可通过集中于穿过含有R2至R11的电路通道的延迟来执行去歪斜。可在每个通道上在PE的接收部分处测量延迟，并且相应地对延迟进行调整，例如，通过编程可变延迟元件(如图3所示的那些元件)。一旦含有R1的电路通道已被用作参考路径，就使用含有R2的电路通道作为参考、接着使用含有R3的电路通道并且以此类推重复校准过程，如下所述。

更具体地讲，在示例性具体实施中，在含有R1的电路通道上驱动信号，并且在含有R2至R11的电路通道上接收信号。接着，在含有R2的电路通道上驱动信号，并且在含有R1和R3至R11的电路通道上接收信号。接着，在含有R3的电路通道上驱动信号，并且在含有R1、R2和R4至R11的电路通道上接收信号，以此类推。或者，在含有R1至R10的电路通道上驱动信号，并且在含有R11的电路通道上接收信号。接着，在含有R1至R9和R11的电路通道上驱动信号，并且在含有R10的电路通道上接收信号。接着，在含有R1至R8、R10和R11的电路通道上驱动信号，并且在含有R9的电路通道上接收信号，以此类推。通过校准装置的信号传输和接收的组合用于生成校准矩阵，其用于校准测试通道。下文描述示例性校准过程的细节。

图5所示的各个电阻器可为嵌入式电阻器、表面安装式电阻器、薄膜电阻器，或电阻性元件的任何组合。或者，电阻器可用任何适当嵌入式或非嵌入式阻抗产生元件来替代。在一些具体实施中，校准装置可不含特定电阻器或阻抗产生元件，而是各个电阻器可用没有附加阻抗的电路迹线替代。就这一点而言，可在示例性校准装置中所使用的分压器网络中包括任何适当电路元件。

如上文所指出，在示例性具体实施中，校准装置中的分压器网络可用印刷电路板上的离散装置(例如，表面安装式电阻器)实施。这种类型的装置的优点可包括较严格的阻抗控制以及减少对特殊嵌入层合物的需要。或者，分压器网络可被实施为印刷电路板(PCB)内部的一组嵌入式装置(例如，电阻器)，所述印刷电路板的尺寸匹配DUT封装件的尺寸以允许校准装置装配到DUT插槽中。因此，对于每个类型的DUT，可针对校准使用专用校准装置，其尺寸被设计为匹配或大致接近DUT的尺寸。

就这一点而言，在一些具体实施中，至少该装置的形成到插槽的触点的连接的那部分接近DUT的尺寸。尽管在一些具体实施中可能理想的是复制实际DUT封装件，但一些具体实施可使用具有将装配到插槽中的凸起的较大装置。在一些情况下，具体实施取决于正使用的插槽或接触装置的设计。

使用由嵌入在标准印刷电路板内部的装置(例如，电阻器)构成的无源结构并且匹配DUT的物理尺寸的示例性具体实施还可具有以下优点：在DUT位置处实现信号的时序校准，而不需要在校准之前对测试设置进行修改(例如，移除插槽等)(例如，示例性校准装置因此在DUT插槽内部有效地实施测试点，从而实现对在测试期间实际上由DUT查看到的信号时序的测量)；实现相对严格的延迟匹配(例如，5皮秒或更少)；实现在现有DUT插槽和测试器中的可用性，因为很少需要特定几何形状、引脚布局或电源，这是由于具有很少或没有有源电路；并且实现相对较便宜并且使用标准PCB制造技术的大批量生产(因为具有很少或没有离散部件，不必进行组装，并且所得板相对较坚固)。

阻抗元件(例如，电阻器)可被选择为使得阻抗元件连同接收通道的驱动器阻抗和负载阻抗的整个组合产生匹配阻抗网络。例如，当从50欧姆源驱动电路通道并且剩余10个电路通道端接于50欧姆负载中时，则计算电阻器值以使得负载加上阻抗元件的整个组合呈现50欧姆负载以匹配驱动器50欧姆源。就这一点而言，为了减少在分压器网络树处的反射，在使用电阻器或其他阻抗产生装置的具体实施中，可以这样的方式选择阻抗以使得每个路径在向分压器里面看时查看到“X”(X≥1)欧姆阻抗(假设“X”欧姆系统)。因此，阻抗值Z为：

Z＝X*(N-1)/(N+1)，

其中N是分压器网络中的阻抗产生元件的数量。

下文解释使用图5的示例性校准装置的校准过程的例子。就这一点而言，ATE(诸如本文所述的ATE)还可使用TDR技术来执行校准。然而，TDR技术单独可能不产生所需去歪斜水平(例如，大约几皮秒)。因此，本文所述的校准装置连同以下对应过程可用于补充TDR技术，并且产生所需去歪斜水平(例如，5皮秒或更少)。就这一点而言，5皮秒或更少是所需去歪斜水平的例子；然而，在一些具体实施中，所需去歪斜水平可多于或少于5皮秒。因此，本文所述的设备和过程不限于产生5皮秒或更少的去歪斜。

为了校准数组通道，将图5的校准装置安装到DUT插槽中。就这一点而言，校准装置包括配合到DUT插槽中的对应物理和电接口的物理和电接口。校准装置将一组预先选择的总线引脚一起连接到校准装置内的共用点(电压节点84)。在图5的示例性校准装置中，这些通道通过匹配电阻器分压器网络中的电路通道一起连接到校准装置内的共用点。可驱动任何电阻，并且分压器网络是双向的并可用于对准驱动通道和接收通道。

在示例性操作中，N+1个通道中的一个通道将(开路)振幅V的电压信号驱动到这组通道中。在电阻器分压器网络之后，达到剩余N个通道比较器中的每一个的50欧姆接线端的信号将为V/2N。在1:10网络的例子中，如果一个通道(例如，通往含有R2的电路通道)驱动1.5v(开路)摆幅，则用于剩余10个接收通道中的每一个的比较器将查看到75mv摆幅。该摆幅可用于对10个比较通道进行去歪斜。在操作中，一次将一个通道驱动到校准装置中，并且使用剩余比较通道执行二分搜索。由于在测试器接口处对准测试器驱动和比较时序，因而以下方程将测得的比较器时序t_{cmp_i_j}与通道DIB长度联系起来：

t_{cmp_i_j}+t_{DIB_cal_j}-t_{dib_len_j}＝t_{drv_prog}+t_pd-t_{DIB_cal_i}+t_{dib_len_i}

其中t_{cmp_i_j}是在通道i正驱动到网络中时的通道j的比较器搜索时间结果；t_{DIB_cal_j}和t_{DIB_cal_i}分别是通道j和i的TDR DIB校准迹线长度；t_{dib_len_j}和t_{dib_len_i}是真实DIB迹线长度；t_{drv_prog}是驱动程序时间；并且t_pd是通过网络的传播延迟。在迭代通过所有驱动通道之后，生成将驱动时间与比较时间联系起来的方程组。可求解这些方程以获得真实DIB迹线长度。该信息可用于校准ATE的通道。

在另一个示例性操作中，N+1个通道中的N个通道将(开路)振幅V的电压信号同时驱动到分压器网络中。剩余(第N+1个)通道被配置为比较通道以观测来自分压器网络输出的复合波形。在该例子中，在分压器网络之后，达到比较通道的50欧姆接线端的信号将为V/2，并且该信号与N无关。如果N个通道驱动1.5v(开路)摆幅，则用于接收通道的比较器将查看到750mv摆幅。

校准过程如下。连接到校准装置的分压器网络的一个通道被选择为比较通道(例如，连接到含有R1的电路通道的通道)，并且分压器网络中的剩余通道被编程为将相同摆幅同时驱动到分压器网络中。比较通道通过50欧姆端接到DC电压并且观测来自分压器网络的复合驱动波形。记录在共用驱动波形的50％处的比较时间。通过选择不同比较通道来重复前述操作，直到已经迭代所有通道为止。可通过使用通过分压器网络的已知传播延迟来校准去驱动-比较通道歪斜。校准目标是对准驱动通道和比较通道，使得所有比较通道将在驱动程序时间加上校准装置的传播延迟处找到驱动波形。在示例性具体实施中，可通过将延迟编程到可变延迟元件中来执行校准。

以下方程用于使用测得的比较器时序t_{cmp_j}找出通道DIB长度：

其中t_{cmp_j}是在其他N个通道正驱动到1:N网络中时的通道j的比较器搜索时间结果；t_{DIB_cal_j}和t_{DIB_cal_i}分别是通道j和i的DIB校准迹线长度；t_{dib_len_j}和t_{dib_len_i}是其真实DIB长度；t_{drv_prog}是驱动程序时间；并且t_pd是通过网络的传播延迟。此处一个假设是驱动通道被适度地对准，使得其转变重叠，并且复合波形的驱动时间是所有驱动通道的平均时间。在重新整理各项之后，获得每个比较通道j的DIB迹线长度的线性方程，如下：

对于1:10分压器网络，可从上述方程构造以下线性方程以确定真实DIB长度：

在用于求解前述线性方程的第一个迭代期间，使用来自TDR校准的DIB校准值。在确定新DIB长度之后，将其施加回测试器以校正驱动和比较时序，并且将那些长度用作下一个迭代的新DIB校准值。就这一点而言，DIB迹线长度(例如，图4的元件73)是表征整体校准去歪斜值的术语，并且在执行校准时与其他校准术语一起加入。在DIB之前的任何项(例如，图4的通道卡66上的迹线或板70上的电缆)通常已经在其他(例如，工厂和工作)独立校准中予以考虑。在其他具体实施中，可能不是这种情况，并且校准装置可用于校正由通往/来自DUT的所有电线或其任何适当子集造成的去歪斜。

尽管本说明书描述了与“测试”和“测试系统”有关的示例性具体实施，但本文所述的装置和方法可用于校准任何适当系统，并且不限于校准测试系统或校准本文所述的示例性测试系统。

如本文所述执行的测试和校准可使用硬件或硬件和软件的组合来实施。例如，类似本文所述测试系统的测试系统可包括位于各种点处的各种控制器和/或处理装置。中央计算机可协调在各种控制器或处理装置当中的操作。中央计算机、控制器和处理装置可执行各种软件例程来实现对测试和校准的控制和协调。

测试和校准可至少部分地使用一个或多个计算机程序产品来控制，所述计算机程序产品例如为一个或多个信息载体(诸如一个或多个非暂态机器可读介质)中有形地体现的一个或多个计算机程序，用于由一个或多个数据处理设备执行或控制一个或多个数据处理设备的操作，所述数据处理设备例如为可编程处理器、计算机、多台计算机和/或可编程逻辑部件。

计算机程序可采用任何形式的编程语言编写，包括编译或解释语言，并且其可被以任何形式配置，包括作为独立程序或作为模块、部件、子程序或适用于计算环境中的其他单元。计算机程序可被配置在一台计算机上或者在一个站点处或分布在多个站点并且通过网络互连的多台计算机上执行。

与实施全部或部分测试和校准相关联的动作可由一个或多个可编程处理器执行，所述处理器执行一个或多个计算机程序来完成本文所述的功能。全部或部分测试和校准可使用专用逻辑电路(例如，FPGA(现场可编程门阵列)和/或ASIC(专用集成电路))来实施。

适用于计算机程序执行的处理器包括(举例来说)通用和专用微处理器两者，以及任何种类数字计算机的任何一个或多个处理器。通常，处理器将从只读存储区或随机存取存储区或这二者接收指令和数据。计算机(包括服务器)的元件包括用于执行指令的一个或多个处理器以及用于存储指令和数据的一个或多个存储区装置。通常，计算机还将包括(或者操作性地耦接以从其接收数据或向其传输数据或进行这两者)一个或多个机器可读存储介质，诸如用于存储数据的大容量PCB，例如，磁盘、磁光盘或光盘。适于实施计算机程序指令和数据的机器可读存储介质包括：所有形式的非易失性存储区，包括(以举例的方式)半导体存储区装置，例如EPROM、EEPROM和快闪存储区装置；磁盘，例如内部硬盘或可拆卸磁盘；磁光盘；以及CD-ROM和DVD-ROM盘。

如本文所用的任何“电连接”可暗指直接的物理连接，或包括中间部件但仍允许电信号在所连接的部件之间流动的连接。除非另有说明，否则无论是否用“电”来修饰术语“连接”，本文中所提到的任何涉及电路的“连接”均为电连接，而不一定是直接的物理连接。

本文所述的不同具体实施的元件可组合在一起以形成未在上面具体阐明的其他实施例。多个元件可被排除在本文所述的结构之外而不对其操作产生不利影响。此外，各单独元件可组合为一个或多个独立元件来执行本文所述的功能。

Claims

1.一种供在测试系统的校准中使用的设备，所述测试系统包括多个通道和用于接纳受测装置的插槽，所述设备包括：

装置接口，所述装置接口可连接到所述插槽；以及

多个电路通道，每个电路通道可通过所述装置接口连接到所述测试系统的对应通道并且连接到共用节点；

其中所述设备被配置为使得在校准期间，信号要么(i)各自从所述测试系统通过所述多个电路通道中的一个电路通道传递，并且通过所述多个电路通道中的其他电路通道回到所述测试系统，要么(ii)各自从所述测试系统通过所述多个电路通道中的所述其他电路通道传递，并且通过所述多个电路通道中的所述一个电路通道回到所述测试系统。

2.根据权利要求1所述的设备，其中所述多个电路通道中的所述其他电路通道包括除了所述多个电路通道中的所述一个电路通道之外的、所有多个电路通道。

3.根据权利要求1所述的设备，其中在信号各自从所述测试系统通过所述多个电路通道中的一个电路通道传递的情况下：后续信号通过所述多个电路通道中的不同电路通道传递回到所述测试系统。

4.根据权利要求1所述的设备，其中在信号各自从所述测试系统通过所述多个电路通道中的所述其他电路通道传递的情况下：后续信号穿过所述多个电路通道中的所述其他电路通道中的不同电路通道传递。

5.根据权利要求1所述的设备，其中所述多个电路通道中的每个电路通道包括电路迹线。

6.根据权利要求1所述的设备，其中所述多个电路通道中的每个电路通道包括阻抗元件。

7.根据权利要求6所述的设备，其中所述阻抗元件包括电阻器，所述电阻器作为包括所述共用节点的电阻分压器网络的一部分。

8.根据权利要求6所述的设备，其中阻抗元件连同接收通道的驱动器阻抗和负载阻抗的组合构成匹配阻抗网络。

9.根据权利要求1所述的设备，其中所述设备具有与所述受测装置的封装尺寸相同的封装尺寸。

10.根据权利要求1所述的设备，其中校准包括通过使用所述测试系统中的引脚电子器件改变时序来对准通道的时序。

11.一种测试系统，包括：

通道，所述通道用于向受测装置DUT发送信号以及从DUT接收信号；

每个通道包括引脚电子器件以向所述DUT发送测试信号并且从所述DUT接收响应信号，每个通道包括至少一个可变延迟元件以调整对应通道的时序；

插槽，所述插槽用于将所述通道接合到所述DUT；以及

校准装置，所述校准装置连接在所述插槽中代替所述DUT，所述校准装置用于校准所述测试系统，所述校准装置包括：

装置接口，所述装置接口可连接到所述插槽；以及

其中所述测试系统被配置为使得在校准期间，信号要么(i)各自从所述测试系统通过所述多个电路通道中的一个电路通道传递，并且通过所述多个电路通道中的其他电路通道回到所述测试系统，要么(ii)各自从所述测试系统通过所述多个电路通道中的所述其他电路通道传递，并且通过所述多个电路通道中的所述一个电路通道回到所述测试系统。

12.根据权利要求11所述的测试系统，其中所述多个电路通道中的所述其他电路通道包括除了所述多个电路通道中的所述一个电路通道之外的、所有多个电路通道。

13.根据权利要求11所述的测试系统，其中每个通道的所述引脚电子器件包括引脚驱动器和比较器电路，所述引脚驱动器用于输出所述测试信号，所述比较器电路用于接收所述测试信号。

14.根据权利要求11所述的测试系统，其中在信号各自从所述测试系统通过所述多个电路通道中的一个电路通道传递的情况下：后续信号通过所述多个电路通道中的不同电路通道传递回到所述测试系统。

15.根据权利要求11所述的测试系统，其中在信号各自从所述测试系统通过所述多个电路通道中的所述其他电路通道传递的情况下：后续信号穿过所述多个电路通道中的所述其他电路通道中的不同电路通道。

16.根据权利要求11所述的测试系统，其中所述多个电路通道中的每个电路通道包括电路迹线。

17.根据权利要求11所述的测试系统，其中所述多个电路通道中的每个电路通道包括阻抗元件。

18.根据权利要求17所述的测试系统，其中所述阻抗元件包括电阻器，所述电阻器作为包括所述共用节点的电阻分压器网络的一部分。

19.根据权利要求17所述的测试系统，其中阻抗元件连同接收通道的驱动器阻抗和负载阻抗的组合构成匹配阻抗网络。

20.根据权利要求11所述的测试系统，其中所述校准装置具有与所述DUT的封装尺寸相同的封装尺寸。

21.根据权利要求11所述的测试系统，其中校准包括通过改变所述通道中的可变延迟元件所提供的延迟来对准通道的时序。

22.一种校准测试系统的方法，所述测试系统包括多个通道和用于接纳受测装置的插槽，所述方法使用包括以下各项的设备：

装置接口，所述装置接口可连接到所述插槽；以及

其中所述方法包括：

从所述测试系统传递信号，使得每个信号穿过所述多个电路通道中的一个电路通道，并且通过所述多个电路通道中的其他电路通道回到所述测试系统；

基于所述信号的传递来确定时序信息；以及

基于所述时序信息来确定校准信息。

23.根据权利要求22所述的方法，其中所述多个电路通道中的所述其他电路通道包括除了所述多个电路通道中的所述一个电路通道之外的、所有多个电路通道。

24.根据权利要求22所述的方法，其中确定所述时序信息包括将所述时序信息并入到方程组中，并且通过求解所述方程组来求解所述校准信息。

25.一种校准测试系统的方法，所述测试系统包括多个通道和用于接纳受测装置的插槽，所述方法使用包括以下各项的设备：

装置接口，所述装置接口可连接到所述插槽；以及

其中所述方法包括：

从所述测试系统传递信号，使得每个信号穿过一组所述多个电路通道，并且通过所述多个电路通道中的一个电路通道回到所述测试系统；

基于所述信号的传递来确定时序信息；以及

基于所述时序信息来确定校准信息。

26.根据权利要求25所述的方法，其中除了所述多个电路通道中的所述一个电路通道之外，所述一组所述多个电路通道包括所有所述多个电路通道。

27.根据权利要求25所述的方法，其中确定所述时序信息的步骤包括将所述时序信息并入到方程组中，并且通过求解所述方程组来求解所述校准信息。