JPH01188027A - ディジタル−アナログ較正システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のディジタル−アナログ・コンバータを
使用するシステム、例えば自動回路テスト装置に関する
。

（従来の技術および解決しようとする課題）ディジタル
−アナログ・コンバータは、オフセット及び利得誤差を
有しその結果同じディジタル入力に対して異なるアナロ
グ出力を生じることになる。

ある自動回路テスタにおいては、複数のディジタル−ア
ナログ・コンバータが晟初に組合された時較正される。

（課題を解決するための手段） 本発明は、−特質において、較正メモリーにおける各デ
ィジタル−アナログ・コンバータ（ＤＡＣ）に対する較
正特性を格納することにより、またデータがあるＤＡＣ
に対して送出される時このＤＡＣに対して格納された較
正特性を用いてディジタル・データを調整することによ
り、複数のＤＡＣを較正することを特徴とする。

望ましい実施態様においては、このＤＡＣは自動回路テ
スト装置の一部であり、各オフセットおよび利得メモリ
ーに格納されるオフセットおよび利得の両補正特性かあ
り、ディジタル・デ・−夕は、式ｙ＝ｍｘ＋ｂ　（但し
、ｙは調整されたディジタル・データ、ｍは利得補正特
性、Ｘは元のディジタル・データ、およびｂはオフセッ
ト補正特性である）に従って乗算／累算回路により行な
われ、この乗算／累算回路はオフセットおよび利得メモ
リーに対して用いられた同じアドレスによリアドレス指
定される制御メモリーからの制御信号および状態装置か
らの制御信号により制御され、出力マルチプレクサを用
いてＤＡＣに対し調整されたディジタル・データか元の
ディジタル・データかを選択的に出力し、元のディジタ
ル・データを格納するエコー・メモリーが、Ｒ後にｙＪ
ＥＪ整されたディジタル・データを格納するＲ後の値の
レジスタと、および元のデータ、Ｒ後の組の調整された
データ、またはＤＡＣと通信するバス上のデータの選択
的な読戻しを行なうリードパック・マルチプレクサと結
合して用いられる。

本発明は、その別の特質において、各ＤＡＣ毎に、ＤＡ
Ｃにより使用されると予期されるある範囲のディジタル
値と関連する最小および最大の値を入力する結果生じる
アナログ出力を測定することにより、複数のＤＡＣの較
正の際使用されるオフセットおよび利得補正特性を決定
する方法を特徴とする。オフセットおよび利得補正特性
は、更に各ＤＡＣ毎に法定され、またオフセットおよび
利得メモリーにおける同じアドレスに格納される。

このようなシステムおよび較正方法は、ディジタル・デ
ータがデータ・バス速度で与えられるため、高精度の１
６ビツｌ−Ｄ　Ａ　Ｃの非常に正確な（１００μボルト
、オーダーまで正確）較正を可能にする。ＤＡＣはパワ
ーアップ毎に較正することができるため、ＤＡＣ特性に
おける長期の変化は重要ではない。更に、あるテスト手
順の間あるＤＡＣに対し与えられると予期されるディジ
タル値の範囲に対し較正特性を決定することにより、精
度が更に向上する。

本発明の他の利点および特徴については、その望ましい
実施ｎ様の以降の記述から明らかになるであろう。

本発明の望ましい実施態様を以下に記述する。

（実施例） 第１図においては、テスト中の電子装置　（Ｄ　ＵＴ）
１２をテストするための自動テスト・システム１０が、
複数の高精度の１６ビツトのディジタル−アナログ・コ
ンバータ（ＤＡＣ＞１４を使用する。単一のＤＡＣの較
正回路１６（第２図において以下に詳細に述べる）が接
続されて、コンピュータ・インターフェースおよびデー
タ・バス・ファンアウト２２からの元のディジタル・デ
ータをシステム・データ・バス１８上で受取り、調整さ
れたディジタル・データをモジュール・データ・バス２
０（Ｄ／Ａデータ・バスとも呼ばれる）を介してＤＡＣ
１４へ与える。

テスト・システム１０の全体的な制御は、システム・イ
ンターフェース回路３８を介してコンピュータ・インタ
ーフェースおよびファンアウト２２と接続されたコンピ
ュータ３６により与え：３れる。システム・データ・バ
ス１８はまた、ディジタル・データをピン・スライス回
路２４、パターン発生器（ゼネレータ）２６、タイミン
グ発生器（ゼネレータ）２８、アナログ回路３０、フォ
ーマツタ３２およびテスト・ヘッド３４に対し与えるよ
うに接続されている。ビン・スライス回路２４、パター
ン・ゼネレータ２６、タイミング・ゼネレータ２８およ
びアナログ回＃１３０は全てフォーマツタ３２に対して
入力され、テスト・ヘッド３４を介してＤＵＴ１２に与
えられるテスト信号の生成において使用される入力を生
じる。アナログ回路３０はまた直接テスト・ヘッド３４
に対して入力され、ＤＵＴ１２に対してアナログ入力を
与える。

次に第２図においては、ＤＡＣ較正回路１−６は、エコ
ーＲＡＭ４０（修正されないディジタル・データを格納
する）、制御ＲＡＭ４２（較正および回路作動制御信号
を格納する）、利得ＲＡＭ４４（利得補正特性を格納す
る）、およびオフセットＲＡＭ４６（オフセット補正特
性を格納する）を含み、これらは全てシステムのアドレ
ス・バス４８ならびにシステム・データ・バス１８と接
続されている。利得ＲＡＭ４４およびオフセットＲＡ　
Ｍ　４６は、それぞれ利得およびオフセット特性（１６
ビツト・ワード）を乗算／累算回路（ＭＡＣ）５８に対
して与えて、システム・データ・バス１８上で直接ＭＡ
Ｃ５８に対して与えられる各ディジタル・データを修正
するように接続されている。状態装置６０は、制御ＲＡ
Ｍ４２からの出力およびデータ・バス回線６４上の信号
が入力され、ＭＡＣ５８の制御を行ない、このＭＡＣは
また制御ＲＡＭ４２から直接与えられる制御信号によっ
ても制御される。ＭＡＣ５８の出力は出力マルチプレク
サ５４に対する入力の１つであり、その出力はモジュー
ル・データ・ベース２０において与えられる。出力マル
チプレクサ５４は状態装置６０の出力および制御ＲＡＭ
４２の出力によって制御される。システム・データ・バ
ス１８はまた、出力マルチプレクサ５４の入力と接続さ
れ（ＭＡＣ較正手順のバイパスを許容するため）ると共
にアドレス・バス４８と接続されて、ＤＡＣ１４に対し
アドレス情報を送出する。

読戻しくリードパック）マルチプレクサ５２は接続され
て、エコーＲＡＭ４０の出力、最終値読戻しくリードパ
ック）レジスタ５６の出力、またはモジュール・データ
・バス２０上のデータを、制御ＲＡＭ４２からの制御信
号の制御下でシステム・データ・バス１８と選択的に接
続する。

（動　作） 動作においては、自動テスト・システム１０は、パター
ン・ゼネレータ２６により生成されるディジタル・テス
ト・パターンをＤＵＴ１２に対して与え、出力を予期さ
れる出力と比較する。１６ビツトＤＡＣ１４を用いて、
正確な出力（１００μボルトまでの精度）をアナログ回
路に対して与え、この回路が更にタイミング・ゼネレー
タ２８、フォーマツタ３２およびテスト・ヘッド３４に
より使用されるアナログ出力を与える。

パワー・アップ初期化シーケンスの後制御ＲＡＭ４２に
おけるアドレスに格納された制御データに従って、ＤＡ
Ｃ較正回路１６は２つのモードで、即ち、通常のデータ
・バスあるいはデータ修正システムとして使用される。

ＤＡＣ較正回路１６が通常のデータ・バスとして作動す
る時は、データ、アドレスおよび制御信号は単にバッフ
ァされ、次いでＤＡＣ１４へ送出される。ＤＡＣＭ正回
路１６がデータ修正システムとして作動する時は、′シ
ステム・データ・バス１８を介して入力されるデータは
、関数ｙ＝ｍｘ＋ｂ　（但し、ｙはＤ　Ａ　Ｃ１４に対
し出力される操作されたデータの値であり、Ｘは元のデ
ータの値、ｍはアドレス指定されつつあるＤＡＣ１４に
対して利得ＲＡＭ４，１に格納される利得補正特性、お
よびｂはアドレス指定されつつあるＤＡＣ１４に対しオ
フセットＲＡ　Ｍ２Ｏに格納されるオフセット補正特性
である）に従ってＭＡＣ５８により操作される。いずれ
のモードでも、ディジタル・データは、各ＤＡＣ１４の
アドレスがシステム・アドレス・バス上に送出された後
このＤＡＣに対して送出されるのである。

利得およびオフセット補正特性は、システムのＰｎ期化
の間、システムのアナログ−ディジタル・コンバータ（
ＡＤＣ）およびアナログ・マルチプレクサ・スイッチ・
マトリックス（共に図には示されない）を用いて、実際
の回路のテスト中に生じる筈の電圧範囲と関連した電圧
を生じる時ＤＡＣ１４の応答を測定して決定され格納さ
れる。第３図においては、ＤＡＣ１４を較正する際、コ
ンピュータ３６か較正されるべきＤＡＣ１４のリストを
生成し、個々のＤＡＣ１４を較正するなめ使用される特
定の粂件およびデータ点（較正のための烈火および最小
の入力値を含む）を３む構造を生成し、「０」のオフセ
ットに対するシステムＡＤＣを較正する。較正される各
ＤＡＣ１４は、次に交互に較正される。オフセットＲＡ
Ｍ４６におけるオフセット補正値は０．０ボルトにセッ
トされ、利得ＲＡＭ４４における利得補正値は１．０に
セットされる０次いでＤＡＣ１４は、モジュール・デー
タ・バス２０上で、ＤＡＣ１４がテスト中受取ることが
予期されるある範囲の値と関連する最小ディジタル値（
ｒＭＩＮＪ）が与えられ、またその結果得られるアナロ
グ出力が測定され、この値は「ｙｏ」とラベルが付され
る。ＤＡＣ１４は次に予期される範囲の値と関連する最
大の予測値（ｒＭＡＸ、）にセットされ、その出力か測
定され、この値は「ｙｆ」のラベルが付される。利得誤
差は（ｙｆ−ｙｏ）／（ＭＡＸ−ＭＩＮ）と等しい、利
得誤差の逆数は利得補正特性値ｍであり、これはこのＤ
ＡＣ１４と対応する利得ＲＡＭ４４におけるアドレスに
格納される。このオフセット補正特性値ｙｏ＊ｍに等し
くセットされ、オフセントＲＡＭ４６の同じアドレスに
格納される。オフセットおよび利得の値は、これらを用
いて予期される値の範囲内にあるディジタル・データを
修正することにより検証され、システム・データ・バス
１８に入力される。その結果得られるアナログ出力は、
システムＡＤＣにより測定され、未修正のディジタル・
データとの間の差が受入れ得る制限内にあるかどうかを
知るためこの未修正のディジタル・データと比較される
。もしこの差が受入れ得る制限内にあるならば、次のＤ
ＡＣ１４が較正される。もしこの差が受入れ得る制限よ
りも大きければ、微小な較正操作が行なわれる。ｙま　
　　゛たはｍの値またはその両方が微小な較正を必要す
るかどうかについて判定がなされ、もしこの制限より下
方に受入れられない差が存在するならば、この場合ｍは
ほとんど影響がないが、ｂが微小に較正されねばならず
、もし前記範囲の上方に受入れられない差が存在するな
らば、ｍは更に大きな影響を有し、ｍを微小に較正しな
ければならず、もしこの範囲の画部分に差が存在するな
らば、その双方をｂｆ！：最初に、次いでｍを微小に較
正する。

微小な較正を行なう際、ｂｔたはｍの値は個々に増分さ
れあるいは減分され、新しいｍまたはｂの各値は予期さ
れる値の範囲内の複数の未修正データによりテストされ
る。その結果得られる出力は、新しいｂまなはｍの値が
受入れ得る制限内にある入力と出力との間の差を生じる
結果となるかどうかを知るため未修正データと比較され
る。もしこの差が依然として制限の外にあるが徐々に小
さくなるならば、ｂまたはｍの値もまた最後の段差と同
じ方向に段差を呈する。もしこの差が最後のｂまたはｍ
の値よりも大きければ、新しいｂまたはＩｌｌ値は他の
方向に段差を呈しよう、もしこの差の符号が変化するな
らば、この方向は逆となり、段差の大きさは小さくなる
。

この較正操作は、特定のＤＡＣ１４により受取られる予
期されたディジタル値の範囲と関連するＭＡＸおよびＭ
ＩＮ値を用いて較正されろＤＡＣ１４毎に用いられる。

状態装置６０およびＭＡＣ５８をして関数（ｙ＝ｍｘ＋
ｂ）を実施させるための適当な制御信号が、パワーアッ
プ初期化シーケンスの間に制御ＲＡＭ４２においてロー
ドされる。ＭＡＣ較正法をバイパスする制御信号が、通
常のデータ・バス・モードにおいて未修正のディジタル
・データを受取るＤＡＣ１４と関連するアドレスにおけ
るＲＡＭ４２に対してロードされる。

回路のテスト手順の間、ＤＡＣ１４はシステム・データ
・バス１８上でＤＡＣ１２正回路１６に対して与えられ
るディジタル値に従って、コンピュータ３６によりセッ
トされる。較正回＃１１６がＲＡＭ４４．４６における
関連するアドレスに格納された利得およびオフセットの
補正値を有するＤＡＣ１４に対してディジタル信号を受
取る時、制９１！ＲＡＭｔ１２における同じアドレスの
制御信号が元のディジタル信号（ｘ）の値をして利得補
正特性（ｍ）により利得ＲＡＭ４４において乗算させ、
また、オフセット補正特性値（ｂ）に対してオフセット
ＲＡＭ／１６において加算させる。この乗算および加算
は、制ｔｌｌＲＡＭ４２および１６の仄態含持つ状態装
置６０からの制御信号の制御下でＭＡＣ５８において行
なわれる。出力は出力マルチプレクサ５１１を介してモ
ジュール・データ・バス２０に与えられる。ハードワイ
ヤード・ロジックが簡単な乗算および加算を行なうため
用いられるため、ディジタル・データは補正され迅速に
各ＤＡＣ１４に対してデータ・バス速度で与えられる。

ＤＡＣ１４により与えられるアナログ信号は、ＤＡＣの
利得およびオフセットの誤差について補償されたデータ
修正として元のデータと対応する。較正回路１６がその
各ＤＡＣに対して未修正の状態で送られるディジタル信
号を受取る時、ＲＡＭ４２に格納された制御信号はデー
タをして未修正の状態で出力マルチプレクサ５４に送出
さ佑る。

システム・データ・バス１８上に与えられる全ての元の
データは、較正回路１６により修正されるか修正されな
いかに従ってエコーＲＡＭ４０において格納される。も
しコンピュータ３６がこれにより送出されるディジタル
・データの読戻し分必要とするならば、データは制ｔｎ
ＲＡＭ１１２により指定されるようにエコーＲＡＭ４０
から読戻しマルチプレクサ５２を介して読戻される。も
しコンピュータ３６がＤＡＣ１４に対して実際に送出さ
れたディジタル・データを読戻すことを必要とするなら
ば、モジュール・データ・バス２０が読戻しマルチプレ
クサ５２を経て接続される。丁度修正した許りの特性デ
ィジタル数を読出すためには、レジスタ５６に格納され
た数かマルチプレクサラ２を通って送出される。

（他の実施態様） 本発明の他の実施態様は特許請求の範囲内において可能
である。

【図面の簡単な説明】

第１図は本発明によるディジタル／アナログ較正回路を
備えた自動回路テスト装置を示すブロック図、第２図は
第１図のシステムのディジタル／アナログ較正回路を示
すブロック図、および第３Ａ図および第３Ｂ図は第２図
の回路により使用される較正手順を示すフローチャー１
・である。 １０・・・自動テスト・システム １２・・・テスト中の電子袋ｆｉ（ＤＵＴ）１４・・・
１６ビツト・ディジタル−アナログ・コンバータ（ＤＡ
Ｃ） １６・・・ＤＡＣ１５！正回路 １８・・・システム・データ・バス ２０・・・モジュール・データ・バス ２２・・・コンピュータ・インターフェース／データ・
バス・ファンアウト ２４・・・ピン・スライス回路 ２６・・・パターン発生器 ２８・・・タイミング発生器 ３０・・・アナログ回路　　　３２・・・フォーマツタ
３４・・・テスト・ヘッド　　３６・・・コンピュータ
３８・・・システム・インターフェース回路４０・・・
エコーＲＡＭ　　　　４２・・・制限ＲＡＭ４４・・・
利得ＲＡＭ ４６・・・オフセットＲＡＭ ４８・・・システムのアドレス・バス ５２・・・読戻しマルチプレクサ ５４・・・出力マルチプレクサ ５６・・・ｎ、Ｐ、値読戻しレジスタ ５８・・・乗３ｆ、／累算回路（ＭＡＣ＞６０・・・状
Ｂ装置　　　　６４・・・データ・バス（外４名） 図面の浄１１ｔ（内容に変更なし） ｆ−続補正書 １、事件の表示 昭和６３年特許願第２７５９８１号 ２、発明の名称 ディジタル−アナログ較正システム ３、補正をする者 １１件との関係　　特許出願人 住所 名　称　　テラダイン・インコーホレーテッド４、代理
人 住　所　東奈都千代田区大手町二Ｉ゛目２番１号５、補
正の対象

Claims (1)

1. 【特許請求の範囲】 １、テスト状態における電子装置をテストする自動テス
   ト・システムにおいて、 複数のディジタル−アナログ・コンバータ （ＤＡＣ）と、 該ディジタル−アナログ・コンバータの各々毎に較正特
   性を格納してディジタル・データに対する均一なアナロ
   グ応答を与える較正メモリーと、元のディジタル・デー
   タを受取り、前記の格納された較正特性を用いて該デー
   タを調整して、前記ディジタル−アナログ・コンバータ
   に入力される時、前記元のディジタル・データと対応す
   るアナログ信号を発生する調整されたディジタル・デー
   タを与える較正手段と、 から構成されるテスト・システム。 ２、前記ディジタル−アナログ・コンバータが各オフセ
   ットおよび利得誤差を有し、前記較正メモリーが、前記
   複数のディジタル−アナログ・コンバータのオフセット
   補正特性を格納するオフセット・メモリーと、前記複数
   のディジタル−アナログ・コンバータの利得補正特性を
   格納する利得メモリーとを含み、 前記較正特性が、前記オフセット補正特性と、前記利得
   補正特性とからなる請求項１記載のテスト・システム。 ３、前記較正手段は、下式に従って前記の調整されたデ
   ィジタル・データを発生する乗算／累算回路を含む請求
   項２記載のテスト・システム。 ｙ＝ｍｘ＋ｂ 但し、ｙは前記の調整されたディジタル・データ、ｍは
   前記の利得補正特性、ｘは前記の元のディジタル・デー
   タ、およびｂは前記オフセット補正特性である。 ４、制御信号を格納して前記乗算／累算回路を制御する
   制御メモリーを更に設け、該制御メモリーは、前記利得
   メモリーおよび前記オフセット・メモリーに対するアド
   レスおよびＤＡＣアドレスと対応するアドレスによリア
   ドレス指定される請求項３記載のテスト・システム。 ５、前記制御メモリーからの少なくとも１つの前記制御
   信号に応答して前記乗算／累算回路を制御する状態装置
   を更に設ける請求項４記載のテスト・システム。 ６、前記元のディジタル・データを前記較正手段に与え
   るため接続されたシステム・データ・バスと、 前記較正手段からの前記の調整されたディジタル・デー
   タを前記複数のディジタル−アナログ・コンバータへ与
   えるため接続されたＤ／Ａデータ・バスと、 ＤＡＣアドレスを与えるシステム・アドレス・バスと、 アドレス情報が前記ディジタル−アナログ・コンバータ
   に対して送出された後、前記Ｄ／Ａデータ・バスに対し
   前記システム・データ・バスからの前記の元のディジタ
   ル・データまたは前記較正手段からの前記の調整された
   ディジタル・データのいずれか一方を選択的に出力する
   ため接続された出力マルチプレクサとを更に設ける請求
   項１記載のテスト・システム。 ７、前記システム・データ・バスと接続されて、前記各
   コンバータに対する前記の元のディジタル・データを格
   納するエコー・メモリーと、 前記エコー・メモリーに格納された前記元のデータかあ
   るいは前記モジュール・データ・バス上に与えられたデ
   ータのいずれか一方を選択的に出力するよう接続された
   読戻しマルチプレクサとを更に設ける請求項６記載のテ
   スト・システム。 ８、前記較正手段の最後の出力を格納する手段を更に設
   け、該格納手段は前記読戻しマルチプレクサに対する更
   に別の入力として与えられる出力を有する請求項７記載
   のテスト・システム。 ９、テスト状態における電子装置を自動的にテストする
   ためのシステムにおける複数のディジタル−アナログ・
   コンバータを較正する方法において、 前記各ディジタル−アナログ・コンバータに対する較正
   特性を格納して、ディジタル・データに対する均一なア
   ナログ応答を行なうようにし、元のディジタル・データ
   を受取り、 前記の格納された較正特性を用いて前記元のディジタル
   ・データを調整して、該調整されたディジタル・データ
   が前記ディジタル−アナログ・コンバータに入力される
   時、前記元のディジタル・データと対応するアナログ信
   号を生じる調整されたディジタル・データを発生する、 ステップから構成される方法。 １０、前記ディジタル−アナログ・コンバータがそれぞ
   れオフセットおよび利得の誤差を有し、該較正特性がオ
   フセット補正特性および利得補正特性からなる請求項９
   記載の方法。 １１、前記調整が下式に従って行なわれる請求項１０記
   載の方法。 即ち、 ｙ＝ｍｘ＋ｂ 但し、ｙは前記の調整されたディジタル・データ、ｍは
   前記の利得補正特性、ｘは前記の元のデータ、およびｂ
   は前記オフセット補正特性である。 １２、各アドレスにおける前記複数のディジタル−アナ
   ログ・コンバータの前記オフセット補正特性を格納する
   ためのオフセット・メモリーを提供し、対応するアドレ
   スにおける前記複数のディジタル−アナログ・コンバー
   タの前記利得補正特性を格納するための利得メモリーを
   提供し、 前記オフセットおよび利得の補正特性を決定し、該オフ
   セットトおよび利得の補正特性を各アドレスに格納する
   ステップを更に含む請求項１１記載の方法。 １３、前記決定ステップが、 前記ディジタル−アナログ・コンバータに最小値（ＭＩ
   Ｎ）を入力し、 該ディジタル−アナログ・コンバータの最小値出力（ｙ
   ｏ）を測定し、 該ディジタル−アナログ・コンバータに最大値（ＭＡＸ
   ）を入力し、 該ディジタル−アナログ・コンバータの最大値出力（ｙ
   ｆ）を測定し、 値（ＭＡＸ−ＭＩＮ）／（ｙｆ−ｙｏ）を計算すること
   により値ｍを決定し、 値ＭＡＸ、ＭＩＮ、ｙｆおよびｙｏに基いて値ｂを決定
   し、 前記値ＭＩＮの入力、前記値ｙｏの測定、前記値ＭＡＸ
   の入力、前記値ｙｆの測定、前記値ｍの決定および前記
   値ｂの決定のステップを、前記全てのディジタル−アナ
   ログ・コンバータに対して反復するステップからなる、
   請求項１２記載の方法。 １４、複数のディジタル入力と、対応する複数のアナロ
   グ出力とを有する回路において、 複数のディジタル−アナログ・コンバータを設け、該デ
   ィジタル−アナログ・コンバータがそれぞれオフセット
   および利得の特性を有し、 前記ディジタル−アナログ・コンバータのオフセット補
   正特性を格納するオフセット・メモリーと、 前記ディジタル−アナログ・コンバータの利得補正特性
   を格納する利得メモリーと、 元のディジタル・データを受取り、前記の格納されたオ
   フセットおよび利得の補正特性を用いて該元のディジタ
   ル・データを調整し、前記ディジタル−アナログ・コン
   バータに入力される時、前記元のディジタル・データに
   対応するアナログ信号を発生する調整されたディジタル
   ・データを与える較正手段と、 から構成される回路。 １５、前記較正手段が、下式に従って前記の調整された
   ディジタル・データを生じる乗算／累算回路を含む請求
   項１４記載のシステム。 即ち、 ｙ＝ｍｘ＋ｂ 但し、ｙは前記の調整されたディジタル・データ、ｍは
   前記利得補正特性、ｘは前記の元のディジタル・データ
   、およびｂは前記のオフセット補正特性である。 １６、前記乗算／累算回路を制御する制御信号を格納す
   る制御メモリーを更に設け、該制御メモリーは、前記利
   得メモリーおよび前記オフセット・メモリーに対するア
   ドレス、およびＤＡＣアドレスに対応するアドレスによ
   りアドレス指定される請求項１５記載のシステム。 １７、前記制御メモリーからの少なくとも１つの前記制
   御信号に応答して前記乗算／累算回路を制御する状態装
   置を更に設ける請求項１６記載のシステム。 １８、前記元のディジタル・データを前記較正手段に与
   えるよう接続されたシステム・データ・バスと、前記較
   正手段からの前記調整されたディジタル・データを前記
   複数のディジタル−アナログ・コンバータに対して与え
   るよう接続されたＤ／Ａデータ・バスと、ＤＡＣアドレ
   スを与えるシステム・アドレス・バスとを更に設け、 アドレス情報がディジタル／アナログ・コンバータへ送
   出された後、前記Ｄ／Ａデータ・バスに対し前記システ
   ム・データ・バスからの前記元のディジタル・データか
   、あるいは前記較正手段からの前記調整されたディジタ
   ル・データのいずれかを選択的に出力するように接続さ
   れた出力マルチプレクサを更に設ける請求項１４記載の
   システム。 １９、前記システム・データ・バスに接続され、前記元
   のディジタル・データを前記各コンバータ毎に格納する
   エコー・メモリーと、 該エコー・メモリーに格納された前記元のデータか、あ
   るいは前記モジュール・データ・バス上に与えられるデ
   ータのいずれかを選択的に出力するよう接続された読戻
   しマルチプレクサとを更に設ける請求項１８記載のシス
   テム。 ２０、前記較正手段の最後の出力を格納する手段を更に
   設け、該格納手段が前記読戻しマルチプレクサに対する
   更に別の入力として与えられる出力を有する請求項１９
   記載のシステム。